阅读说明：本技术 三维存储器及其制作方法 (Three-dimensional memory and manufacturing method thereof ) 是由 赵治国 霍宗亮 李春龙 于 2019-11-06 设计创作，主要内容包括：本发明公开了一种三维存储器及其制作方法,所述制作方法包括：提供一半导体衬底,所述半导体衬底形成有堆叠结构；在所述堆叠结构上形成沟道孔,所述沟道孔露出所述半导体衬底；在所述沟道孔内形成沟道孔结构,所述沟道孔结构具有第一沟道层；去除所述第一沟道层,形成间隙；在所述间隙内形成第二沟道层,所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。可见,应用本发明提供的技术方案,可以提高三维存储器中沟道层的电子迁移率,获得更加良好的电学特性。(The invention discloses a three-dimensional memory and a manufacturing method thereof, wherein the manufacturing method comprises the following steps: providing a semiconductor substrate, wherein the semiconductor substrate is provided with a stacked structure; forming a channel hole on the stacked structure, the channel hole exposing the semiconductor substrate; forming a channel hole structure within the channel hole, the channel hole structure having a first channel layer; removing the first channel layer to form a gap; and forming a second channel layer in the gap, wherein the electron mobility of the second channel layer is larger than that of the first channel layer. Therefore, by applying the technical scheme provided by the invention, the electron mobility of the channel layer in the three-dimensional memory can be improved, and better electrical characteristics can be obtained.)

三维存储器及其制作方法

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种三维存储器(3D NAND)及其制作方法。

背景技术

随着科学技术的不断发展，越来越多的电子设备应用到人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。存储器是许多电子设备的一个重要器件，随着电子设备功能的越来越强大，其需要存储器的数据越来越多，要求存储器的存储器容量越来越大。

三维存储器将存储单元在垂直于衬底的方向上堆叠，能够在较小的面积上形成更多的存储单元，相对于传统二维存储器，具有更大的存储容量，是当前存储器领域的一个主要发展方向。现有技术中的三维存储器的沟道层迁移率低，导致三维存储器的电学特性较差。

发明内容

有鉴于此，本发明实施例提供了一种三维存储器及其制作方法，可以提高三维存储器中沟道层的电子迁移率，进而提高了三维存储器的电学特性。

为实现上述目的，本发明实施例提供如下技术方案：

一种三维存储器的制作方法，所述制作方法包括：

提供一半导体衬底，所述半导体衬底形成有堆叠结构；

在所述堆叠结构上形成沟道孔，所述沟道孔露出所述半导体衬底；

在所述沟道孔内形成沟道孔结构，所述沟道孔结构具有第一沟道层；

去除所述第一沟道层，形成间隙；

在所述间隙内形成第二沟道层，所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。

优选的，在上述的制作方法中，所述提供一半导体衬底，包括：

在所述半导体衬底上外延形成堆叠结构，所述堆叠结构包括多层交替层叠设置的绝缘介质层以及牺牲层。

优选的，在上述的制作方法中，所述绝缘介质层为氧化硅，所述牺牲层为氮化硅。

优选的，在上述的制作方法中，所述在所述堆叠结构上形成沟道孔，包括：

在所述堆叠结构的上表面形成硬掩膜层，并在所述硬掩膜层表面形成图形化的光刻胶层；基于所述图形化的光刻胶层，形成图形化的硬掩膜层；

根据所述图形化的硬掩膜层，形成贯穿所述堆叠结构的沟道孔。

优选的，在上述的制作方法中，所述堆叠结构表面覆盖有硬掩膜层；所述在所述沟道孔内形成沟道孔结构，包括：

在所述沟道孔的底部形成外延层；

在所述硬掩膜层的上表面与所述沟道孔的侧壁以及所述外延层的表面形成功能层；

去除所述外延层表面的部分所述功能层，露出所述外延层；

在所述功能层表面至所述沟道孔底部形成所述第一沟道层；

在所述沟道孔内填充绝缘介质；

去除所述硬掩膜层上方的所述功能层、所述第一沟道层以及所述绝缘介质。

优选的，在上述的制作方法中，在形成所述第二沟道层之后，还包括：

去除所述沟道孔顶部的所述绝缘介质，形成凹槽；

在所述凹槽内填充导电介质，形成插塞。

优选的，在上述的制作方法中，所述功能层的形成方法包括：

在所述硬掩膜层上表面、所述沟道孔侧壁以及所述外延层表面形成栅氧化层；

在所述栅氧化层表面形成电荷存储层；

在所述电荷存储层表面形成隧道层。

优选的，在上述的制作方法中，所述第一沟道层为多晶硅，所述第二沟道层为单晶硅。

本发明还提供一种三维存储器，所述三维存储器包括：

半导体衬底，所述半导体衬底形成有堆叠结构；

贯穿所述堆叠结构的沟道孔，所述沟道孔露出所述半导体衬底；

位于所述沟道孔内的沟道孔结构，所述沟道孔结构具有第二沟道层；

其中，所述第二沟道层填充于去除第一沟道层后形成的间隙内；所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。

优选的，在上述的三维存储器中，所述第一沟道层为多晶硅，所述第二沟道层为单晶硅。

通过上述描述可知，本发明技术方案提供的三维存储器的制作方法中，通过去除沟道孔结构中的第一沟道层，并在去除所述第一沟道层后形成的间隙中填充第二沟道层，所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。可见，应用本发明提供的技术方案，可以提高三维存储器中沟道层的电子迁移率，进而提高了三维存储器的电学特性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1-图6为一种常规三维存储器制作方法的工艺流程图；

图7-图21为本发明实施例提供的一种三维存储器的制作方法的工艺流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术中描述的，现有技术中的三维存储器的沟道层迁移率低，导致三维存储器的电学特性较差。

为了解决上述的问题，本发明提供了一种三维存储器及其制作方法，所述三维存储器的制作方法包括：

提供一半导体衬底，所述半导体衬底形成有堆叠结构；

在所述堆叠结构上形成沟道孔，所述沟道孔露出所述半导体衬底；

在所述沟道孔内形成沟道孔结构，所述沟道孔结构具有第一沟道层；

去除所述第一沟道层，形成间隙；

在所述间隙内形成第二沟道层，所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。

可见，本发明实施例中，去除第一沟道层，并在去除后的间隙内填充第二沟道层，可以有效的提升沟道层的电子迁移率，从而提高三维存储器的电学特性。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图1-图6，图1-图6为一种常规三维存储器制作方法的工艺流程图，该制作方法包括：

首先，如图1所示，提供一半导体衬底1。半导体衬底1表面具有堆叠结构4，堆叠结构4包括多层交替层叠设置的绝缘介质层2以及牺牲层3。堆叠结构4的上表面覆盖有刻蚀硬掩膜层5。通过光刻工艺在硬掩膜层5的表面形成图形化的光刻胶层6。

然后，如图2所示，基于所述图形化的光刻胶层6对硬掩膜层5进行刻蚀，形成设定图案的硬掩膜层5。刻蚀后的硬掩膜层5具有开口9。在图形化所述硬掩膜层5后，去除光刻胶层6。

再如图3所示，基于图案化的硬掩膜层5，在对应其开口9的位置形成沟道孔7，沟道孔7露出部分半导体衬底1。

再如图4所示，在沟道孔7的底部沉积外延层8，在硬掩膜层5的上表面、沟道孔的7侧壁以及外延层8的表面形成栅氧化层31，并在所述栅氧化层31的表面形成电荷存储层32，并在所述电荷存储层32的表面形成隧道层33。

再如图5所示，去除外延层8上表面的部分栅氧化层31、电荷存储层32以及隧道层33，露出部分所述外延层8。并在侧壁上的隧道层33表面形成沟道层34，然后在沟道孔7中填充绝缘介质35。去除硬掩膜层5上表面的栅氧化层31、电荷存储层32、隧道层33、沟道层34以及绝缘介质35。

最后如图6所示，去除所述沟道孔7顶部的所述绝缘介质35，以形成凹槽，在所述凹槽内形成插塞结构37。

现有技术中，由于三维存储器中的沟道层采用的是多晶硅材料，多晶硅作为沟道层材料使得三维存储器的沟道层电子迁移率较低，导致了三维存储器的电学特性较差。

因此，本发明实施例提供一种三维存储器的制作方法，采用单晶硅作为沟道层的材料，因为单晶硅的电子迁移率大于多晶硅的电子迁移率，可以提高三维存储器中沟道层的电子迁移率，以及提高三维存储器的电学特性。该制作方法如图7-图21所示。

参考图7-图21，图7-图21为本发明实施例提供的一种三维存储器的制作方法的工艺流程图，该制作方法包括：

S11：如图7所示，提供一半导体衬底11，所述半导体衬底形成有堆叠结构14。

所述半导体衬底11形成有堆叠结构14。所述半导体衬底11可以为硅衬底或是其他半导体材料衬底。

该步骤中，所述提供一半导体衬底11包括：在所述半导体衬底11上外延形成堆叠结构14，所述堆叠结构14包括多层交替层叠设置的绝缘介质层12以及牺牲层13。

其中，所述绝缘介质层12为氧化硅，所述牺牲层13为氮化硅。

S12：如图8-图10所示，在所述堆叠结构14上形成沟道孔17，所述沟道孔17露出所述半导体衬底11。

可以通过刻蚀工艺形成所述沟道孔17。

所述沟道孔17的形成方法包括：

首先，如图8所示，在所述堆叠结构14的上表面形成硬掩膜层15，并在所述硬掩膜层15表面形成图形化的光刻胶层16。在所述硬掩膜层15的表面通过曝光显影工艺形成图形化的光刻胶层16。硬掩膜层15可以为单层结构或是多层子层的层叠结构。硬掩膜层15可以包括氮化硅层。

然后，如图9所示，基于所述图形化的光刻胶层16，形成图形化的硬掩膜层15。通过图形化的光刻胶层16刻蚀所述硬掩膜层15，以在其表面形成开口19，去除光刻胶层16。

最后，如图10所示，根据所述图形化的硬掩膜层15，形成贯穿所述堆叠结构14的沟道孔17。基于所述图形化的硬掩膜层15，在对应所述开口19的位置对堆叠结构14进行刻蚀，形成沟道孔17。需要说明的是，所述沟道孔17需要露出所述半导体衬底11，底部至少延伸至半导体衬底11的上表面，可选的，设置所述沟道孔17的深度大于所述堆叠结构14的厚度，以充分刻蚀，露出所述半导体衬底11。

S13：如图11-图15所示，在所述沟道孔17内形成沟道孔结构，所述沟道孔结构具有第一沟道层24。

堆叠结构14表面覆盖有硬掩膜层15，在所述沟道孔17内形成沟道孔结构。

所述沟道孔结构的形成方法包括：

首先，如图11所示，在所述沟道孔17的底部形成外延层18。其中，所述外延层18和半导体衬底11的材料可以相同，如果半导体衬底11为单晶硅时，则外延层18为单晶硅，其他方式中，二者的材料也可以不同，本发明实施例对此不做具体限定。

然后，如图11所示，在所述硬掩膜层15的上表面与所述沟道孔17的侧壁以及所述外延层18的表面形成功能层。

其中，所述功能层的形成方法包括：

在所述硬掩膜层15上表面、所述沟道孔17侧壁以及所述外延层18表面形成栅氧化层21；在所述栅氧化层21表面形成电荷存储层22；在所述电荷存储层22表面形成隧道层23。

可以设置所述栅氧化层21与所述隧道层23与所述绝缘介质层12的材料相同，例如，如果绝缘介质层12为氧化硅层时，则所述栅氧化层21与所述隧道层23为氧化硅层；可以设置所述电荷存储层22与所述牺牲层13的材料相同，例如，如果牺牲层13为氮化硅层时，则所述电荷存储层22为氮化硅层。各个膜层材料可以基于需求选定，不局限于本发明实施例所述方式。

再然后，如图12所示，去除所述外延层18表面的部分所述功能层，露出所述外延层18。即在沟道孔17底部，去除外延层18表面的部分栅氧化层21、去除栅氧化层21表面的部分电荷存储层22、以及去除电荷存储层22表面的部分隧道层23，露出部分外延层18。

再然后，如图13所示，在所述功能层表面至所述沟道孔17底部形成所述第一沟道层24。即在隧道层23的表面至外延层18表面形成第一沟道层24。需要说明的是，所述第一沟道层24可以为多晶硅或是其他刻蚀属性与功能层以及后续步骤中填充的绝缘介质的刻蚀属性不同的其他材料，以便于后续取出后，填充第二沟道层。

再然后，如图14所示，在所述沟道孔17内填充绝缘介质25。所述绝缘介质25的材料与所述栅氧化层21与所述隧道层23与所述绝缘介质层12的材料相同，为氧化硅。

最后，如图15所示，去除所述硬掩膜层15上方的所述功能层、所述第一沟道层24以及所述绝缘介质25。即对所述沟道孔结构进行平坦化处理，去除硬掩膜层15上表面的栅氧化层21、电荷存储层22、隧道层23以及绝缘介质25。本发明实施例中，平坦化处理可以为CMP(化学机械研磨)处理。

S14：如图16所示，去除所述第一沟道层24，形成间隙26。

通过TMAH(四甲基醇胺)或者HCL(氯化氢)气体去除所述第一沟道层24。去除第一沟道层24后形成间隙26。所述第一沟道层24为多晶硅，可以通过上述刻蚀试剂去除。

需要说明的是，TMAH(四甲基醇胺)是一种集成电路制造工艺中常用的强碱性溶剂，可以去除多晶硅。TMAH溶剂去除多晶硅可以在足够的浸润时长下来保证，它的去除能力很强，同时液体本身的填缝能力也是比较强的，与此同时提出的HCL气体也是一种好的选择，原因就在于气体更容易进入到缝隙中，它和多晶硅的反应也很快，所以均能保证多晶硅的完全去除。这两种去除手段都有很好的选择性，即它们对氧化硅、氮化硅等介质的刻蚀速率很低，对多晶硅的刻蚀率很高，所以能保证好的去除效果。

S15：如图17所示，在所述间隙26内形成第二沟道层27，所述第二沟道层27的电子迁移率大于所述第一沟道层24的电子迁移率。

通过沉积工艺在所述空隙26内填充第二沟道层27，其中，所述第二沟道层27的电子迁移率大于所述第一沟道层24的电子迁移率。所述第一沟道层24为多晶硅，所述第二沟道层27为单晶硅。

需要说明的是，填充第二沟道层27采用的是SiEpi工艺(硅气相外延生长)，它是在高温下通入含硅前驱体，以气相形式输送至单晶硅衬底上生长出取向一致的单晶硅层，所以它是由下而上生长直到最后填满缝隙。

本发明实施例中，在形成第二沟道层27之后，还包括：对所述硬掩膜层15上表面的所述第二沟道层27采用CMP工艺(化学机械研磨)进行表面平坦化，如图18所示，以去除所述硬掩膜层15上表面的层结构。

本发明实施例中，在形成所述第二沟道层27之后，还包括：去除所述沟道孔17顶部的所述绝缘介质25，形成凹槽28，如图19所示；在所述凹槽28内填充导电介质，形成插塞29，如图20所示。

在上述得到制作方法中，所述牺牲层13需要在后续工艺中去除，以便于其位置形成栅极层30，如图21所示。

本发明实施例中，所述第二沟道层为单晶半导体材料，包括但不限于为单晶硅，还可以为其他单晶半导体材料，如单晶砷化镓等。所述第一沟道层可以为多晶半导体材料，如多晶硅，或是绝缘介质层，第一沟道层与左右两侧的层结构具有不同的刻蚀属性，以便于去除形成间隙，以在间隙内形成第二沟道层。

在3D NAND中，单晶半导体材料作为沟道层，相对于多晶半导体材料的沟道层具有更好的电子迁移率，但是受限于单晶半导体材料的单晶生长工艺局限性，不能直接在沟道孔侧壁表面的功能上形成单晶半导体材料，这是由于，这样会导致单晶半导体材料基于下方外延层结晶生长，在横向上完全填充沟道孔，占据沟道孔内绝缘介质的填充空间。本发明实施例中，在基于常规技术在沟道孔内形成多晶硅沟道层以及填充绝缘介质后，再去除多晶半导体材料的沟道层，如是可以在功能层和绝缘填充介质之间形成竖直间隙，从而可以利用单晶材料的生长特性，单晶半导体材料基于下方外延层结晶生长，在横向上完全填充所述间隙，形成良好的单晶半导体材料的第二沟道层。

本发明技术方案提供的三维存储器的制作方法中，通过去除沟道孔结构中的第一沟道层，并在去除所述第一沟道层后形成的间隙中填充第二沟道层，所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。可见，应用本发明提供的技术方案，可以提高三维存储器中沟道层的电子迁移率，进而提高了三维存储器的电学特性。

基于上述实施例，本发明另一实施例还提供了一种三维存储器，该三维存储器可以采用上述制作方法制作，该三维存储器如图21所示，包括：半导体衬底11，所述半导体衬底11形成有堆叠结构14；贯穿所述堆叠结构14的沟道孔，所述沟道孔露出所述半导体衬底11；位于所述沟道孔内的沟道孔结构，所述沟道孔结构具有第二沟道层27；其中，所述第二沟道层27填充于去除第一沟道层后形成的间隙内；所述第二沟道层27的电子迁移率大于所述第一沟道层的电子迁移率。

其中，所述第一沟道层为多晶硅，所述第二沟道层27为单晶硅。

本发明实施例所述的三维存储器中，通过去除沟道孔结构中的第一沟道层，并在去除所述第一沟道层后形成的间隙中填充第二沟道层，所述第二沟道层的电子迁移率大于所述第一沟道层的电子迁移率。可见，应用本发明提供的技术方案，可以提高三维存储器中沟道层的电子迁移率，进而提高了三维存储器的电学特性。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于三维存储器的实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

还需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。