包括分布式写入驱动布置的半导体器件及其操作方法
阅读说明：本技术 包括分布式写入驱动布置的半导体器件及其操作方法 (Semiconductor device including distributed write drive arrangement and method of operating the same ) 是由 藤原英弘 廖宏仁 王俐文 张琮永 陈炎辉 于 2019-07-15 设计创作，主要内容包括：根据本申请的实施例,一种半导体存储器器件包括：本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；区段列,每区段包括位单元；位单元的每个包括锁存电路和将对应的LWB和LWB_bar线连接到锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置。分布式写入驱动布置包括：全局写入驱动器,包括在GWB线和LWB线之间连接的第一反相器、以及在GWB_bar线和LWB_bar线之间连接的第二反相器；以及包括在每个区段的内部处的本地写入驱动器,每个本地写入驱动器包括在GWB线和LWB线之间连接的第三反相器；以及在GWB_bar线和LWB_bar线之间连接的第四反相器。本申请的实施例提供了半导体存储器器件和在分布式基础上在SRAM宏中写入-驱动列的方法。(According to an embodiment of the present application, a semiconductor memory device includes: a Local Write Bit (LWB) line; a local write bit _ bar (LWB _ bar) line; a Global Write Bit (GWB) line; a global write bit _ bar (GWBL _ bar) line; a sector column, each sector comprising a bit cell; each of the bit cells includes a latch circuit and first and second pass gates connecting corresponding LWB and LWB _ bar lines to the latch circuit; and a distributed write drive arrangement. The distributed write drive arrangement includes: a global write driver including a first inverter connected between a GWB line and an LWB line, and a second inverter connected between a GWB _ bar line and an LWB _ bar line; and a local write driver included at an interior of each sector, each local write driver including a third inverter connected between the GWB line and the LWB line; and a fourth inverter connected between the GWB _ bar line and the LWB _ bar line. Embodiments of the present application provide a semiconductor memory device and a method of writing-driving columns in an SRAM macro on a distributed basis.)
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及包括分布式写入驱动布置的半导体器件及其操作方法。
背景技术
在典型的存储器系统中，存储器单元布置成阵列。每个存储器单元(也称为单元)存储表示一位的数据。每个单元位于行和列的交叉点。因此，通过选择在特定单元处相交的行和列来访问特定单元。列中的每个单元连接到位线。输入/输出(I/O)电路使用位线从列中选定的一个位单元读取数据或将数据写入列中选定的一个位单元。
通常地，列中存在许多单元。由于I/O电路和单元之间的物理距离变化，位线表示列中每个单元的不同电阻负载和/或电容负载。
发明内容
根据本申请的实施例，提供了一种半导体存储器器件，包括：本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB) 线；全局写入位_bar(GWBL_bar)线；区段列，每个区段包括位单元；所述位单元的每个包括锁存电路以及将对应的所述LWB线和所述LWB_bar 线连接到所述锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置包括全局写入驱动器和本地写入驱动器：所述全局写入驱动器包括：在所述GWB线和所述LWB线之间连接的第一反相器；以及在所述 GWB_bar线和所述LWB_bar线之间连接的第二反相器；以及每个区段中包含的所述本地写入驱动器，每个本地写入驱动器位于对应所述区段的内部，每个本地写入驱动器包括：在所述GWB线和所述LWB线之间连接的第三反相器；以及在所述GWB_bar线和所述LWB_bar线之间连接的第四反相器。
根据本申请的实施例，提供了一种半导体存储器器件，包括：区段列，每个区段包括位单元；本地写入位(LWB)线；本地写入位_bar(LWB_bar) 线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；所述位单元的每个包括：锁存电路；以及连接对应的所述LWB线和所述LWB_bar 线到所述锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置包括：在所述GWB线和所述LWB线之间以及所述GWB_bar线和所述LWB_bar线路之间连接的全局写入驱动器；每个区段中包括的本地写入驱动器，每个本地写入驱动器在所述GWB线和所述LWB线之间以及在所述GWB_bar线和所述LWB_bar线之间连接；以及其中：每个本地写入驱动器位于第一器件层中；以及所述全局写入驱动器位于所述第一器件层上的第二器件层中。
根据本申请的实施例，提供了一种在分布式基础上在SRAM宏中写入 -驱动列的方法，所述列包括全局写入位(GWB)线、全局写入位_bar (GWBL_bar)线、本地写入位(LWB)线、本地写入位_bar(LWB_bar) 线、位单元和至少一个本地写入驱动器，所述位单元的每个包括锁存电路以及连接对应的所述LWB线和所述LWB_bar线的第一通路栅极和第二通路栅极，所述全局写入驱动器包括在所述GWB线和所述LWB线之间连接的第一反相器以及在所述GWB_bar线和所述LWB_bar线之间连接的第二反相器，以及所述本地写入驱动器包括在所述GWB线和所述LWB线之间连接的第三反相器以及在所述GWB_bar线和所述LWB_bar线之间连接的第四反相器，以及所述本地写入驱动器位于所述列的内部；所述方法包括：用具有第一逻辑值的第一信号驱动所述GWB线；用具有所述第一逻辑值或与所述第一逻辑值相反的第二逻辑值的第二信号驱动所述GWB_bar线；用所述全局写入驱动器中的所述第一反相器和所述本地写入驱动器中的所述第三反相器中的每个反相所述第一信号以形成具有所述第二逻辑值的第一_bar信号；用所述全局写入驱动器中的所述第二反相器和所述本地写入驱动器中的所述第四反相器中的每个反相所述第二信号以形成具有与所述第二信号相反的逻辑值形成第二_bar信号；用所述第一_bar信号驱动所述LWB线以便向所述位单元的每个的所述第一通路栅极提供所述第一_bar信号；以及用所述第二_bar信号驱动LWB_bar线，以便向所述位单元的每个的所述第二通路栅极提供所述第二_bar信号。
附图说明
在附图中通过实例(而不是限制)的方式示出了一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。除非另有公开，否则不按比例绘制附图。
图1是根据一些实施例的半导体器件的框图。
图2是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域的框图。
图3是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域的电路图。
图4A至图4C是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域的对应电路图。
图5A至图5C是根据本公开的对应实施例的每个包括分布式写入驱动布置的阵列和列驱动区域的对应电路图。
图6是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域600的横截面。
图7是根据一些实施例的在分布的基础上对SRAM宏的阵列和列驱动区域中的列进行写入-驱动的方法700的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下描述组件、材料、数值、步骤、操作、材料、布置等的具体实例以简化本发明。当然这些仅是实例并不旨在限定。其它组件、数值、操作、材料、布置等是被设想到的。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作对应的解释。
在一些实施例中，对于包括单独的写入和读取端口的SRAM位单元，提供了分布式写入驱动布置。更具体地，这种分布式写入驱动布置包括：全局写入驱动器；并且，在每个位单元区段中，本地写入驱动器。全局写入驱动器包括：在全局写入位(GWB)线和本地写入位(LWB)线之间连接的第一反相器；以及在全局写入bit_bar(GWB_bar)线和本地写入bit_bar(LWB_bar)线之间连接的第二反相器。每个本地写入驱动器包括：在GWB 线和LWB线之间连接的第三反相器；以及在GWB_bar线和LWB_bar线之间连接的第四反相器。在一些实施例中，包括位单元的对应的区段中的每个本地写入驱动器的分布式写入驱动布置具有减轻LWB线和LWB_bar 线的电阻负载和/或容性负载的问题的优点。在一些实施例中，每个本地写入驱动器在第一器件层中并且全局写入驱动器在第一器件层上方的第二器件层中，这赋予全局写入驱动器比在全局写入驱动器在第一装置层中的情况更容易配置用于高速和大的覆盖区域的优点。
图1是根据本发明的至少一个实施例的半导体器件100的框图。
在图1中，除了其他方面，半导体器件100包括电路宏(以下称为宏) 102。在一些实施例中，宏102是SRAM宏。在一些实施例中，宏102是除SRAM宏之外的宏。除了其他方面，宏102包括一个或多个阵列和列驱动区域104，每个阵列和列驱动区域104包括分布式写入驱动布置。区域 104的实例是图2的阵列和列驱动区域200。
图2是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域200的框图。图2的区域200是图1的区域104的实例。
在图2中，区域200被组织成列，其中列207(j)到207(j+n)在图2中显示，其中j和n是整数并且j≥0、n≥1并且j表示列号。区域200包括区段202A和区段202B，全局驱动(g-drv)块204；和控制块206。
区段202A包括：块210A；区段-驱动(s-drv)块218A；以及块214A。区段202B包括：块210B；s-drv块218B；以及块214B。
块210A被组织为行和列的二维阵列，该阵列包括位单元212A(i、j) 到位单元212A(i+m、j+n)，其中i和m是整数，i≥0、m≥1，以及i表示行号。位单元，例如位单元212A(i、j)在图3中更详细地示出(下面讨论)。例如，位单元212A(i、j)到位单元212A(i+m、j)在列207(j)中。块214A被组织为包括位单元216A(i、j)到位单元216A(i+m、j+n) 的二维阵列。块210B被组织为包括位单元212B(i、j)到位单元212B(i+m、 j+n)的二维阵列。块214B被组织为包括位单元216B(i、j)到位单元216B (i+m、j+n)的二维阵列。
S-drv块218A包括称为区段-列(s-col)驱动器220A(j)到s-col驱动器220A(j+n)的本地写入驱动器220A(j)到本地写入驱动器220A(j+ n)。S-col驱动器，例如s-col驱动器220A(j)，在图3中更详细地示出 (下面讨论)。例如，s-col驱动器220A(j)在列207(j)中。S-drv块 218B包括称为s-col驱动器220B(j)到s-col驱动器220B(j+n)的本地写入驱动器220B(j)到本地写入驱动器220B(j+n)。
全局驱动(g-drv)块204包括称为全局-列(g-col)驱动器224(j)到 g-col驱动器224(j+n)的全局写入驱动器224(j)到全局写入驱动器224 (j+n)。G-col驱动器，例如G-col驱动器224(j)，在图3中更详细地示出(下面讨论)。例如，g-col驱动器224(j)在列207(j)中。
在图2中，因为区域200包括全局驱动(g-drv)块204和s-drv块218A 至s-drv块218B(后者对应地包括在区段202A至区段202B中)，所以区域200被认为具有分布式写入驱动布置。
控制块206包括列驱动(c-drv)控制单元226(j)至c-drv控制单元 226(j+n)。控制单元，例如c-drv控制单元226(j)，在图3中更详细地示出(下面讨论)。例如，c-drv控制单元226(j)在列207(j)中。C-drv 控制单元226(j)至c-drv控制单元226(j+n)提供对应的写入-控制信号 (参见下面讨论的图3)。
区域200还包括：全局写入位(GWB)线230(j)到GWB线230(j+n)；对应的全局写入位_bar(GWB_bar)线(未示出，但参见下面讨论的图3)；本地写入位(LWB)线234(j)到LWB线234(j+n)；以及对应的本地写入位_bar(LWB_bar)线(未示出，但参见下面讨论的图3)。
在图2的区域200中，GWB线230(j)连接到s-col驱动器220A(j)、 s-col驱动器220B(j)和g-col驱动器224(j)中的每个。GWB线230(j+n) 连接到s-col驱动器220A(j+n)、s-col驱动器220B(j+n)和g-col驱动器224(j+n)等中的每个。LWB线234(j)连接到位单元212A(i、j)至位单元212A(i+m、j)、s-col驱动器220A(j)、位单元216A(i、j)至位单元216A(i+m、j)、位单元212B(i、j)至位单元212B(i+m、j)、 s-col驱动器220B(j)、位单元216B(i、j)至位单元216B(i+m、j)和 g-col驱动器224(j)中的每个。LWB线234(j+n)连接到位单元212A(i、 j+n)至位单元212A(i+m、j+n)、s-col驱动器220A(j+n)、位单元216A (i、j+n)至位单元216A(i+m、j+n)、位单元212B(i、j+n)至位单元 212B(i+m、j+n)、s-col驱动器220B(j+n)、位单元216B(i、j+n)至位单元216B(i+m、j+n)和g-col驱动器224(j+n)等中的每个。
为了简化说明，图2的区域200显示具有两个区段202A至区段202B。在一些实施例中，附加区段包括在区域200中。同样地，为了简化说明，区段202A至区段202B的每个已经显示具有一个s-drv块，即对应的s-drv 块218A至s-drv块218B，使得单元块(bcell)与s-drv块(bsdrv)的分段内比为bcell：bsdrv＝2：1。其他比在本公开的范围内。在一些实施例中，分段内比bcell：bsdrv具有除bcell：bsdrv＝2：1之外的值。
图3是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域的电路图300。
电路图300是图2的阵列和列驱动区域200的实例实现。这样，电路图300是图1的区域104的实例。
而图3的电路图300在一些方面比图2的区域200的框图更详细，例如，因为电路图描绘了晶体管、反相器、NOR栅极、GWB_bar线322(j)； LWB_bar线336(j)等、电路图还表示区域300的框图的简化。为了简化说明，电路图300的简化包括：一列307(j)而不是对应于区域200的所有列207(j)至列207(j+n)的多个列；一个区段302A而不是对应于区域200中的区段202A至区段202B的两个区段；块310A中的一个位单元 312A(i、j)而不是对应于区域200的区段202A的块210A中的所有位单元212A(i、j)至位单元212A(i+m、j+n)的多个位单元；一个s-col驱动器320A(j)而不是对应于区域200中的s-drv块218A中的s-col驱动器 220A(j)至s-col驱动器220A(j+n)的多个s-col驱动器；块310B中的一个位单元316A(i+m、j)而不是对应于区域200的区段202A的块214A 中的所有位单元216A(i、j)至位单元216A(i+m、j+n)的多个位单元；一个g-col驱动器324(j)而不是对应于区域200中的g-col驱动器224(j) 至g-col驱动器224(j+n)的多个g-col驱动器；一个c-drv控制单元326 (j)而不是对应于区域200中的c-drv控制单元226(j)至c-drv控制单元 226(j+n)的多个c-drv控制单元；GWB线330(j)而不是对应于区域200 中的GWB线230(j)至GWB线230(j+n)的多个GWB线；以及LWB线334(j)而不是对应于区域200中的LWB线234(j)至LWB线234(j+n) 的多条LWB线。
在图3中，位单元312A(i、j)和位单元316A(i+m、j)是双端口、 8晶体管(8T)SRAM位单元，其中一个端口表示写入端口并且一个端口表示读取端口。其他位单元配置在本公开的范围内。在一些实施例中，位单元312A(i、j)和位单元316A(i+m、j)是除双端口SRAM位单元之外的多端口SRAM位单元。在一些实施例中，位单元312A(i、j)和位单元 316A(i+m、j)用不同于8个晶体管的多个晶体管实现。
在电路图300中，位单元312A(i、j)包括PMOS晶体管P01至位单元P02和NMOS晶体管N01至NMOS晶体管N06。晶体管P01至晶体管 P02和晶体管N01至晶体管N02被配置为SRAM锁存器311。晶体管N03 和晶体管N03表示开关(称为通路栅极)，其选择性地将锁存器311的节点303A和节点_bar 303B连接到对应的LWB线334(j)和LWB_bar线336 (j)。晶体管N03和晶体管电N04的栅极连接到第i字写入线(WRD)A (AWRD(i))。AWRD(i)上的信号用于选择晶体管N03和晶体管N04 何时接通/断开，从而选择何时锁存器311的节点303A和节点_bar 303B连接到对应的LWB线334(j)和LWB_bar线336(j)。
特别是关于锁存器311，晶体管P01和晶体管N01在第一参考电压和第二参考电压之间串联连接。在一些实施例中，第一参考电压是VDD。在一些实施例中，第二参考电压是VSS。晶体管P01的源电极和漏电极对应地连接到VDD和节点303A。晶体管N01的漏电极和源电极对应地连接到节点303A和VSS。晶体管P02和晶体管N02在VDD和VSS之间串联连接。晶体管P02的源电极和漏电极对应地连接到VDD和节点_bar 303B。晶体管N02的漏电极和源电极对应地连接到节点_bar 303B和VSS。晶体管P01和晶体管N01的每个的栅电极连接到节点_bar 303B。晶体管P02和晶体管N02的每个的栅电极连接到节点303A。
在电路图300中，位单元316A(i+m、j)包括PMOS晶体管P03至 PMOS晶体管P04和NMOS晶体管N07至PMOS晶体管N012。位单元316A (i+m、j)类似于位单元312A(i、j)。为简洁起见，对位单元316A(i+m、 j)的讨论将集中于与位单元312A(i、j)的差异。
在位单元316A(i+m、j)中，晶体管P03至晶体管P04和晶体管N07 至晶体管N08被配置为SRAM锁存器315。晶体管N09和晶体管N10表示在线AWRD(i+m)上的信号的控制下选择性地将锁存器315的节点305A 和节点305B连接到对应的LWB线334(j)和LWB_bar线336(j)的开关(称为通路栅极)。
在图3中，g-col驱动器324(j)包括：反相器340和反相器342、以及均衡器325。反相器340在节点360A处的GWB线330(j)和节点360B- 处的LWB线334(j)之间连接。反相器342在节点362A处的GWB_bar 线332(j)和节点362B处的LWB_bar线336(j)之间连接。
均衡器325在节点360B处的LWB线334(j)与节点362B处的LWB_bar 线336(j)之间连接。均衡器325包括在节点360B处的LWB线334(j) 和节点362B处的LWB_bar线336(j)之间串联连接的PMOS晶体管P11 和PMOS晶体管P12。晶体管P11的源电极/漏电极连接到节点360B和节点363。晶体管P12的源电极/漏电极连接到节点363和362B。晶体管P11 和晶体管P12的栅电极连接到对应的节点360A和节点362A。
在图3中，s-col驱动器320A(j)包括：反相器344和反相器346、以及均衡器321。反相器344在节点364A处的GWB线330(j)和节点364B 处的LWB线334(j)之间连接。反相器346在节点366A处的GWB_bar 线332(j)和节点366B处的LWB_bar线336(j)之间连接。因此，包括在s-col驱动器320A(j)中的反相器344和反相器346物理上位于区段302A 的内部。
均衡器321在节点364B处的LWB线334(j)与节点366B处的LWB_bar 线336(j)之间连接。均衡器321包括在节点364B处的LWB线334(j) 和节点366B处的LWB_bar线336(j)之间串联连接的PMOS晶体管P13 和PMOS晶体管P14。晶体管P13的源电极/漏电极连接到节点364B和节点365。晶体管P14的源电极/漏电极连接到节点365和节点366B。晶体管 P13和晶体管P14的栅电极连接到对应的节点364A和节点366A。
在图3中，c-drv控制单元426(i)包括NOR栅极448和NOR栅极 450。NOR栅极448至NOR栅极450的输出连接至对应的节点360B和节点362B。NOR栅极448至NOR栅极450中的每个的第一输入连接到列选择_bar(CS_bar)线。NOR栅极448的第二输入连接到写入数据(WD)线。NOR栅极450的第二输入连接到写入数据_bar(WD_bar)线。通过使用NOR栅极448至NOR栅极450，c-drv控制单元426(i)反映‘低电平有效’配置。在一些实施例中，c-drv控制单元426(i)反映‘高电平有效’。在c-drv控制单元426(i)反映高电平有效配置的一些实施例中，c-drv控制单元426(i)包括代替NOR栅极448至NOR栅极450的对应的NAND 栅极。
在根据另一方法的SRAM器件中的阵列和列驱动区域的上下文中，并且更具体地在其一列的上下文中，注意另一方法不使用分布式驱动布置而是使用合并式驱动布置。因此，另一方法不包括位单元的每个对应区段中的本地写入驱动器，也不包括GWB线，也不包括GWB_bar线，并且具有代替g-col驱动器324(j)和c-drv控制单元326(j)的合并式驱动器(未示出)。LWB线和LWB_bar线的电阻负载和/或电容负载的问题显著地损害了根据另一方法的布置的操作。
例如，根据另一方法，在选择列并且选择区段的写入过程期间，将LWB 线预充电到逻辑高值(值H)。预充电后，合并式驱动器驱动具有值H或逻辑低值(值L)的LWB线。根据另一方法考虑写入场景，其中器(位单元的)锁存器的节点最初存储值H，使得连接到节点的NMOS晶体管被关闭，因为节点_bar存储对应的值L，(位单元的)锁存器的节点被选择连接到LWB线，并且合并式驱动器尝试驱动/写入具有值L的LWB线。在根据另一方法的写入场景中，NMOS晶体管将打开并且将尝试将LWB线从预充电值H下拉到值L。LWB线的电阻负载和/或电容负载显著地损害对应的NMOS晶体管在另一方法的锁存器中将WRB线从预充电值H下拉到值L的能力。
在一些实施例中，区域200的分布式写入驱动布置具有减轻LWB线 334(j)和LWB_bar线336(j)的电阻负载和/或电容负载的问题的益处。特别地，反相器344和反相器346包括在s-col驱动器320A(j)中并且因此位于区段302A的内部。反相器344和反相器346补充了g-col驱动器324 (j)的反相器340和反相器342的驱动能力，这减轻了LWB线334(j) 和LWB_bar线336(j)的电阻负载和/或电容负载的问题。c-drv控制单元 326(j)、g-col驱动器324(j)和s-col驱动器320A(j)的操作在下面的图4A至图4C的上下文中讨论。
图3的电路图300还包括本地读取位(LRB)线337(j)、区段读取 (s读取)电路368(j)、全局读取(g读取)电路370(j)和全局读取位 (GRB)线339(j)。同样地，在位单元312A(i、j)中，晶体管N05 和晶体管N06连接为单元读取(c读取)电路313。
关于c-读取电路313，晶体管N05和晶体管N06在本地读取位(LRB) 线337(j)和VSS之间串联连接。晶体管N05的第一源/漏电极和第二源/ 漏电极连接到LRB线337(j)和节点303C。晶体管N06的第一源/漏电极和第二源/漏电极连接到节点303C和VSS。晶体管N05的栅电极连接到第i字读取位(WRB)B(BWRD(i))。BWRD(i)上的信号用于选择何时晶体管N05接通/断开并且从而选择锁存器311的节点303C何时连接到 LRB线337(j)。晶体管N06的栅电极连接到锁存器311的节点_bar 303B。
在一些实施例中，在选择列307(j)并且选择区段302A的读取过程期间，LRB线337(j)被预充电到逻辑高值(值H)。在预充电之后，LRB 线337(j)通过s-读取电路368(j)和g-读电路370(j)连接到GRB线 339(j)。同样地，在预充电之后，BWRD(i)线上的信号用于接通晶体管N05。在第一读取场景中，其中锁存器311的节点303A存储逻辑低值(值 L)并且锁存器311的节点_bar 303B对应地存储值H，节点_bar 303B上的值H将接通晶体管N06。因此，在第一读取场景中，晶体管N05和晶体管 N06一起将LRB线337(j)连接到VSS，导致LRB线337(j)呈现值L，其反映存储在锁存器311的节点303A处的值L。在第二读取场景中，其中锁存器311的节点303A存储值H并且锁存器311的节点_bar 303B对应地存储值L，节点_bar 303B上的值L将关闭晶体管N06。因此，在第二读取场景中，晶体管N06防止LRB线337(j)连接到VSS，导致LRB线337 (j)保持值H，其反映存储在锁存器311的节点303A处的值H。
同样地，在位单元316A(i+m、j)中，晶体管N11和晶体管N12连接为c-读取电路317。c-读取电路317与c-读取电路313类似。为简洁起见， c-读取电路317的讨论将集中于与c-读取电路313的差异。
关于c-读取电路313，晶体管N11的第一源/漏电极和第二源/漏电极连接到LRB线337(j)和节点305C。晶体管N12的第一源/漏电极和第二源 /漏电极连接到节点305C和VSS。晶体管N11在线BWRD(i+m)上的信号的控制下选择性地将LRB线337(j)连接到节点305C。晶体管N12在存储在锁存器315的节点305B处的逻辑值(L或H)的控制下选择性地将节点305C连接到VSS。
图4A至图4C是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域的对应电路图400A至电路图400C。更具体地，电路图400A至电路图400C中的每个显示相同的电路，尽管在阵列和列驱动区域的列407(j)的不同控制阶段中。
电路图400A至电路图400C的每个是图2的阵列和列驱动区域200的实例实现。这样，电路图400A至电路图400C的每个是图1的区域104的实例。
在一些方面，电路图400A至电路图400C中的每个是电路图300的更详细的版本。例如，电路图400A至电路图400C中的每个显示：如包括连接的PMOS晶体管P05和NMOS晶体管N13的反相器440，其中在VDD 和节点460B之间连接的晶体管P05的源/漏电极，以及在节点460B和VSS 之间连接的晶体管N13的源/漏电极；如包括连接的PMOS晶体管P06和 NMOS晶体管N14的反相器442，其中晶体管P06的源/漏电极在VDD和节点462B之间连接，以及在节点462B和VSS之间连接的晶体管N14的源/漏电极。在一些方面，为了简化说明，电路图400A至电路图400C中的每个是电路图300的不太详细的版本。虽然电路图400A至电路图400C中的每个显示单元412A(i、j)和单元416A(i、j)，电路图400A至电路图400C中的每个未显示包括在单元412A(i、j)和单元416A(i、j)中的每个的组件。
图4A假设未选择列407(j)的场景。图4B假设选择列407(j)并且在写入操作之前预充电列407(j)的场景。图4C假设选择列407(j)并且在列407(j)已被预充电之后数据正被写入列407(j)的场景。
关于图4A(其再次假设未选择列407(j)的场景)，因为在c-drv控制单元426(i)中包含NOR栅极448至NOR栅极450反映了‘低电平有效’配置，当线CS_BAR上的信号被设置为值H时，不选择列407(j)。当线CS_BAR上的信号被设置为值H时，NOR栅极448至NOR栅极450 的每个输出是值L。只要线CS_BAR上的信号被设置为值H，无论线WD 上的信号是设置为值L还是值H，节点460A处的NOR栅极448的输出将被设置为值H。因此，在图4A中，线WD上的信号值显示为L/H。类似地，当线CS_BAR上的信号被设置为值H时，无论线WD_bar上的信号是设置为值L还是值H，节点462A处的NOR栅极450的输出将是值H。因此，在图4A中，线WD_bar上的信号值显示为L/H。
关于g-col驱动器424(j)，当节点460A处的NAND栅极448的输出 (也是反相器440的输入)具有值L时，则节点460B处的反相器440的输出具有值H。更具体地，当节点460A处的反相器440的输入具有值L 时，晶体管P05接通并且晶体管N13关闭，使得对应地，VDD连接到节点 460A并且VSS与节点460A断开/阻断。类似地，当节点462A处的NAND 栅极450的输出(也是反相器442的输入)具有值L时，则节点462B处的反相器442的输出具有值H。
同样地，关于g-col驱动器424(j)，当对应节点460A和节点462处的NAND栅极448至NAND栅极450的每个的输出具有值L时，则均衡器425接通。更具体地，当对应节点460A和节点462A处的反相器440至反相器442的输入具有值L时，则对应的晶体管P11至晶体管P12接通，使得LWB线434(j)连接到LWB_bar线436(j)，这有助于均衡LWB 线434(j)和LWB_bar线436(j)上的电压电平。
关于s-col驱动器420(j)，当节点460A处的NAND栅极448的输出 (其也是s-col驱动器420A(j)的反相器444的节点464A处的输入)具有值L时，那么节点464B处的反相器444的输出具有值H。类似地，当节点462A处的NAND栅极450的输出(其也是s-col驱动器420A(j)的反相器446的节点466A处的输入)具有值L，则节点462B处的反相器442 的输出具有值H。
同样地，关于g-col驱动器420(j)，当对应的节点460A至节点466A 处的反相器444至反相器446的输入具有值L时，则均衡器421接通。更具体地，当对应节点464A至节点466A处的反相器444至反相器446的输入具有值L时，则对应的晶体管P13至晶体管P14接通，使得LWB线434 (j)连接到LWB_bar线436(j)，这有助于均衡LWB线434(j)和LWB_bar 线436(j)上的电压电平。
现在讨论转到图4B(其再次假设其中选择列407(j)并且在写入操作之前列407(j)被预充电的场景)。在图4B中，线CS_BAR上的信号被设置为值L。当线CS_BAR上的信号被设置为值L时，NOR栅极448至 NOR栅极450的每个的输出取决于对应的线WD和线WD_bar上的值。在图4B中，线WD和线WD_bar中的每个具有值H。因此，在对应的节点 460A和节点462A处的NOR栅极448至NOR栅极450的每个的输出是值 L。
在图4B中，关于g-col驱动器424(j)，当节点460A处的NAND栅极448的输出(也是反相器440的输入)具有值L时，则信号传播类似于图4A的信号传播(上面讨论过)。这是因为线WD和线WD_bar中的每个在图4B中具有值H，线CS_bar具有值L，而在图4A中，线CS_bar具有值H(使得线WD和线WD_bar上的信号是否被设置为图4A中的值L 或值H无关紧要)。因此，在图4B中，选择列407(j)，并且在写操作发生之前将LWB线434(j)和LWB_bar线436(j)预充电到值H。
现在讨论转到图4C(再次假设选择列407(j)的场景，并且其中在列 407(j)预充电之后，数据被写入列407(j))。应该记得，位单元，例如412A(i、j)(但是更详细地参见312A(i、j))，在对应的节点对，例如，节点303A和节点303B，存储一对相反的逻辑值(L&H或H&L)。因此，为了将数据写入列407(j)中的一个单元，例如单元412A(i、j)， c-drv控制单元426(i)在对应节点460A和节点462A处输出一对相反的逻辑值，L&H或H&L。
图4C类似于图4B，除了在图4C中，线WD上的值不同于线WD_bar 上的值，结果c-drv控制单元426(i)在节点460A输出的值与c-drv控制单元426(i)在节点462A的输出的值逻辑相反。因此，在图4C中，线 WD被显示为具有值L/H并且线WD_bar被显示为具有值H/L，并且c-drv 控制单元426(i)在对应节点460A和节点462A处输出的值被显示为H/L 和L/H。
更具体地，关于图4C中的c-drv控制单元426(i)，线CS_BAR上的信号被设置为值L。当线CS_BAR上的信号被设置为值L时，NOR栅极 448至NOR栅极450的每个的输出取决于对应的线WD和线WD_bar上的值。在图4C中，线WD具有值L/H使得节点460A处的NOR栅极448的输出为H/L。线WD_bar具有值H/L使得节点462A处的NOR栅极448的输出为L/H。
关于图4C中的g-col驱动器424(j)，当节点460A处的NAND栅极 448的输出(也是反相器440的输入)具有值H/L时，则节点460B处的反相器440的输出具有值L/H。更具体地，当节点460A处的反相器440的输入具有值H时，晶体管P05关闭并且晶体管N13接通从而对应地，VDD 与节点460A断开/阻断并且VSS连接到节点460A。可选地，当节点460A 处的反相器440的输入具有值L时，晶体管P05接通并且晶体管N13关闭从而对应地，VDD连接到节点460A并且VSS与节点460A断开/阻断。类似地，当节点462A处的NAND栅极450的输出(也是反相器442的输入) 具有值L/H时，则节点462B处的反相器442的输出具有值H/L。
同样地，关于g-col驱动器424(j)，当节点460A处的NAND栅极 448的输出和节点462A处的NAND栅极450的输出具有不同的逻辑值时，则均衡器425被关闭。更具体地，因为晶体管P11和晶体管P12都是PMOS 晶体管，所以当对应节点460A和节点462A具有不同的逻辑值时，P11和 P12中的一个关闭。当节点460A处的NAND栅极448的输出具有值H/L 时，则晶体管P11接通/断开。当节点462A处的NAND栅极450的输出具有值L/H时，则晶体管P12关闭/接通。在均衡器425关闭的情况下，LWB 线434(j)与LWB_bar线436(j)断开/阻断，这防止LWB线434(j)和 LWB_bar线436(j)上的电压电平均衡，并且从而便于在列407(j)，例如412A(i、j)，的位单元中写入一对相反的逻辑值(L&H或H&L)。
关于s-col驱动器420(j)，当节点460A处的NAND栅极448的输出 (其也是s-col驱动器420A(j)的反相器444的节点464A处的输入)具有值H/L，则节点464B处的反相器444的输出具有值L/H。类似地，当节点462A处的NAND栅极450的输出(也是s-col驱动器420A(j)的反相器446的节点466A处的输入)具有值L/H时，则节点462B处的反相器 442的输出具有值H/L。
s-col驱动器420(j)的均衡器421类似于均衡器425。因此，当对应节点464A和节点466A处的反相器444和反相器446的输入具有对应值 H/L和值L/H时，则均衡器421关闭。
可以例如根据电路配置表示的各种参数组合的相对优化程度来描述电路配置。例如，速度是表示对应电路的操作速度的参数。在一些实施例中，速度的相对度优化程度被称为较低、中等和较高，使得对应的电路被配置为呈现低速、中等速度或高速，其中较低<中等<较高。作为另一实例，覆盖区域是表示由对应电路消耗/占用的面积的参数。在一些实施例中，覆盖区域的相对度优化程度被称为较小、中度和较大，使得对应的电路被配置为呈现较小覆盖区域、中度覆盖区域或较大覆盖区域，其中较小<中度<较大。
在一些实施例中，速度和覆盖区域的特定相对优化被称为类型。
在一些实施例中，最大速度是表示对应电路的最大操作速度(Max速度)的参数。在一些实施例中，覆盖区域是表示对应电路消耗的面积的参数。在一些实施例中，并且如下表(表1)中总结的，类型1配置被配置用于中等幅度的Max速度和中度覆盖区域，类型2配置被配置用于低幅度的Max速度最大速度和较小覆盖区域，以及类型3配置被配置为高幅度的Max速度最大速度和较大覆盖区域。在一些实施例中，中等幅度的Max速度大约在低幅度的Max速度的和高幅度的Max速度之间。在一些实施例中，低幅度的Max速度与高幅度的Max速度的之间的差异小于约30％。在一些实施例中，较小覆盖区域与较大覆盖区域之间的差异小于约30％。在一些实施例中，低幅度的Max速度的和高幅度的Max速度的之间的差异以及较小覆盖区域和较大覆盖区域之间的差异的每个均小于约30％。
类型
Max速度
覆盖区域
类型-1
中等
中度
类型-2
较低
较小
类型-3
较高
较大
表1
在图3和图4A至图4C中，s-col驱动器320A(j)、g-col-驱动器324 (j)、s-col驱动器420A(j)和g-col-驱动器424(j)中的每个被显示为具有相同的内部配置。更具体地，s-col驱动器320A(j)、g-col-驱动器324 (j)、s-col驱动器420A(j)和g-col-驱动器424(j)中的每个被显示为具有类型-1配置。因此，s-col驱动器320A(j)、g-col-驱动器324(j)、 s-col驱动器420A(j)和g-col-驱动器424(j)中的每个被配置用于中等速度和中度覆盖区域。在一些实施例中，s-col驱动器320A(j)、g-col-驱动器324(j)、s-col驱动器420A(j)和g-col-驱动器424(j)中的一个或多个的配置不同于图3和图4A至图4C中所示的。例如，参见图5A至图 5C(下面讨论)。
图5A至图5C是根据本公开的对应实施例的每个包括分布式写入驱动布置的阵列和列驱动区域的对应电路图500A至电路图500C。
电路图500A至电路图500C的每个是图2的阵列和列驱动区域200的实例实现。这样，电路图500A至电路图500C的每个是图1的区域104的实例。
对应的图5A至图5C的电路图500A至电路图500C中的每个是图4A 至图4C的电路图400A至电路图400C的实例变体。应该记得，电路图400A 至图400C的每个显示阵列和列驱动区域的列407(j)的不同控制阶段中的相同电路。出于简洁的目的，电路500A至电路图500C的讨论将集中于与图4A至图4C的电路图400A至电路图400C的不同之处。
在图5A中，s-col驱动器520A(j)”和g-col驱动器524(j)”’与图 4A至图4C的对应s-col驱动器420A(j)和g-col驱动器424(j)不同。
在电路图500A中，s-col驱动器520A(j)”不包括否则将对应于s-col 驱动器420A(j)的均衡器421的均衡器。相反，在s-col驱动器420A(j) 中的节点564B和节点566B之间存在间隙/中断578A。在类型方面，s-col 驱动器520A(j)”被显示为具有类型-2配置，其中参考标号520A(j)”中的双撇号(”)表示类型-2。因此，s-col驱动器520A(j)被配置用于较低速度和较小覆盖区域。
同样地，在电路图500A中，g-col驱动器524(j)”’包括均衡器572A 而不是g-col驱动器424(j)的均衡器425。
均衡器572A在节点560B处的LWB线534(j)与节点562B处的 LWB_bar线536(j)之间连接。均衡器572A包括PMOS晶体管P51、或 NOR栅极574A和反相器576A。PMOS晶体管P51在节点560B处的LWB 线534(j)和节点562B处的LWB_bar线536(j)之间连接。晶体管P51 的栅电极连接到反相器576A的输出。反相器576A的输入连接到NOR栅极574A的输出。NOR栅极574A的第一输入和第二输入连接到对应的节点560A和节点562A。在类型方面，g-col驱动器524A(j)”’被显示具有类型-3配置，其中参考标号524A(j)”’中的三个撇号(”’)表示类型-3。因此，g-col驱动器525A(j)”’被配置用于较高速度和较大覆盖区域。
就对应的节点560A和节点562A上的值如何接通/关闭均衡器572而言，均衡器527与图4A至图4C的均衡器425相同地操作。因为NOR栅极574A的包含反映了‘低电平有效’配置，所以当节点560A和节点562A 中的每个具有值L时，则NOR栅极574A的输出具有值H并且晶体管P51 的栅电极具有值L，其接通晶体管P51。节点560A和节点562A上的任何其他值组合产生具有值L的NOR栅极574A的输出和具有值H的晶体管 P51的栅电极的结果，其关闭晶体管P51。因此，在图5A中，节点560A 和节点562A上的值对应地显示为L/H/X/
图5B在一些方面类似于图4A至图4C并且在一些方面类似于图5A。在图5B中，s-col驱动器520A(j)与图4A至图4C中的s-col驱动器420A (j)相同。同样地，在图5B中，g-col驱动器524(j)”’与图5A中的g-col 驱动器524(j)”’相同。
图5C在一些方面类似于图4A至图4C并且在一些方面类似于图5A。在图5C中，s-col驱动器520A(j)”与图5A中的s-col驱动器520A(j)”相同。同样地，在图5C中，g-col驱动器524(j)与图4A至图4C中的g-col 驱动器424(j)相同。
就表1中总结的类型而言，图3、图4A至图4C和图5A至图5C中所示的类型组合总结在下表(表2)中。
表2
在一些实施例中，速度和覆盖区域的特定相对优化总结在下表中(表 3)。
表3
相对于表3，在图3和图4A至图4C中，s-col驱动器320A(j)、g-col- 驱动器324(j)、s-col驱动器420A(j)和g-col-驱动器424(j)中的每个基本上被配置为相同的最大速度，并且s-col驱动器320A(j)、g-col- 驱动器324(j)、s-col驱动器420A(j)和g-col-驱动器424(j)中的每个配置有基本相同的覆盖区域。在图5A中，与g-col驱动器524(j)”’相比，s-col驱动器520A(j)”被配置用于更低的最大速度，并且与g-col驱动器524(j)”’相比，s-col驱动器520A(j)”被配置为具有更小的覆盖区域。在图5B中，与g-col驱动器524(j)”’相比，s-col驱动器520A(j) 被配置用于更低的最大速度，并且与g-col驱动器524(j)”’相比，s-col驱动器520A(j)”被配置为具有更小的覆盖区域。在图5C中，与g-col 驱动器524(j)相比，s-col驱动器520A(j)”被配置用于更低的最大速度，并且与g-col驱动器524(j)”’相比，s-col驱动器520A(j)”被配置为具有更小的覆盖区域。
图6是根据本公开的至少一个实施例的包括分布式写入驱动布置的阵列和列驱动区域600的横截面。这样，图6的区域600是图1的区域104 的实例。在一些实施例中，电路图300、电路图400A至电路图400C和电路图500A至电路图500C中的每个具有对应于图6的横截面。
图6包括层671和层673。层673在层671上。层671是器件(未示出)的第p层(层(p))，其中p是整数并且p≥0。层673是第(p+1) 层(器件(未示出)的层(p(i+1))。
包括在器件层(p)671中的器件的实例包括：图2的区段202A和区段202B，其包括对应的s-col驱动器220A(j)至s-col驱动器220(j+n) 和s-col驱动器220B(j)至s-col驱动器220B(j+n)；包括s-col驱动器 320A(j)的图3的区段302A；包括s-col驱动器420A(j)的图4A至图 4C的区段402A；包括s-col驱动器520A(j)”的图5A和图5C的区段502A”；以及包括s-col驱动器520A(j)的区段502A。
包括在器件层(p+1)673中的器件的实例包括：图2的g-col驱动器 224(j)至g-col驱动器224(j+n)和c-drv控制单元226(j)至c-drv控制单元226(j+1)；图3的g-col驱动器324(j)和c-drv控制单元326(j)；图4A至图4C的g-col驱动器424(j)和c-drv控制单元426(j)；图5A 至图5B的g-col驱动器524(j)”’；图5C的g-col驱动器524(j)；以及图5A至图5C的c-drv控制单元526(j)。
器件层(p)671包括子层675至子层679。子层677在子层675上。子层679在子层677上。器件层(p+1)673包括子层681至子层687。子层683在子层681上。子层685在子层683上。子层687在子层685上。
子层679是金属化的第q子层(子层(q))，其中q是整数并且q≥0。在一些实施例中，第q子层是金属化的第一子层，在这种情况下q＝0或q＝1，取决于对应的设计规则的编号约定。子层685是金属化的第(q+1)子层(子层(q+1))。在一些实施例中，金属化子层(q)679还包括一个或多个互连件(未示出)，例如一个或多个通孔。在一些实施例中，金属化子层 (q+1)683还包括一个或多个互连件(未示出)，例如一个或多个通孔。
子层675包括半导体结构(未示出)，例如有源区域等。子层677是包括互连件(未示出)，例如，通孔的互连子层。互连子层677的通孔将子层675的半导体结构连接到金属化子层(q)679中的对应导体(未示出)。层(p)671的至少一些器件包括子层675的一个或多个半导体结构，互连子层677的一个或多个通孔和金属化子层(q)679的一个或多个导体。
子层687包括半导体结构(未示出)，例如有源区域等。子层681和子层685是互连子层，每个子层包括互连件(未示出)，例如通孔。互连子层681的通孔将金属化子层(q+1)中的导体(未示出)连接到金属化子层(q)679中的对应导体(未示出)。互连子层677的通孔将子层675的半导体结构连接到金属化子层(q+1)683中的对应导体(未示出)。层(p+1) 671的至少一些器件包括子层687的一个或多个半导体结构，互连子层685 的一个或多个通孔和金属化子层(q)683的一个或多个导体。
在图6的阵列和列驱动区域600中，器件层(p+1)673的密集度低于器件层(p)671。因此，与器件层(p)671相比，器件层(p+1)673比器件层(p)671更容易适应具有类型-1配置(中等速度和中度覆盖区域)的电路，并且比器件层(p)671更容易适应具有类型-3配置(较高速度和较大覆盖区域)的电路。
在一些实施例中，器件层(p+1)673包括类型-1和/或类型-3但不包括电路的类型-2配置，而层(p)671包括类型-1和/或类型-2但不是电路的类型-3配置。在一些实施例中，器件层(p+1)673包括类型-3配置但不包括电路的类型-1配置和/或类型-2配置，而层(p)671包括类型-2配置但不包括电路的类型-1电路和/或类型-3配置。在一些实施例中，器件层(p+1)673包括类型-1配置但不包括电路的类型-2配置和/或类型-3配置，而层(p)671包括类型-1配置但不包括电路的类型-2配置和/或类型-3配置。其他配置在本公开的范围内。
图7是根据一些实施例的在分布的基础上对SRAM宏的阵列和列驱动区域中的列进行写入-驱动的方法700的流程图。
根据一些实施例，方法700可实现，例如，使用EDA系统900(图7，下面讨论)。
关于方法700，SRAM宏的实例是SRAM宏102。列和对应的阵列和列驱动区域的实例包括：图2的区域200中的列207(j)至列207(j+n)；图3的电路图300中的列307(j)；图4A至图4C中的电路图400A至电路图400C中的列407(j)；以及对应的图5A至图5C中的电路图400A至电路图400C中的列507A(j)至列507C(j)。
在图7中，方法700包括框702至框714。在框702处，利用具有第一逻辑值的第一信号来驱动GWB线。GWB线的实例是图4A至图4C中的 GWB线430(j)。具有第一状态的第一信号的实例是图4A至图4B中的节点460A上的信号，其具有值L。具有第一状态的第一信号的实例是图 4C中的节点460A上的信号，其具有值L/H(参见图4C，如上所述)。从框702，流程进行到框704。
在框704处，用第二信号驱动GWB_bar线，该第二信号具有第一逻辑值或与第一逻辑值相反的第二逻辑值。GWB_bar线的实例是图4A至图4C 中的GWB_bar线432(j)。具有第一状态的第二信号的实例是图4A至图 4B中的节点462A上的信号，其具有值L。具有第二状态的第一信号的另一实例是图4C中的节点462A上的信号，其具有值H/L(参见图4C，如上所述)。从框704，流程继续进行至框706。
在框706处，使用全局写入驱动器中的第一反相器和本地写入驱动器中的第三反相器中的每个，反相第一信号以形成具有第二逻辑值的第一 _bar信号。全局写入驱动器中的第一反相器的实例是图4A至图4C中的反相器440。本地写入驱动器中的第三反相器的实例是图4A至图4C中的反相器444。具有第二逻辑值的第一_bar信号的实例是图4A至图4B中的节点460B上的信号，其具有值L。具有第二状态的第一信号的另一实例是图 4C中的节点460B上的信号，其具有值L/H(参见图4C，如上所述)。从框706，流程继续进行至框708。
在框708处，使用全局写入驱动器中的第二反相器和本地写入驱动器中的第四反相器中的每个，反相第二信号以形成具有与第二信号的逻辑值相反的逻辑值的第二_bar信号。全局写入驱动器中的第二反相器的实例是图4A至图4C中的反相器442。本地写入驱动器中的第四反相器的实例是图4A至图4C中的反相器446。第二_bar信号的实例是图4A至图4B中的节点462B上的信号，其具有值H。第二_bar信号的另一实例是图4C中的节点462B上的信号，其具有值H/L(参见图4C，如上所述)。从框708，流程继续进行至框710。
在框710处，将第一_bar信号提供给每个位单元的第一通路栅极。位单元的实例是图4A至图4C中的位单元420A(i、j)和位单元416A(i、j)。提供给位单元的第一通路栅极的第一_bar信号的实例是图4A至图4C中的节点405A和节点403A上的信号。从框710，流程继续进行至框712。
在框712处，将第二_bar信号提供给位单元的每个的第二通路栅极。同样地，位单元的实例是图4A至图4C中的位单元420A(i、j)和位单元 416A(i、j)。提供给位单元的第二通路栅极的第二_bar信号的实例是图 4A至图4C中的节点405B和节点403B上的信号。从框712，流程继续进行至框714。
在框714，用第一信号和第二信号控制第一均衡器和第二均衡器中的每个。第一均衡器和第二均衡器的实例是图4A至图4C中的对应的均衡器 425和均衡器423。
在一些实施例中，框714包括：当第一信号和第二信号具有不同的逻辑值时，关闭第一均衡器电路和第二均衡器电路中的每个，其实例在图4C 中示出。
在一些实施例中，框714包括：向第一晶体管和第三晶体管的栅极提供第一信号；并且向第二晶体管和第四晶体管的栅极提供第二信号。第一晶体管至第四晶体管的实例是图4A至图4C的对应的晶体管P11至晶体管 P14，其栅极连接到对应的节点460A、节点462A、节点464A和节点466A。
在一些实施例中，框714包括：逻辑地组合第一信号和第二信号以形成第三信号；并且向第一晶体管的栅极提供第三信号。晶体管的一个实例是图5A中的晶体管P51。逻辑地组合第一信号和第二信号以形成第三信号的实例是向NOR栅极547A提供节点560A和节点562A上的信号并且用反相器576A反相NOR栅极574A的输出，其中第三信号在反相器576A的输出处形成。提供向第一晶体管的栅极提供第三信号提供的实例是向晶体管 P51的栅极提供反相器576A的输出上的信号。
在一个实施例中，一种半导体存储器器件包括：本地写入位(LWB) 线；本地写入位_bar(LWB_bar)线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；以及区段列。每个区段包括位单元，每个位单元包括锁存电路以及将对应的LWB线和LWB_bar线连接到锁存电路的第一通路栅极和第二通路栅极。该器件还包括分布式写入驱动布置。分布式写入驱动布置包括：全局写入驱动器和本地写入驱动器。全局写入驱动器包括：在GWB线和LWB线之间连接的第一反相器；以及在GWB_bar线和 LWB_bar线之间连接的第二反相器。本地写入驱动器包括在每个区段中，每个本地写入驱动器位于对应区段的内部，每个本地写入驱动器包括：在 GWB线和LWB线之间连接的第三反相器；以及在GWB_bar线和LWB_bar 线之间连接的第四反相器。在一些实施例中，第一反相器通过在对应的第一节点和第二节点之间连接而在GWB线和LWB线之间连接；第二反相器通过在对应的第三节点和第四节点之间连接而在GWB_bar线之间连接；以及全局写入驱动器还包括：第一均衡器电路、在LWB线和LWB_bar线之间连接，并且被配置为由对应的第一节点和第三节点上的信号控制。在一些实施例中，全局写入驱动器的第一均衡器电路包括：在LWB线和 LWB_bar线之间串联连接的第一晶体管和第二晶体管；以及第一节点和第三节点上的信号连接到第一晶体管和第二晶体管的对应的栅电极。在一些实施例中，全局写入驱动器的第一均衡器电路包括：在LWB线和LWB_bar线之间串联连接的晶体管；以及在晶体管的栅电极和第一节点和第二节点中的每个之间连接的逻辑电路。在一些实施例中，逻辑电路被配置为将逻向对应的第一节点和第三节点上的信号应用逻辑OR函数。在一些实施例中，全局写入驱动器的第一均衡器电路被配置为当对应的第一节点和第三节点上的信号具有不同的逻辑状态时关闭。在一些实施例中，第三反相器通过在对应的第五节点和第六节点之间连接而在GWB线和LWB线之间连接；第四反相器通过在对应的第七节点和第八节点之间连接而在GWB_bar 线和LWB线之间连接；以及本地写入驱动器还包括：第二均衡器电路，在 LWB线和LWB_bar线之间连接，并且配置为由对应的第五节点和第七节点上的信号控制。在一些实施例中，每个本地写入驱动器的第二均衡器电路包括：在LWB线和LWB_bar线之间串联连接的第一晶体管和第二晶体管；以及第五节点和第七节点上的信号连接到第一晶体管和第二晶体管的对应的栅电极。在一些实施例中，每个本地写入驱动器的第二均衡器电路包括：在LWB线和LWB_bar线之间串联连接的晶体管；以及在第二晶体管的栅电极和第五节点和第七节点中的每个之间连接的逻辑电路。在一些实施例中，逻辑电路被配置为向对应的第五节点和第七节点上的信号应用逻辑OR函数。在一些实施例中，每个本地写入驱动器的第二均衡器电路被配置为当对应的第五节点和第七节点上的信号具有不同的逻辑状态时关闭。在一些实施例中，最大速度是表示对应电路的最大操作速度的参数；覆盖区域是表示由对应电路消耗的面积的参数；并且配置本地写入驱动器和全局写入驱动器以便对应地展示以下描述之一：本地写入驱动器被配置为与全局写入驱动器相比具有基本相同的最大速度，并且配置本地写入驱动器以具有与全局写入驱动器相比基本相同的覆盖区域；或者，与全局写入驱动器相比，本地写入驱动器配置为具有更低的最大速度，以及与全局写入驱动器相比，本地写入驱动器被配置为具有更小的覆盖区域。
在另一实施例中，半导体存储器器件包括：一列区段，每个区段包括位单元；本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；位单元的每个包括：锁存电路；第一通路栅极和第二通路栅极将对应的LWB线和LWB_bar 线连接到锁存电路；并且分布式写入驱动布置包括：全局写入驱动器和本地写入驱动器。在GWB线和LWB线之间以及GWB_bar线和LWB_bar 线路之间连接全局写入驱动器。本地写入驱动器包括在每个区段中，每个本地写入驱动器在GWB线和LWB线之间以及GWB_bar线和LWB_bar 线之间连接；并且其中：每个本地写入驱动器在第一器件层中；并且全局写入驱动器位于第一器件层上方的第二器件层中。在一些实施例中，每个本地写入驱动器位于对应区段中的内部位置；位单元位于第一器件层中；LWB线和LWB_bar线位于第一金属化层中，第一金属化层位于第一器件层和第二器件层之间；第一器件层；以及GWB线和GWBL_bar线位于第二金属化层中，第二金属化层位于第一金属化层和第二器件层之间。在一些实施例中，最大速度是表示对应电路的最大操作速度的参数；覆盖区域是表示由对应电路消耗的面积的参数；并且配置本地写入驱动器和全局写入驱动器以便对应地展示以下描述之一：本地写入驱动器被配置为与全局写入驱动器相比具有基本相同的最大速度，并且配置本地写入驱动器以具有与全局写入驱动器相比基本相同的覆盖区域；或者，与全局写入驱动器相比，本地写入驱动器配置为具有更低的最大速度，以及与全局写入驱动器相比，本地写入驱动器被配置为具有更小的覆盖区域。
在另一实施例中，一种在分布式基础上写入-驱动SRAM宏中的列的方法，该列包括全局写入位(GWB)线、全局写入位_bar(GWBL_bar)线、本地写入位(LWB)线、本地写入位_bar(LWB_bar)线、位单元和至少一个本地写入驱动器、包括锁存电路以及连接对应的LWB线和LWB_bar 线的第一通路栅极和第二通路栅极的每个位单元、包括在GWB线和LWB 线之间连接的第一反相器和在GWB_bar线和LWB_bar线之间连接的第二反相器的全局写入驱动器，以及包括在GWB线和LWB线之间连接的第三反相器和在GWB_bar线和LWB_bar线之间连接的第四反相器的的局部写入驱动器，并且本地写入驱动器位于列的内部部分；该方法包括：用具有第一逻辑值的第一信号驱动GWB线；用具有第一逻辑值或与第一逻辑值相反的第二逻辑值的第二信号驱动GWB_bar线；用全局写入驱动器中的第一反相器和本地写入驱动器中的第三反相器中的每个反相第一信号以形成具有第二逻辑值的第一_bar信号；用全局写入驱动器中的第二反相器和本地写入驱动器中的第四反相器中的每个反相第二信号以形成具有与第二信号相反的逻辑值的第二_bar信号；用第一_bar信号驱动LWB线以便向位单元的每个的第一通路栅极提供第一_bar信号；以及利用第二_bar信号驱动LWB_bar线以便向位单元的每个的第二通路栅极提供第二_bar信号。在一些实施例中，全局写入驱动器包括在LWB线和LWB_bar线之间连接的第一均衡器电路；本地写入驱动器包括在LWB线和LWB_bar线之间连接的第二均衡器电路；并且该方法还包括：用第一信号和第二信号控制第一均衡器电路；以及用第一信号和第二信号控制第二均衡器电路。在一些实施例中，控制第一均衡器电路包括：当第一信号和第二信号具有不同的逻辑值时，关闭第一均衡器电路；并且控制第二均衡器电路包括：当第一信号和第二信号具有不同的逻辑值时，关闭第二均衡器电路。在一些实施例中，第一均衡器电路包括在LWB线和LWB_bar线之间串联连接的第一晶体管和第二晶体管；本地写入驱动器还包括在LWB线和LWB_bar线之间串联连接的第三晶体管和第四晶体管；以及控制第一均衡器电路包括：向第一晶体管的栅极提供第一信号；向第二晶体管的栅极供给第二信号；以及控制第二均衡器电路包括：向第一晶体管的栅极提供第一信号；以及向第四晶体管的栅极提供第二信号。在一些实施例中，第一均衡器电路包括在LWB线和LWB_bar线之间串联连接晶体管；并且控制第一均衡器电路包括：逻辑地组合第一信号和第二信号以形成第三信号；以及向晶体管的栅极提供第三信号。
根据本申请的实施例，提供了一种半导体存储器器件，包括：本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB) 线；全局写入位_bar(GWBL_bar)线；区段列，每个区段包括位单元；所述位单元的每个包括锁存电路以及将对应的所述LWB线和所述LWB_bar 线连接到所述锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置包括全局写入驱动器和本地写入驱动器：所述全局写入驱动器包括：在所述GWB线和所述LWB线之间连接的第一反相器；以及在所述 GWB_bar线和所述LWB_bar线之间连接的第二反相器；以及每个区段中包含的所述本地写入驱动器，每个本地写入驱动器位于对应所述区段的内部，每个本地写入驱动器包括：在所述GWB线和所述LWB线之间连接的第三反相器；以及在所述GWB_bar线和所述LWB_bar线之间连接的第四反相器。
根据本申请的实施例，所述第一反相器通过在对应的第一节点和第二节点之间连接在所述GWB线和所述LWB线之间连接；所述第二反相器通过在对应的第三节点和第四节点之间连接在所述GWB_bar线之间连接；以及所述全局写入驱动器还包括：第一均衡器电路，在所述LWB线和所述 LWB_bar线之间连接，并且被配置为由对应的所述第一节点和所述第三节点上的信号控制。
根据本申请的实施例，所述全局写入驱动器的所述第一均衡器电路包括：在所述LWB线和所述LWB_bar线之间串联连接的第一晶体管和第二晶体管；以及所述第一节点和所述第三节点连接到所述第一晶体管和所述第二晶体管的对应栅电极。
根据本申请的实施例，所述全局写入驱动器的所述第一均衡器电路包括：在所述LWB线和所述LWB_bar线之间串联连接的晶体管；以及在所述晶体管的栅电极与所述第一节点和所述第二节点中的每个之间连接的逻辑电路。
根据本申请的实施例，所述逻辑电路被配置为向对应的所述第一节点和所述第三节点上的信号应用逻辑OR函数。
根据本申请的实施例，所述全局写入驱动器的所述第一均衡器电路被配置为关闭对具有不同的逻辑状态的对应的所述第一节点和所述第三节点上的信号的反应。
根据本申请的实施例，所述第三反相器通过在对应的第五节点和第六节点之间连接在所述GWB线和所述LWB线之间连接；所述第四反相器通过在对应的第七节点和第八节点之间连接在所述GWB_bar线和所述LWB 线之间连接；以及所述本地写入驱动器还包括：第二均衡器电路，在所述 LWB线和所述LWB_bar线之间连接，并且被配置为由在对应的所述第五节点和所述第七节点上的信号控制。
根据本申请的实施例，每个本地写入驱动器的所述第二均衡器电路包括：在所述LWB线和所述LWB_bar线之间串联连接的第一晶体管和第二晶体管；以及所述第五节点和所述第七节点上的信号连接到所述第一晶体管和所述第二晶体管的对应栅电极。
根据本申请的实施例，每个本地写入驱动器的所述第二均衡器电路包括：在所述LWB线和所述LWB_bar线之间串联连接的晶体管；以及在所述第二晶体管的栅电极与所述第五节点和所述第七节点中的每个之间连接的逻辑电路。
根据本申请的实施例，所述逻辑电路被配置为向对应的所述第五节点和所述第七节点上的信号应用逻辑OR函数。
根据本申请的实施例，每个本地写入驱动器的所述第二均衡器电路被配置为当对应的所述第五节点和所述第七节点上的信号具有不同的逻辑状态时关闭。
根据本申请的实施例，最大速度是表示对应的电路的最大操作速度的参数；覆盖区域是表示对应消耗的面积的参数；以及所述本地写入驱动器和所述全局写入驱动器被配置以便对应地展现以下描述之一：与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有基本相同的最大速度，并且与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有基本相同的覆盖区域；或者与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有更低最大速度，并且与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有更小的覆盖区域。
根据本申请的实施例，提供了一种半导体存储器器件，包括：区段列，每个区段包括位单元；本地写入位(LWB)线；本地写入位_bar(LWB_bar) 线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；所述位单元的每个包括：锁存电路；以及连接对应的所述LWB线和所述LWB_bar 线到所述锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置包括：在所述GWB线和所述LWB线之间以及所述GWB_bar线和所述LWB_bar线路之间连接的全局写入驱动器；每个区段中包括的本地写入驱动器，每个本地写入驱动器在所述GWB线和所述LWB线之间以及在所述GWB_bar线和所述LWB_bar线之间连接；以及其中：每个本地写入驱动器位于第一器件层中；以及所述全局写入驱动器位于所述第一器件层上的第二器件层中。
根据本申请的实施例，每个本地写入驱动器位于对应的所述区段中的内部位置；所述位单元位于所述第一器件层中；所述LWB线和所述 LWB_bar线位于第一金属化层中，所述第一金属化层位于所述第一器件层和所述第二器件层之间；所述第一器件层；以及所述GWB线和所述GWBL_bar线位于第二金属化层中，所述第二金属化层位于所述第一金属化层和所述第二器件层之间。
根据本申请的实施例，最大速度是表示对应的电路的最大操作速度的参数；覆盖区域是表示对应消耗的面积的参数；以及所述本地写入驱动器和所述全局写入驱动器被配置以便对应地展现以下描述之一：与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有基本相同的最大速度，并且与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有基本相同的覆盖区域；或者与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有更低最大速度，并且与所述全局写入驱动器相比，所述本地写入驱动器被配置为具有更小的覆盖区域。
根据本申请的实施例，提供了一种在分布式基础上在SRAM宏中写入 -驱动列的方法，所述列包括全局写入位(GWB)线、全局写入位_bar (GWBL_bar)线、本地写入位(LWB)线、本地写入位_bar(LWB_bar) 线、位单元和至少一个本地写入驱动器，所述位单元的每个包括锁存电路以及连接对应的所述LWB线和所述LWB_bar线的第一通路栅极和第二通路栅极，所述全局写入驱动器包括在所述GWB线和所述LWB线之间连接的第一反相器以及在所述GWB_bar线和所述LWB_bar线之间连接的第二反相器，以及所述本地写入驱动器包括在所述GWB线和所述LWB线之间连接的第三反相器以及在所述GWB_bar线和所述LWB_bar线之间连接的第四反相器，以及所述本地写入驱动器位于所述列的内部；所述方法包括：用具有第一逻辑值的第一信号驱动所述GWB线；用具有所述第一逻辑值或与所述第一逻辑值相反的第二逻辑值的第二信号驱动所述GWB_bar线；用所述全局写入驱动器中的所述第一反相器和所述本地写入驱动器中的所述第三反相器中的每个反相所述第一信号以形成具有所述第二逻辑值的第一_bar信号；用所述全局写入驱动器中的所述第二反相器和所述本地写入驱动器中的所述第四反相器中的每个反相所述第二信号以形成具有与所述第二信号相反的逻辑值形成第二_bar信号；用所述第一_bar信号驱动所述 LWB线以便向所述位单元的每个的所述第一通路栅极提供所述第一_bar信号；以及用所述第二_bar信号驱动LWB_bar线，以便向所述位单元的每个的所述第二通路栅极提供所述第二_bar信号。
根据本申请的实施例，所述全局写入驱动器包括在所述LWB线和所述 LWB_bar线之间连接的第一均衡器电路；所述本地写入驱动器包括在所述 LWB线和所述LWB_bar线之间连接的第二均衡器电路；以及所述方法还包括：用所述第一信号和所述第二信号控制所述第一均衡器电路；以及用所述第一信号和所述第二信号控制所述第二均衡器电路。
根据本申请的实施例，控制所述第一均衡器电路包括：当所述第一信号和所述第二信号具有不同的逻辑值时，关闭所述第一均衡器电路；以及控制所述第二均衡器电路包括：当所述第一信号和所述第二信号具有不同的逻辑值时，关闭所述第二均衡器电路。
根据本申请的实施例，所述第一均衡器电路包括在所述LWB线和所述 LWB_bar线之间串联连接的第一晶体管和第二晶体管；所述本地写入驱动器包括在所述LWB线和所述LWB_bar线之间串联连接的第三晶体管和第四晶体管；以及控制所述第一均衡器电路包括：向所述第一晶体管的栅极提供所述第一信号；以及向所述第二晶体管的栅极提供所述第二信号；以及控制所述第二均衡器电路包括：向所述第一晶体管的栅极提供所述第一信号；以及向所述第四晶体管的栅极提供所述第二信号。
根据本申请的实施例，所述第一均衡器电路包括在所述LWB线和所述 LWB_bar线之间串联连接的晶体管；以及控制所述第一均衡器电路包括：逻辑地组合所述第一信号和所述第二信号以形成第三信号；以及向所述晶体管的栅极提供所述第三信号。
可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。