相移器
阅读说明：本技术 相移器 (Phase shifter ) 是由 林纪贤 陈和祥 廖显原 叶子祯 吕盈达 于 2019-06-28 设计创作，主要内容包括：一种相移器,包含主动区、第一栅极组、第二栅极组和接触物组。主动区在第一方向上延伸且定位在第一层级。第一栅极组在第二方向上延伸,其与主动区重叠且定位在第二层级。接触物组在第二方向上延伸,其在主动区的上方并定位在第三层级,且设置在至少第二栅极组之间。(A phase shifter includes an active region, a first gate group, a second gate group, and a contact group. The active region extends in a first direction and is positioned at a first level. The first gate group extends in a second direction, overlaps the active region, and is positioned at a second level. The contact set extends in a second direction, is above the active region and positioned at a third level, and is disposed between at least the second gate set.)
技术领域
本揭露是涉及一种相移器。
背景技术
相移器基于一些操作特性而分类。近来集成电路(integrated circuits；ICs)的微缩化趋势可产生更小的元件，且此些元件可消耗更低的功率，且可在比以前更高的速度下提供更多的功能。随着速度或频率的提升，相移电路的微缩制程亦导致更严格的设计及制造规范。
发明内容
依据本揭露的一方面，一种相移器包含主动区、第一栅极组、第二栅极组和接触物组。主动区在第一方向上延伸且位于第一层级。第一栅极组在异于第一方向的第二方向上延伸，其与主动区重叠且位于异于第一层级的第二层级，且第一栅极组中的每一栅极在第一方向上与第一栅极组中的另一栅极分离。第二栅极组在第二方向上延伸，其与主动区重叠并位于第二层级，且沿着主动区的相对边缘而设置以及配置为接收第一电压。第二栅极组为第一晶体管的一部分，第一晶体管配置为响应第一电压而调整相移器的第一电容值。接触物组在第二方向上延伸，其位于主动区上方并位于异于第一层级的第三层级，且设置在至少第二栅极组之间。
附图说明
为了更完整了解实施例及其优点，现参照结合所附图式所做的下列描述，其中：
图1为依据一些实施例的相移电路的电路图；
图2A为依据一些实施例的相移电路的电路图；
图2B为依据一些实施例的相移电路的电路图；
图3为依据一些实施例的布局设计的示意图；
图4A和图4B为依据一些实施例的相移电路的示意图；
图5A为依据一些实施例的相移电路的电路图；
图5B为依据一些实施例的相移电路的电路图；
图6A为依据一些实施例的相移电路的电路图；
图6B为依据一些实施例的相移电路的电路图；
图7为依据一些实施例的相移电路的上视示意图；
图8A为依据一些实施例的相移电路的电路图；
图8B为依据一些实施例的相移电路的电路图；
图9为依据一些实施例的相移电路的上视示意图；
图10A至图10D绘示依据一些实施例的可用于图2A、图2B的相移电路的相位差的对应示意图；
图11为依据一些实施例的形成或制造相移电路的方法的流程图；
图12为依据一些实施例的产生相移电路的布局设计的方法的流程图；
图13为依据一些实施例的用于设计及制造集成电路布局设计的系统的示意图；以及
图14为依据一些实施例的集成电路制造系统以及与集成电路制造系统相关的集成电路制造流程的方块图。
【符号说明】
100、200A、200B、400、500A、500B、600A、600B、700、800A、800B、900 相移电路
201、401 井区
202a、202b、204a、204b、602a、602b、604a、604b、802a、802b、804a、804b 晶体管
300 布局设计
302 主动区布局图案组
302a 主动区布局图案
304、306 栅极布局图案组
304a～304d、306a、306b 栅极布局图案
308 在扩散布局图案上方的金属组
308a～308e 在扩散布局图案上方的金属
320a、320b、420a、420b 边缘
402 主动区
402a～402e 布植区
404、406 栅极组
404a～404d、406a、406b 栅极
408、708、908 接触物组
408a～408e、708a～708e、908b、908d 接触物
430、432 绝缘区组
430a～430d、432a、432b 绝缘区
1002a～1002d、1010a～1010d、1020a～1020d、1030a～1030c 曲线
1100、1200 方法
1102、1104、1202、1204、1206、1208 操作
1300 系统
1302 处理器
1304 记忆体
1306 指令
1308 总线
1310 输入/输出接口
1312 网络接口
1314 网络
1316 布局设计
1318 使用者界面
1320 制造单元
1400 集成电路制造系统
1420 设计室
1422 集成电路设计
1430 光罩室
1432 数据准备
1434 光罩生产
1440 集成电路制造厂
1442 晶圆
1460 集成电路装置
C1～C4 电容
D 漏极区
GND 接地端
IN 输入端
OUT 输出端
R1、R2 电阻
S 源极区
VG、VPODE 电压
Vin 输入信号
Vout 输出信号
X、Y、Z 方向
具体实施方式
以下揭露内容提供用于实作所提供主题的不同特征的诸多不同的实施例或实例。元件、材料、值、步骤、配置等具体实例在以下描述以简化本揭露实施例。当然，此些仅为实例且不构成限制。其他元件、材料、值、步骤、配置等亦被预期。举例而言，在以下说明中，将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭露实施例可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，且其本身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相关用语来描述图中所示一个元件或特征与另一元件或特征的关系。此些空间相关的用语意图包括装置除图示所示的方位之外，在不同使用或操作中的额外的方位。另外，装置也可具有其他方位(旋转90度或其他方位)，而在此使用的空间相关用语可据此类似方式被解释。
依据一些实施例，相移电路包含主动区、第一栅极组、第二栅极组和接触物组。主动区在第一方向上延伸且定位在第一层级。第一栅极组在第二方向上延伸，其与主动区重叠且定位在第二层级。接触物组在第二方向上延伸，其在主动区的上方并定位在第三层级，且设置在至少第二栅极组之间。
第二栅极组在第二方向上延伸，其与主动区重叠且定位在第二层级。第二栅极组沿着主动区的相对边缘而设置且配置为接收第一电压。第二栅极组为第一晶体管的一部分，其配置为响应第一电压而调整相移器的第一电容值。在一些实施例中，相移电路的第一电容值是通过调整第一电压而调整。
第一栅极组配置为接收第二电压。第一栅极组为第二晶体管的一部分，其配置为响应第二电压而调整相移器的第二电容值或电阻值。在一些实施例中，相移电路的第二电容值或电阻值是通过调整第二电压而调整。
在一些实施例中，第二组栅极沿主动区的相对端定位，从而在制造或处理时覆盖以及保护主动区的端部或相移电路的单元区，从而在处理时提供额外的可靠性。在一些实施例中，通过配置第二组栅极为具功能性(functional)或操作性(operational)，如第一晶体管的一部分，相较于其他具单一调节机制的实施方式，相移电路配置为具有多重相位调节机制。在一些实施例中，相移电路具有多重调节机制或控制方式，故相较于其他实施方式具有较佳的精密度(resolution)以及较广的可调整范围。
相移电路
图1为依据一些实施例的相移电路100的电路图。
相移电路100包含串联耦接的电阻R1和电容C1。相移电路100具有配置为接收输入信号Vin的输入端IN和配置为输出输出信号Vout的输出端OUT。相移电路100为低通滤波器。相移电路100为1阶RC相移器。其他阶数在本揭露的预期范围内。
相移电路100配置为以相移或相位差Δθ1(以后面式1表示)来偏移输出信号Vout相对于输入信号Vin的相位。在一些实施例中，输入信号Vin和输出信号Vout为射频(radiofrequency；RF)信号。
电阻R1的第一端耦接至输入端IN。电阻R1的第二端耦接至输出端OUT和电容C1的第一端。电容C1的第二端耦接至参考电压供应端VSS。
相移电路100的输出信号Vout具有相对于输入信号Vin的相移或相位差Δθ1，其由式1表示：
Δθ1＝-tan-1(2πFRC) (1)
其中R为电阻R1的电阻值，C为电容C1的电容值，且F为相移电路100的截止频率。
图2A为依据一些实施例的相移电路200A的电路图。
相移电路200A为图1的相移电路100的一实施例。相移电路200A包含晶体管202a、204a。
晶体管202a为图1的电阻R1的一实施例，且相似的详细说明省略。晶体管204a为图1的电容C1的一实施例，且相似的详细说明省略。
晶体管202a、204a为N型金氧半(N-type metal oxide semiconductor；NMOS)晶体管。在一些实施例中，至少晶体管202a或204a为P型金氧半(P-type metal oxidesemiconductor；PMOS)晶体管。
晶体管202a的栅极端配置为接收信号VG。晶体管202a的漏极端耦接至输入端IN。晶体管202a的源极端耦接至输出端OUT和晶体管204a的源极端。在一些实施例中，晶体管202a配置为图1的电阻R1。
晶体管204a的栅极端配置为接收信号VPODE。在一些实施例中，晶体管204a配置为图1的电容C1。晶体管204a不包含漏极端。在一些实施例中，晶体管204a包含漏极端(未示出)，但漏极端为电性浮动。
相移电路200A中其他类型或数量的晶体管在本揭露的预期范围内。
图2B为依据一些实施例的相移电路200B的电路图。
相移电路200B为图2A的相移电路200A的变化，且相似的详细说明因而省略。相较于相移电路200A，相移电路200B包含P型金氧半晶体管(例如晶体管202b、204b)。
相移电路200B为图1的相移电路100的一实施例。相移电路200B包含晶体管202b、204b。
晶体管202b为图1的电阻R1的一实施例，且相似的详细说明省略且相似的详细说明省略。晶体管204b为图1的电容C1的一实施例，且相似的详细说明省略。
晶体管202b、204b为P型金氧半晶体管。在一些实施例中，至少晶体管202b或204b为N型金氧半晶体管。
晶体管202b的栅极端配置为接收信号VG。晶体管202b的漏极端耦接至输入端IN。晶体管202b的源极端耦接至输出端OUT和晶体管204b的源极端。在一些实施例中，晶体管202b配置为图1的电阻R1。
晶体管204b的栅极端配置为接收信号VPODE。在一些实施例中，晶体管204b配置为图1的电容C1。晶体管204b不包含漏极端。在一些实施例中，晶体管204b包含漏极端(未示出)，但漏极端为电性浮动。在一些实施例中，晶体管204a或204b以多晶硅跨氧化物扩散边缘(polysilicon on oxide diffusion edge；PODE)实现。
在一些实施例中，至少晶体管202a、202b、204a或204b为鳍式场效应晶体管(FinField Effect Transistor；FinFET)。相移电路200B中其他类型或数量的晶体管在本揭露的预期范围内。
相移电路的布局设计
图3为依据一些实施例的布局设计300的示意图。布局设计300为图2A的相移电路200A或图2B的相移电路200B的布局示意图。
布局设计300可用以制造相移电路200A、200B、图4A、4B的相移电路400、对应图5A、5B的相移电路500A、500B、对应图6A、6B的相移电路600A、600B、图7的相移电路700、对应图8A、8B的相移电路800A、800B或图9的相移电路900中的一或多者。在一些实施例中，图3的布局设计300包含额外的层或布局(例如鳍布局图案、上方金属布局图案、介层窗(via)布局图案或类似者)，其为了简化而未示出。
布局设计300包含在第一方向X上延伸的主动区布局图案组302。主动区布局图案组302包含主动区布局图案302a。主动区布局图案组302可用以制造集成电路400、700、900的对应主动区组402(图4A、4B、7和9)。在一些实施例中，主动区布局图案组302定位在第一布局层级上。在一些实施例中，主动区布局图案组302称为氧化物扩散(oxide diffusion；OD)布局图案。在一些实施例中，第一布局层级为布局设计300的主动层级或氧化物扩散层级。主动区布局图案组302中其他主动区布局图案的配置或数量在本揭露的范围内。
布局设计300还包含以异于的第一方向X的第二方向Y延伸的栅极布局图案组304。栅极布局图案组304可用以制造集成电路400、700、900的对应栅极404组(图4A、4B、7和9)。栅极布局图案组304包含栅极布局图案304a、304b、304c或304d中的一或多者。栅极布局图案组304的栅极布局图案304a、304b、304c或304d可用以制造集成电路400、700、900的栅极组404(图4A、4B、7和9)中的对应栅极404a、404b、404c或404d。栅极布局图案组304中的每一栅极布局图案在第一方向X上与栅极布局图案组304的每一栅极布局图案分离第一间距(未标示)。
栅极布局图案组304与主动区布局图案组302重叠且定位在异于第一布局层级的第二布局层级。在一些实施例中，第二布局层级为多晶硅层级。
布局设计300还包含在第二方向Y上延伸的栅极布局图案组306。栅极布局图案组306可用以制造集成电路400、700、900(图4A、4B、7、9)的对应栅极组406。栅极布局图案组306包含栅极布局图案306a或306b中的一或多者。栅极布局图案组306的栅极布局图案306a、306b可用以制造集成电路400、700、900(图4A、4B、7、9)的栅极组406中的对应栅极406a、406b。
栅极布局图案组306的栅极布局图案306a在第一方向X上与栅极布局图案组306的栅极布局图案306b分离。在一些实施例中，栅极布局图案组306的栅极布局图案306a、306b在第一方向X上与栅极布局图案组304的对应栅极布局图案304a、304d分离第一间距(未标示)。
栅极布局图案组306与主动区布局图案组302重叠且定位在第二布局层级。
栅极布局图案组306沿着主动区布局图案302a的相对边缘而设置，或是覆盖主动区布局图案302a的相对边缘。栅极布局图案组306的栅极布局图案306a沿着主动区布局图案302a的边缘320a而设置，或是覆盖主动区布局图案302a的边缘320a。栅极布局图案组306的栅极布局图案306b沿着主动区布局图案302a的边缘320b而设置，或是覆盖主动区布局图案302a的边缘320b。在一些实施例中，边缘320a、320b对应至布局设计300的标准单元(standard cell)的边缘。主动区布局图案组302在栅极布局图案组304、306的下方。在一些实施例中，栅极布局图案组306为多晶硅跨氧化物扩散边缘布局图案。在一些实施例中，栅极布局图案306称为虚拟栅极布局图案，其可用以制造栅极406a、406b。然而，栅极406a、406b为功能性栅极(在图4A、4B中描述)而非虚拟栅极。
栅极布局图案组304的栅极布局图案304b在栅极布局图案组304的栅极布局图案304a、304c之间。栅极布局图案组304的栅极布局图案304c在栅极布局图案组304的栅极布局图案304b、304d之间。栅极布局图案组304的栅极布局图案304a在栅极布局图案组306的栅极布局图案306a与栅极布局图案组304的栅极布局图案304b之间。栅极布局图案组304的栅极布局图案304d在栅极布局图案组306的栅极布局图案306b与栅极布局图案组304的栅极布局图案304d。栅极布局图案组304或306中其他栅极布局图案的配置或数量在本揭露的范围内。
布局设计300还包含在扩散布局图案上方的金属组308，其在第二方向Y上延伸。在扩散布局图案上方的金属组308可用以制造集成电路400、700、900的对应接触物组408(图4A、4B、7、9)。
在扩散布局图案上方的金属组308包含在扩散布局图案上方的金属308a、308b、308c、308d或308e中的一或多者。在扩散布局图案上方的金属组308中在扩散布局图案上方的金属308a、308b、308c、308d、308e可用以制造集成电路400、700、900的接触物组408(图4A、4B、7、9)的对应接触物408a、408b、408c、408d、408e。
在一些实施例中，在扩散布局图案上方的金属组308中至少在扩散布局图案上方的金属308a、308c或308e为源极区布局图案，其可用于制造晶体管202a、202b、602a、602b、802a、802b(图2A、2B、6A、6B、8A、8B)或204a、204b、604a、604b、804a、804b(图2A、2B、6A、6B、8A、8B)的源极端。
在一些实施例中，在扩散布局图案上方的金属组308中至少在扩散布局图案上方的金属308b或308d为漏极区布局图案，其可用于制造晶体管202a、202b、602a、602b、802a、802b(图2A、2B、6A、6B、8A、8B)或204a、204b、604a、604b、804a、804b(图2A、2B、6A、6B、8A、8B)的漏极端。
在扩散布局图案上方的金属组308与主动区布局图案组302重叠且定位在异于第一布局层级和第二布局层级的第三布局层级。在一些实施例中，第二布局层级为金属上覆扩散(metal over diffusion；MD)层级。
在扩散布局图案上方的金属组308位于栅极布局图案组306之间。在扩散布局图案上方的金属组308的每一布局图案在第一方向X上与在扩散布局图案上方的金属组308的相邻布局图案分离。
在扩散布局图案上方的金属组308中在扩散布局图案上方的金属308a位于栅极布局图案组306的栅极布局图案306a与栅极布局图案组304的栅极布局图案304a之间。在扩散布局图案上方的金属组308中在扩散布局图案上方的金属308b位于栅极布局图案组304的栅极布局图案304b与栅极布局图案组304的栅极布局图案304a之间。在扩散布局图案上方的金属组308中在扩散布局图案上方的金属308c位于栅极布局图案组304的栅极布局图案304b与栅极布局图案组304的栅极布局图案304c之间。在扩散布局图案上方的金属组308中在扩散布局图案上方的金属308d位于栅极布局图案组304的栅极布局图案304c与栅极布局图案组304的栅极布局图案304d之间。在扩散布局图案上方的金属组308中在扩散布局图案上方的金属308e位于栅极布局图案组306的栅极布局图案306b与栅极布局图案组304的栅极布局图案304d。在扩散布局图案上方的金属组308中其他在扩散布局图案上方的配置或数量在本揭露的范围内。
相移电路的上视图
图4A和4B为依据一些实施例的相移电路400的示意图。
图4A为依据一些实施例的相移电路400的上视示意图。图4B为依据一些实施例的相移电路400中如A-A’横断面的剖面图。
相移电路400为图2A或2B的相移电路200A或200B的一实施例，其以上视图表示。
在图1、2A、2B、4A、4B、5A、5B、6A、6B、7、8A、8B和9(如下所示)的一或多者中，相同或相似的元件赋予相同的参考符号，且相似的详细说明因而省略。
相移电路400、700(图7)、900(图9)由布局设计300所制造。相移电路400、700、900的包含对准、长度、宽度的结构关系和配置相似于图3的布局设计300的结构关系和配置，且将不在图4A、4B、7、9的每一者中描述以精简说明。
相移电路400包含配置为接收输入信号Vin的输入端IN和配置为输出输出信号Vout的输出端OUT。相移电路400的输出信号Vout具有相对于输入信号Vin的相位差Δθ1，其由式1表示。
相移电路400还包含一或多个在井区401内的布植区402a、402b、402c、402d或402e。井区401包含第一掺杂类型。第一掺杂类型为p型掺杂杂质。在一些实施例中，第一掺杂类型为n型掺杂杂质。井区401在基材中(未示出)。井区401在第二方向Y上延伸。井区401的其他配置或量在本揭露的预期范围内。
每一布植区402a、402b、402c、402d、402e在第二方向Y上延伸且在第一方向X上彼此分离。每一布植区402a、402b、402c、402d、402e具有异于第一掺杂类型的第二掺杂类型。第二掺杂类型为n型掺杂杂质。在一些实施例中，第二掺杂类型为p型掺杂杂质。在一些实施例中，布植区402a、402c、402e为晶体管202a、204a或202b、204b的源极区。在一些实施例中，布植区402b、402d为晶体管202a、204a或晶体管202b、204b的漏极区。布植区402a、402b、402c、402d、402e的其他配置或量在本揭露的预期范围内。
在一些实施例中，布植区402a、402b、402c、402d、402e和井区401的上方部分称为相移电路400的主动区组402(以下称为“主动区402”)。主动区402在第一方向X上延伸且定位在相移电路400的第一层级。在一些实施例中，第一层级为主动层级或氧化扩散层级。主动区402的其他配置或量在本揭露的预期范围内。
相移电路400还包含在第二方向Y上延伸的栅极组404，其与主动区402重叠且定位在异于第一层级的第二层级。在一些实施例中，第二层级为多晶硅层级。栅极组404包含栅极404a、404b、404c或404d中的一或多者。在一些实施例中，栅极组404的每一栅极在第一方向X上与栅极组404的另一栅极分离第一间距(未标示)。在一些实施例中，栅极组404的一或多个栅极为金属栅极结构。
在一些实施例中，栅极组404对应至图2A的晶体管202a的栅极或图2B的晶体管202b的栅极。在一些实施例中，栅极组404配置为接收电压VG。在一些实施例中，晶体管202a或202b配置为响应电压VG而调整相移电路400的电阻R1(图1所示)的电阻值。在一些实施例中，栅极组404的栅极404a、404b、404c、404d相互耦接并配置为接收电压VG，且为晶体管202a或202b的一部分。栅极组404的其他配置或量在本揭露的预期范围内。
相移电路400还包含在第二方向Y上延伸的栅极组406，其与主动区组402重叠且定位在第二层级。
栅极组406包含栅极406a或406b中的一或多者。在一些实施例中，栅极组406的每一栅极在第一方向X上与栅极组406的另一栅极分离。在一些实施例中，栅极组406中的一或多个栅极为多晶硅栅极结构。栅极组406沿着由主动区402定义的单元的相对边缘420a、420b而设置，且因此称为多晶硅跨氧化物扩散边缘(polysilicon on oxide diffusionedge；PODE)。
在一些实施例中，栅极组404的栅极404a、404b、404c、404d称为相移电路400的功能性或操作性栅极结构。在一些实施例中，相移电路400定义由标准单元布局(例如布局设计300)生产的单元区，且单元区相邻额外的单元(相似于相移电路400的单元区)。
在一些实施例中，栅极组406的栅极406a、406b配置为在制造或处理时覆盖以及保护主动区402的端部或相移电路400的单元区，从而在处理时提供额外的可靠性。在一些实施方式中，相似于栅极406a、406b的栅极称为“虚拟栅极(dummy gates)”，因其易受到制程变化的影响而关闭导致不具功能性或操作性。在此些实施方式中，此些虚拟栅极非电性耦接为晶体管的栅极且不具电子功能。然而，在一些实施例中，栅极组406的栅极406a、406b配置为具功能性或操作性，如图2A的晶体管204a的一部分或图2B的晶体管204b的栅极。举例而言，在一些实施例中，栅极组406对应至图2A的晶体管204a的栅极或图2B的晶体管204b的栅极。在一些实施例中，栅极组406配置为接收电压VPODE。在一些实施例中，晶体管204a或204b配置为响应电压VPODE而调整相移电路400的电容C1(图1所示)的电容值。在一些实施例中，栅极组406的栅极406a、406b互相耦接并配置为接收电压VPODE，且为晶体管204a或204b的一部分。
在一些实施例中，通过调整栅极406a、406b接收的电压VPODE来调整相移电路400的电容C1的电容值，从而造成输出信号OUT的相位PHIOUT相较于输入信号Vin的相位PHIIN的调节或改变。在一些实施例中，输出信号的相位PHIOUT相对于输入信号Vin的相位PHIIN改变第一相位差ΔPHI1。在一些实施例中，第一相位差ΔPHI1约为0度至360度。
相似地，在一些实施例中，通过调整栅极408a、408b、408c、408d接收的电压VG来调整相移电路400的电阻R1的电阻值，从而造成输出信号OUT的相位PHIOUT相较于输入信号Vin的相位PHIIN的调节或改变。在一些实施例中，输出信号的相位PHIOUT相对于输入信号IN的相位PHIIN改变第二相位差ΔPHI2。在一些实施例中，第二相位差ΔPHI2约为0度至360度。
在一些实施例中，第一相位差ΔPHI1称为输入信号Vin的相位PHIIN的粗调。在一些实施例中，第二相位差ΔPHI2称为输入信号Vin的相位PHIIN的微调。在一些实施例中，第二相位差ΔPHI2与第一相位差ΔPHI1的比值约为1/5至1/2。在一些实施例中，相移电路400a的微调与粗调的比值约为1/5至1/2。
在一些实施例中，第一相位差ΔPHI1大于第二相位差ΔPHI2。在一些实施例中，粗调(例如第一相位差ΔPHI1)和微调(例如第二相位差ΔPHI2)的总和相等于相移或由式1表示的相位差Δθ1。
栅极组406的其他配置或量在本揭露的预期范围内。
相移电路400还包含在第二方向Y上延伸的接触物组408，其位于主动区402的上方且设置于栅极组406中至少栅极406a、406b之间。接触物组408定位在异于异于第一层级和第二层级的第三层级。在一些实施例中，相移电路400的第三层级为金属上覆扩散层级。
接触物组408包含接触物408a、408b、408c、408d或408e中的一或多者。接触物408a设置于栅极组406的栅极406a与栅极组404的栅极404a之间。接触物408b设置于栅极组404的栅极404b与栅极组404的栅极404a之间。接触物408c设置于栅极组404的栅极404b与栅极组404的栅极404c之间。接触物408d设置于栅极组404的栅极404c与栅极组404的栅极404d之间。接触物408e设置于栅极组406的栅极406b与栅极组404的栅极404d之间。
在一些实施例中，接触物组408的至少接触物408a、408c或408e为源极接触物，其对应至晶体管202a、202b、602a、602b、802a、802b(图2A、2B、6A、6B、8A、8B)或204a、204b、604a、604b、804a、804b(图2A、2B、6A、6B、8A、8B)的源极端。
在一些实施例中，接触物组408的至少接触物408b或408d为漏极接触物，其对应晶体管202a、202b、602a、602b、802a、802b(图2A、2B、6A、6B、8A、8B)或204a、204b、604a、604b、804a、804b(图2A、2B、6A、6B、8A、8B)的漏极端。
在一些实施例中，接触物408b、408d与输入端IN互相耦接且配置为接收输入信号Vin。在一些实施例中，接触物408a、408c、408e与输出端OUT互相耦接且配置为输出输出信号Vout。
在一些实施例中，主动区402包含耦接至接触物408a(例如布植区402a)的第一源极区、耦接至接触物408c(例如布植区402c)的第二源极区、耦接至接触物408e(例如布植区402e)的第三源极区、耦接至接触物408b(例如布植区402b)的第一漏极区和耦接至接触物408d(例如布植区402d)的第二漏极区。接触物组408的其他配置或量在本揭露的预期范围内。
相移电路400还包含绝缘区组430、432。绝缘区组430、432在第二方向Y上延伸且在主动区402的上方。
绝缘区组430设置于栅极组404与主动区402之间。绝缘区组430包含绝缘区430a、430b、430c或430d中的一或多者。绝缘区组430的绝缘区430a、430b、430c或430d在对应栅极组404的栅极404a、404b、404c或404d的下方。在一些实施例中，绝缘区430a、430b、430c或430d of绝缘区组430配置为从主动区402电性隔离栅极组404的对应栅极404a、404b、404c或404d。在一些实施例中，绝缘区组430的每一绝缘区在第一方向X上与绝缘区组430的另一绝缘区分离第一间距(未标示)。
绝缘区组432设置于栅极组406与主动区402之间。绝缘区组432包含绝缘区432a或432b中的一或多者。绝缘区组432的绝缘区432a或432b在栅极组406的对应栅极406a或406b的下方。在一些实施例中，绝缘区432的绝缘区432a或432b配置为从主动区402电性隔离栅极组406的对应栅极406a或406b。在一些实施例中，绝缘区组430或432的一或多个绝缘区至少包含介电材料、栅极氧化物、高介电常数(high-K dielectric)或类似者。绝缘区组430或432的其他配置或量在本揭露的预期范围内。
在一些实施例中，相移电路400包含栅极组406，其沿着主动区402的相对端部而定位，从而在制造或处理时覆盖以及保护主动区402的端部或相移电路400的单元区，从而在处理时提供额外的可靠性。在一些实施例中，通过配置栅极组406为具功能性或操作性，如图2A的晶体管204a的一部分或图2B的晶体管204b的栅极，晶体管204配置为具电容值C1的可变电容，且相较于其他具有单一调节机制的实施方式，其提供相移电路400的额外调节功能和由电阻R1(例如晶体管202a或202b)提供的调节功能。
在一些实施例中，通过多重控制来调节相移电路400的相位，相移电路400相较于其他实施方式具有较佳的精密度以及较广的可调整范围。
在一些实施例中，通过利用栅极组406为相移电路400中晶体管的功能性或操作性部分，相移电路400更容易实现，且相较于其他虚拟栅极不具操作性且占用额外空间的实施方式，其占用较少的区域。在一些实施例中，相移电路400非为主动相移器，且因此相较于其他实施方式具有较少的功耗。
在一些实施例中，上述相移电路400的每一优点亦可应用在相移电路100(图1)、200A、200B(图2A、2B)、500A、500B(图5A、5B)、600A、600B(图6A、6B)、700(图7)，800A、800B(图8A、8B)或900(图9)中的至少一者，但在此不描述以精简说明。
图5A为依据一些实施例的相移电路500A的电路图。
相移电路500A为图1的相移电路100的变化，且相似的详细说明因而省略。举例而言，相移电路500A绘示可变电容(例如C2)与可变电阻(例如R2)并联耦接的例子。
相较于图1的相移电路100，相移电路500A的电容C2和电阻R2取代电容C1，且相似的详细说明因而省略。
电阻R1的第二端、电容C2的第一端、电阻R2的第一端和输出端OUT中的每一者互相耦接。电容C2的第二端和电阻R2的第二端耦接至参考电压供应端VSS。相移电路500A中其他阶数、电阻或电容在本揭露的预期范围内。
图5B为依据一些实施例的相移电路500B的电路图。
相移电路500B为图1的相移电路100或图5A的相移电路500A的变化，且相似的详细说明因而省略。举例而言，相移电路500B绘示可变电容(例如C3)与其他可变电容(例如C4)并联耦接的例子。
相较于图5A的相移电路500A，相移电路500B的电容C3取代C2，相移电路500B的电容C4取代电阻R2，且相似的详细说明因而省略。
电阻R1的第二端、电容C3的第一端、电容C4的第一端和输出端OUT中的每一者互相耦接。电容C3的第二端和电容C4的第二端耦接至参考电压供应端VSS。相移电路500B中其他阶数、电阻或电容在本揭露的预期范围内。
图6A为依据一些实施例的相移电路600A的电路图。
相移电路600A为图5A的相移电路500A或图1的相移电路100的一实施例。
相移电路600A包含耦接至晶体管602a、604a的电阻R1。晶体管602a为图5A的电阻R2的一实施例，晶体管604a为图5A的电容C2的一实施例，且相似的详细说明省略。
相移电路600A亦为图2A的相移电路200A的变化，且相似的详细说明省略。举例而言，晶体管602a为图2A的晶体管202a的变化，晶体管604a为图2A的晶体管204a的变化，且相似的详细说明省略。
晶体管602a、604a为N型金氧半晶体管。在一些实施例中，至少晶体管602a或604a为P型金氧半晶体管。
相移电路600A耦接至电阻R1的第一端且配置为接收输入信号Vin。相移电路600A的输出端OUT配置为输出输出信号Vout。电阻R1的第二端、相移电路600A的输出端、晶体管602A的源极端和晶体管604A的源极端中的每一者耦接在一起。
晶体管602a的栅极端配置为接收信号VG。晶体管602a的漏极端耦接至参考电压供应端VSS。在一些实施例中，晶体管602a配置为图5A的可变电阻R2。
晶体管604a的栅极端配置为接收信号VPODE。在一些实施例中，晶体管604a配置为图5A的可变电容C2。晶体管604a不包含漏极端。在一些实施例中，晶体管604a包含漏极端(未示出)，但此漏极端为电性浮动。
相移电路600A中其他类型或数量的晶体管在本揭露的预期范围内。
图6B为依据一些实施例的相移电路600B的电路图。
相移电路600B为图6A的相移电路600A的变化，且相似的详细说明因而省略。相较于相移电路600A，相移电路600B包含P型金氧半晶体管(例如晶体管602b、604b)。举例而言，相较于相移电路600A，相移电路600B的晶体管602b取代晶体管602a，相移电路600B的晶体管604b取代晶体管604a，且相似的详细说明因而省略。
相移电路600B为图5A的相移电路500A或图1的相移电路100的实施例。
晶体管602b、604b为P型金氧半晶体管。在一些实施例中，至少晶体管602b或604b为N型金氧半晶体管。
在一些实施例中，至少晶体管602a、602b、604a或604b为鳍式场效应晶体管。相移电路600B中其他类型或数量的晶体管在本揭露的预期范围内。
相移电路600B中其他类型或数量的晶体管在本揭露的预期范围内。
相移电路的上视图
图7为依据一些实施例的相移电路700的上视示意图。
在一些实施例中，图7的相移电路700或图9的相移电路900的剖视图相似于图4B中相移电路400的剖视图，且相似的详细说明和叙述不提供以精简说明。
相移电路700为图6A或6B的相移电路600A或600B的实施例，其以上视图表示。
相移电路700为图4A、4B的相移电路400的变化，且相似的详细说明因而省略。相较于图4A、4B的相移电路400，相移电路700的接触物组708取代接触物组408，且相似的详细说明因而省略。
接触物组708包含接触物708a、708b、708c、708d或708e中的一或多者。在一些实施例中，接触物组708的接触物708a、708b、708c、708d或708e的设置相似于图4A、4B的接触物组408的对应接触物，且相似的详细说明因而省略以精简说明。
在一些实施例中，接触物组708的至少接触物708a、708c或708e为源极接触物，其对应至晶体管602a、602b、802a、802b(图2A、2B、6A、6B、8A、8B)或604a、604b、804a、804b(图2A、2B、6A、6B、8A、8B)的源极端。
在一些实施例中，接触物组708的至少接触物708b或708d为漏极接触物，其对应至晶体管602a、602b、802a、802b(图2A、2B、6A、6B、8A、8B)或604a、604b、804a、804b(图2A、2B、6A、6B、8A、8B)的漏极端。
相较于图4A、4B的相移电路400，接触物708b、708d不耦接至输入端IN。在一些实施例中，接触物708b、708d耦接至参考电压供应端VSS(例如接地端GND)。
相较于图4A、4B的相移电路400，接触物708a、708c、708e和输出端OUT互相耦接且另耦接至电阻R1(未示出)。在一些实施例中，电阻R1的上视示意图相似于图4A的晶体管202a或202b的上视图，且相似的详细说明因而省略。
在一些实施例中，主动区402包含耦接至接触物708a的第一源极区(例如布植区402a)、耦接至接触物708c的第二源极区(例如布植区402c)、耦接至接触物708e的第三源极区(例如布植区402e)、耦接至接触物708b的第一源极区(例如布植区402b)和耦接至接触物708d的第二源极区(例如布植区402d)。接触物组708的其他配置和量在本揭露的预期范围内。
在一些实施例中，图7的相移电路700的栅极组404对应至图6A的晶体管602a的栅极或图6B的晶体管602b的栅极。在一些实施例中，晶体管602a或602b配置为响应电压VG而调整相移电路700的电阻R2(图5A)的电阻值。在一些实施例中，图7的栅极组404的栅极404a、404b、404c、404d互相耦接，其配置为收电压VG且为晶体管602a或602b的一部分。图7的栅极组404的其他配置和量在本揭露的预期范围内。
在一些实施例中，图7的相移电路700的栅极组406的栅极406a和406b配置为具功能性或操作性，如图6A的晶体管604a的一部分或图6B的晶体管604b的栅极。举例而言，在一些实施例中，图7的栅极组406对应至图6A的晶体管604a的栅极或图6B的晶体管604b的栅极。在一些实施例中，图7的栅极组406配置为接收电压VPODE。在一些实施例中，晶体管604a或604b配置为响应电压VPODE而调整相移电路700的电容C2(图5A)的电容值。在一些实施例中，图7的栅极组406的栅极406a、406b互相耦接，其配置为接收电压VPODE，且为晶体管604a或604b的一部分。
在一些实施例中，通过调整图7的相移电路700的栅极406a、406b接收的电压VPODE来调整相移电路700的电容C2的电容值，从而造成相移电路700的输出信号OUT的相位PHIOUT相较于输入信号Vin的相位PHIIN的调节或改变。在一些实施例中，相移电路700的输出信号的相位PHIOUT相对于输入信号IN的相位PHIIN改变第三相位差ΔPHI3。在一些实施例中，第三相位差ΔPHI3约为0度至360度。
相似地，在一些实施例中，通过调整图7的相移电路700的栅极404a、404b、404c、404d接收的电压VG来调整相移电路700的电阻R2的电阻值，从而造成相移电路700的输出信号OUT的相位PHIOUT相较于输入信号Vin的相位PHIIN的调节或改变。在一些实施例中，相移电路700的输出信号的相位PHIOUT相对于输入信号IN的相位PHIIN改变第四相位差ΔPHI4。在一些实施例中，第四相位差ΔPHI4约为0度至360度。
在一些实施例中，第三相位差ΔPHI3称为相移电路700的输入信号Vin的相位PHIIN的粗调。在一些实施例中，第四相位差ΔPHI4称为相移电路700的输入信号Vin的相位PHIIN的微调。在一些实施例中，第四相位差ΔPHI4与第三相位差ΔPHI3的比值约为1/5至1/2。在一些实施例中，相移电路700的微调与粗调的比值约为1/5至1/2。
在一些实施例中，第三相位差ΔPHI3大于第四相位差ΔPHI4。在一些实施例中，第三相位差ΔPHI3小于第四相位差ΔPHI4。在一些实施例中，粗调(例如第三相位差ΔPHI3)和微调(例如第四相位差ΔPHI4)的总和相等于相移或由式1表示的相位差Δθ1。
图7的栅极组406的其他配置或量在本揭露的预期范围内。
图8A为依据一些实施例的相移电路800A的电路图。
相移电路800A为图5B的相移电路500B或图1的相移电路100的一实施例。
相移电路800A包含耦接至晶体管802a、804a的电阻R1。晶体管802a为图5B的电容C4的一实施例，晶体管804a为图5B的电容C3的一实施例，且相似的详细说明省略。
相移电路800A为图6A的相移电路600A的变化，且相似的详细说明省略。相较于相移电路600A，晶体管802a取代晶体管602a，晶体管804a取代晶体管604a，且相似的详细说明省略。
相较于相移电路600A，相移电路800A的晶体管802a的源极为电性浮动且不耦接至参考电压供应端VSS。通过配置晶体管802a的漏极电性浮动，晶体管802a配置为图5B的电容C4，其具有响应电压VG的可变电阻值。在一些实施例中，晶体管804a配置为图5B的电容C3，其具有响应电压VPODE的可变电阻值。在一些实施例中，电容C4的电容值大于电容C3的电容值。在一些实施例中，电容C4的电容值小于电容C3的电容值。
相移电路800A为图2A的相移电路200A的变化，且相似的详细说明省略。举例而言，晶体管802a为图2A的晶体管202a的变化，晶体管804a为图2A的晶体管204a的变化，且相似的详细说明省略。
晶体管802a、804a为N型金氧半晶体管。在一些实施例中，至少晶体管802a或804a为P型金氧半晶体管。
相移电路800A中其他类型或数量的晶体管在本揭露的预期范围内。
图8B为依据一些实施例的相移电路800B的电路图。
相移电路800B为图5B的相移电路500B或图1的相移电路100的一实施例。
相移电路800B为图8A的相移电路800A的变化，且相似的详细说明因而省略。相较于相移电路800A，相移电路800B包含P型金氧半晶体管(例如晶体管802b、804b)。举例而言，相较于相移电路800A，相移电路800B的晶体管802b取代晶体管802a，相移电路800B的晶体管804b取代晶体管804a，且相似的详细说明因而省略。
晶体管802b、804b为P型金氧半晶体管。在一些实施例中，至少晶体管802b或804b为N型金氧半晶体管。
在一些实施例中，至少晶体管802a、802b、804a或804b为鳍式场效应晶体管。
相移电路800B中其他类型或数量的晶体管在本揭露的预期范围内。
相移电路的上视图
图9为依据一些实施例的相移电路900的上视示意图。
相移电路900图8A或8B的相移电路800A或800B的一实施例，其以上视图表示。相移电路900为图4A、4B的相移电路400和图7的相移电路700的变化，且相似的详细说明因而省略。相较于图7的相移电路700，相移电路900的接触物组908取代接触物组708，且相似的详细说明因而省略。
接触物组908包含接触物708a、908b、708c、908d或708e中的一或多者。在一些实施例中，接触物组908的接触物708a、908b、708c、908d或708e的设置相似于图4A、4B的接触物组408的对应接触物，且相似的详细说明因而省略以精简说明。
在一些实施例中，接触物组908的至少接触物908b或908d为源极接触物，其对应至晶体管802a、802b(图8A、8B)或804a、804b(图8A、8B)的漏极端。
相较于图7的相移电路700，相移电路900的接触物908b、908d为电性浮动且不耦接至参考电压供应端VSS(例如接地端)。
在一些实施例中，主动区402包含耦接至接触物708a的第一源极区(例如布植区402a)、耦接至接触物708c的第二源极区(例如布植区402c)、耦接至接触物708e的第三源极区(例如布植区402e)、耦接至接触物908b的第一漏极区(例如布植区402b)和耦接至接触物908d的第二漏极区(例如布植区402d)。接触物组908的其他配置或量在本揭露的预期范围内。
在一些实施例中，图9的相移电路900的栅极组404对应至图8A的晶体管802a的栅极或图8B的晶体管802b的栅极。在一些实施例中，晶体管802a或802b配置为响应电压VG而调整相移电路900的电容C4(图5B)的电容值。在一些实施例中，图9的栅极组404的栅极404a、404b、404c、404d互相耦接，其配置为接收电压VG且为晶体管802a或802b的一部分。图9的栅极组404的其他配置或量在本揭露的预期范围内。
在一些实施例中，图9的相移电路900的栅极组406的栅极406a、406b配置为具功能性或操作性，如图8A的晶体管804a的一部分或图8B的晶体管804b的栅极。举例而言，在一些实施例中，图9的栅极组406对应至图8A的晶体管804a的栅极或图8B的晶体管804b的栅极。在一些实施例中，图9的栅极组406配置为接收电压VPODE。在一些实施例中，晶体管804a或804b配置为响应电压VPODE而调整相移电路900的电容C3(图5B)的电容值。在一些实施例中，图9的栅极组406的栅极406a、406b互相耦接，其配置为接收电压VPODE且为晶体管804a或804b的一部分。
在一些实施例中，通过调整图9的相移电路900的栅极406a、406b接收的电压VPODE来调整相移电路900的电容C3的电容值，从而造成相移电路900的输出信号OUT的相位PHIOUT相较于输入信号Vin的相位PHIIN的调节或改变。在一些实施例中，相移电路900的输出信号的相位PHIOUT相对于输入信号IN的相位PHIIN改变第五相位差ΔPHI5。在一些实施例中，第五相位差ΔPHI5约为0度至360度。
相似地，在一些实施例中，通过调整图9的相移电路900的栅极404a、404b、404c、404d接收的电压VG来调整相移电路900的电容C4的电容值，从而造成相移电路900的输出信号OUT的相位PHIOUT相较于输入信号Vin的相位PHIIN的调节或改变。在一些实施例中，相移电路900的输出信号的相位PHIOUT相对于输入信号IN的相位PHIIN改变第六相位差ΔPHI6。在一些实施例中，第六相位差ΔPHI6约为0度至360度。
在一些实施例中，第五相位差ΔPHI5称为相移电路900的输入信号Vin的相位PHIIN的微调。在一些实施例中，第六相位差ΔPHI6称为相移电路900的输入信号Vin的相位PHIIN的粗调。在一些实施例中，第六相位差ΔPHI6与第五相位差ΔPHI5的比值约为1/5至1/2。在一些实施例中，相移电路900的微调与粗调的比值约为1/5至1/2。
在一些实施例中，第五相位差ΔPHI5小于第六相位差ΔPHI6。在一些实施例中，第五相位差ΔPHI5大于第六相位差ΔPHI6。在一些实施例中，微调(例如第五相位差ΔPHI5)和粗调(例如第六相位差ΔPHI6)的总和相等于相移或由式1表示的相位差Δθ1。
图9的栅极组406的其他配置或量在本揭露的预期范围内。
在一些实施例中，相移电路400亦包含其他结构或层(例如鳍结构、上方金属层、介层窗或类似者)，其为了简化而未描述。
图10A至10D绘示依据一些实施例的可用于图2A、2B的相移电路的相位差的对应示意图1000A～1000D。
对应图10A至10D的示意图1000A～1000D包含水平轴和垂直轴。如图10A至10D所示，水平轴示出应用在相移电路200A、200B或400的输入信号Vin的频率范围，且垂直轴示出相移电路200A、200B或400的相位差(例如由式1表示的相位差Δθ1)的范围。
如图10A至10D所示，对应示意图1000A-1000D示出，在提供至晶体管204a或204b的栅极的电压VPODE的范围以及输入信号Vin的频率范围中，提供至晶体管202a或202b的栅极的电压VG的相位特性。
在图10A中，示意图1000A包含对应电压VG等于0.6伏特的曲线1002a、1002b、1002c、1002d。曲线1002a对应电压VPODE等于0.2伏特，曲线1002b对应电压VPODE等于0.4伏特，曲线1002c对应电压VPODE等于0.6伏特，且曲线1002d对应电压VPODE等于0.8伏特。如图10A所示，对输入信号Vin的给定频率而言，相位差Δθ1随着电压VPODE的增加而增加。
在图10B中，示意图1000B包含对应电压VG等于0.8伏特的曲线1010a、1010b、1010c、1010d。曲线1010a对应电压VPODE等于0.2伏特，曲线1010b对应电压VPODE等于0.4伏特，曲线1010c对应电压VPODE等于0.6伏特，且曲线1010d对应电压VPODE等于0.8伏特。如图10B所示，对输入信号Vin的给定频率而言，相位差Δθ1随着电压VPODE的增加而增加。
在图10C中，示意图1000C包含对应电压VG等于1.0伏特的曲线1020a、1020b、1020c、1020d。曲线1020a对应电压VPODE等于0.2伏特，曲线1020b对应电压VPODE等于0.4伏特，曲线1020c对应电压VPODE等于0.6伏特，且曲线1020d对应电压VPODE等于0.8伏特。如图10C所示，对输入信号Vin的给定频率而言，相位差Δθ1随着电压VPODE的增加而增加。
在图10D中，示意图1000D包含对应电压VG等于0.8伏特的曲线1030a、1030b、1030c。曲线1030a对应电压VPODE等于-1.0伏特，曲线1030b对应电压VPODE等于0.0伏特，且曲线1030c对应电压VPODE等于1.0伏特。如图10D所示，对输入信号Vin的给定频率而言，相位差Δθ1随着电压VPODE的增加而增加。
方法
图11为依据一些实施例的形成或制造相移电路的方法1100的流程图。可理解的是，在图11中描述的方法1100前、中和/或后可进行额外的操作，且其他的一些操作在此可仅简要描述。在一些实施例中，方法1100可用于形成相移电路，例如相移电路100(图1)、200A、200B(图2A、2B)、400(图4A、4B)、500A、500B(图5A、5B)、600A、600B(图6A、6B)、700(图7)、800A、800B(图8A、8B)或900(图9)。在一些实施例中，方法1100可用于形成相移电路，其具有与布局设计300(图3)相似的结构关系或图案。
在方法1100的操作1102中，产生相移电路(例如相移电路100、200A、200B、400、500A、500B、600A、600B、700、800A、800B或900)的布局设计300。操作1102由处理装置(例如图13的处理器1302)进行，其配置为执行指令以产生布局设计300。在一些实施例中，布局设计300为图形数据库系统II(graphic database system II；GDSII)文件格式。
在方法1100的操作1104中，基于布局设计300制造相移电路(例如相移电路100、200A、200B、400、500A、500B、600A、600B、700、800A、800B或900)。在一些实施例中，方法1100的操作1104包含基于布局设计300制造至少一光罩以及基于此至少一光罩制造相移电路(例如相移电路100、200A、200B、400、500A、500B、600A、600B、700、800A、800B或900)。
图12为依据一些实施例的产生相移电路的布局设计的方法1200的流程图。可理解的是，在图11中描述的方法1200前、中和/或后可进行额外的操作，且其他的一些操作在此可仅简要描述。在一些实施例中，方法1200可用于产生一或多个相移电路(例如相移电路100、200A、200B、400、500A、500B、600A、600B、700、800A、800B或900)的布局设计300(图3)的布局图案。
在方法1200的操作1202中，在布局设计300上产生或置放主动区布局图案302。在一些实施例中，主动区布局图案302对应至在第一层级上制造主动区402。在一些实施例中，第一层级为氧化物扩散层级或主动层级。
在方法1200的操作1204中，在布局设计300上产生或置放第一栅极布局图案组304。在一些实施例中，第一栅极布局图案组304对应至第一栅极组404。在一些实施例中，第一栅极布局图案组304置放在第二层级上(例如多晶硅)。
在一些实施例中，操作1204包含产生或置放第一栅极布局图案304a、第二栅极布局图案304b、第三栅极布局图案304c和第四栅极布局图案304d。
在方法1200的操作1206中，在布局设计300上产生或置放第二栅极布局图案组306。在一些实施例中，第二栅极布局图案组306对应至制造第二栅极组406。在一些实施例中，第二栅极布局图案组306置放在第二层级上(例如多晶硅)。在一些实施例中，操作1206包含产生或置放第一栅极布局图案306a和第二栅极布局图案306b。
在方法1200的操作1208中，在布局设计300上产生或置放在扩散布局图案上方的金属组308。在一些实施例中，在扩散布局图案上方的金属组308对应至制造接触物组408、708或908。在一些实施例中，在扩散布局图案上方的金属组308置放在第三层级上(例如金属上覆扩散)。
在一些实施例中，操作1208包含产生或置放第一源极区布局图案308a、第一漏极区布局图案308b、第二源极区布局图案308c和第二漏极区布局图案308d以及产生第三源极区布局图案308e。
在一些实施例中，方法1200的操作中的一或多者的布局设计中的一或多者以相似于在布局设计300示出的设置方式的方式来置放，且相似的详细说明因而省略。在一些实施例中，不进行操作1202、1204、1206或1208中的一或多者。
方法1100、1200的操作中的一或多者通过处理装置来进行，以执行指令而制造相移电路，例如相移电路100、200A、200B，400、500A、500B、600A、600B、700、800A、800B或900。在一些实施例中，方法1100、1200的一或多个操作是使用与方法1100、1200的不同的一或多个操作所使用的相同处理装置进行。在一些实施例中，方法1100、1200的一或多个操作是使用与方法1100、1200的不同的一或多个操作所使用的不同处理装置进行。
图13为依据一些实施例的用于设计及制造集成电路布局设计的系统1300的示意图。在一些实施例中，系统1300产生或置放在此描述的一或多个集成电路布局设计。在一些实施例中，系统1300基于在此描述的一或多个集成电路布局设计来制造一或多个集成电路。系统1300包含硬件处理器1302和以计算机程序码1306(即可执行指令集)进行编码(即储存)的非暂态计算机可读取储存媒体1304。计算机可读取储存媒体1304配置为与制造机器互动，以生产集成电路。处理器1302通过总线1308电性连接至计算机可读取储存媒体1304。处理器1302亦通过总线1308电性连接至输入/输出(I/O)接口1310。网络接口1312亦通过总线1308电性连接至处理器1302。网络接口1312连接至网络1314，使得处理器1302和计算机可读取储存媒体1304可经由网络1314连接至外部元件。处理器1302配置为执行在计算机可读取储存媒体1304中编码的计算机程序码1306，以为了使系统1300可用于进行在方法1100或1200中描述的部分或全部操作。
在一些实施例中，处理器1302为中央处理单元(central processing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integratedcircuit；ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读取储存媒体1304为电子、磁性、光学、电磁、红外线和/或半导体的系统、设备或装置。举例而言，计算机可读取储存媒体1304包含半导体或固态的记忆体、磁带、可移除计算机盘片、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读取储存媒体1304包含压缩光盘-只读记忆体(CD-ROM)、压缩光盘-读取/写入(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，计算机可读取储存媒体1304储存计算机程序码1306，此计算机程序码1306用以引发系统1200进行方法1100或方法1200。在一些实施例中，计算机可读取储存媒体1304亦储存进行方法1100或方法1200所需的信息以及在进行方法1100或方法1200的期间产生的信息，例如布局设计1316、使用者界面1318、制造单元1320，和/或一组可执行指令以进行方法1100或方法1200的操作。在一些实施例中，布局设计1316包含布局设计300的布局图案中的一或多者。
在一些实施例中，计算机可读取储存媒体1304储存指令(例如计算机程序玛1306)以便与制造机器建立接口。此些指令(例如计算机程序玛1306)赋能处理器1302产生由制造机器可读取的制造指令以在制造制程期间有效实施方法1100或方法1200。
系统1300包含耦接至外部电路的输入/输出(I/O)接口1310。在一些实施例中，输入/输出接口1310包括键盘、键板、鼠标、轨迹球、触控板和/或游标方向键，以便传递信息及命令至处理器1302。
系统1300亦包含耦接至处理器1302的网络接口1312。网络接口1312允许系统1300与连接其他一或多个计算机系统的网络1314通讯。网络接口1312包含无线网络接口，例如蓝牙、WiFi、WiMAX、GPRS或WCDMA，或是有线网络接口，例如乙太网(Ethernet)、USB或IEEE-1394。在一些实施例中，方法1100或1200以二或多个系统1300实现，且例如布局设计、使用者界面和制造单元等信息通过网络1314在不同的系统1300之间交换。
系统1300配置为经由输入/输出接口1310或网络接口1312接收有关布局设计的信息。此信息通过总线1308传送至处理器1302，以决定用于生产集成电路(例如相移电路100、200A、200B、400、500A、500B、600A、600B、700、800A、800B或900)的布局设计。布局设计接着作为布局设计1316，其储存在计算机可读取储存媒体1304中。系统1300配置为经由输入/输出接口1310或网络接口1312接收有关使用者界面的信息。此信息作为使用者界面1318，其储存在计算机可读取储存媒体1304中。系统1300配置为经由输入/输出接口1310或网络接口1312接收有关制造单元的信息。此信息作为制造单元1320，其储存在计算机可读取储存媒体1304中。在一些实施例中，制造单元1320包含由系统1300利用的制造信息。
在一些实施例中，方法1100或1200的一部分或全部时作为用于由处理器执行的独立应用软件。在一些实施例中，方法1100或1200的一部分或全部实作为附加应用软件的一部分的应用软件。在一些实施例中，方法1100或1200实作为应用软件的外挂(plug-in)。在一些实施例中，方法1100或1200实作为电子设计自动化(EDA)工具的一部分的应用软件。在一些实施例中，方法1100或1200实作为由电子设计自动化工具使用的应用软件。在一些实施例中，电子设计自动化工具用于产生集成电路装置的布局设计。在一些实施例中，布局设计储存在非暂态计算机可读取储存媒体中。在一些实施例中，布局设计使用例如可自凯登斯设计系统公司(CADENCE DESIGN SYSTEMS,Inc.)取得的
图14为依据本揭露至少一实施例的集成电路制造系统1400以及与集成电路制造系统1400相关的集成电路制造流程的方块图。
在图14中，集成电路制造系统1400包含多个实体，例如设计室(design house)1420、光罩室(mask house)1430和集成电路制造厂(IC manufacturer/gabricator fab)1440，其在有关制造集成电路装置1460的设计、发展、制造循环和/或服务上与另一实体互动。此些实体通过通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为多样的不同网络，例如私有内部网络(private intranet)和/或网际网络，且可包含有线和/或无线通讯通道。每一实体可与其他实体互动，且可提供服务予其他实体和/或从其他实体接收服务。在一些实施例中，设计室1420、光罩室1430和集成电路制造厂1440中的二或多者可由单一大型公司拥有。在一些实施例中，设计室1420、光罩室1430和集成电路制造厂1440中的二或多者在一共同设施(common facility)中共同存在并使用共同的资源。
设计室(或设计团队)1420产生集成电路设计布局1422。集成电路设计布局1422包含多样为了集成电路装置1460而设计的几何图案(geometrical pattern)。几何图案对应于金属层、氧化层或是半导体层的图案，其组成集成电路装置1460中的各种将被制造的元件。此些各样的层结合以形成各种集成电路特征。举例而言，集成电路设计布局1422的一部分包含各种集成电路特征，例如形成在半导体基材(例如硅晶圆)中以及设置于半导体基材上各种材料层中的主动区、栅极、源极和漏极、中间层内连接(interlayerinterconnection)的金属线或介层窗、和接合垫(bonding pad)的开口(opening)。设计室1420实施适当的设计步骤以形成集成电路设计布局1422。设计步骤包含逻辑设计、实体设计或置放与布线中的一或多者。集成电路设计布局1422以具有几何图案信息的一或多个数据文件文件来表示。举例而言，标的布局1422可以GDSII文件格式或DFII文件格式来表示。
光罩室1430包含数据准备1432和光罩生产1434。光罩室1430使用集成电路设计布局1422来生产一或多个光罩，其用于根据集成电路设计布局1422来生产集成电路装置1460的各种层。光罩室1430进行光罩数据准备1432，其中集成电路设计布局1422被转译成代表性数据文件(representative data file；RDF)。光罩数据准备1432提供代表性数据文件至光罩生产1434。光罩生产1434包含光罩写入器(mask writer)。光罩写入器将代表性数据文件转换为基材(例如光罩(倍缩光罩(reticle))或半导体晶圆)上的影像。设计布局透过光罩数据准备1432来进行调处，以遵守光罩写入器的特定特征和/或集成电路制造厂1440的要求。在图14中，光罩数据准备1432和光罩生产1434绘示为分离的元件。在一些实施例中，光罩数据准备1432和光罩生产1434可共同称为光罩数据准备。
在一些实施例中，光罩数据准备1432包含光学近接修正(optical proximitycorrection；OPC)，光学近接修正使用微影增强技术来补偿例如可能因绕射(diffraction)、干涉、其他制程效应或类似因素所引起的影像误差。光学近接修正调整集成电路设计布局1422。在一些实施例中，光罩数据准备1432还包含解析度增强技术(resolution enhancement technique；RET)，例如离轴照明(off-axis illumination)、次解析度辅助特征(sub-resolution assist feature)、相移光罩(phase-shifting mask)、其他合适的技术及相似者或者其组合。在一些实施例中，逆向微影技术(inverselithography technology；ILT)亦用于将光学近接修正作为逆向成像问题进行处理。
在一些实施例中，光罩数据准备1432包括光罩规则检查器(mask rule checker；MRC)，其包含特定几何约束条件和/或连接性约束条件的光罩创建规则组来检查已经过光学近接修正中的各过程之后的集成电路设计布局，以确保具有足够的余裕(margin)，以将半导体制造制程中的可变性(variablity)等纳入考量。在一些实施例中，光罩规则检查器修改集成电路设计布局图，以补偿光罩生产1434的期间的限制，其可解除由光学近接修正执行的修改中的一部分以满足光罩创建规则。
在一些实施例中，光罩数据准备1432包含微影制程检查(lithography processchecking；LPC)，其模拟出将由集成电路制造厂1440实现以制造集成电路装置1460的制程。微影制程检查基于集成电路设计布局1422来模拟此制程，以创建模拟制造装置，例如集成电路装置1460。微影制程检查模拟中的制程参数可包含与集成电路制造循环的各种制程相关联的参数、与用于制造集成电路的工具相关联的参数、和/或制造制程的其他态样。微影制程检查考虑各种因数，例如空中影像对比(aerial image contrast)、焦点深度(depthof focus；DOF)、光罩误差增强因数(mask error enhancement factor，MEEF)、其他合适的因数及类似者或其组合。在一些实施例中，在已经通过微影制程检查而形成模拟制造的装置之后，若模拟装置的形状不够接近于满足设计规则，则重复进行光学近接修正和/或光罩规则检查，以进一步改善集成电路设计布局1422。
应理解的是，为了清楚起见，上述光罩数据准备1432的说明已被简化。在一些实施例中，光罩数据准备1432包含例如逻辑运算(logic operation；LOP)等附加特征，以根据制造规则来修改集成电路设计布局。此外，在数据准备1432的期间，施加至集成电路设计布局1422的制程可以各种不同的顺序来执行。
在光罩数据准备1432之后且在光罩生产1434的期间，基于经修改的集成电路设计布局来生产光罩或光罩群组。在一些实施例中，使用电子束(electron-beam；e-beam)或多重电子束机制以基于经修改的集成电路设计布局在光罩(光罩或倍缩光罩)上形成图案。光罩可以各种技术形成。在一些实施例中，光罩是利用二元技术(binary technology)而形成。在一些实施例中，光罩图案包含布透明区和透明区。辐射束(例如紫外光(ultraviolet；UV)束)用于将已涂布在晶圆上的影像敏感性材料层(例如光阻)曝光，其被不透明区遮挡且穿透透明区。在一实例中，二元光罩(binary mask)包含透明基材(例如熔融石英)和涂布在光罩的不透明区中的不透明材料(例如铬)。在另一实例中，光罩是使用相移技术而形成。在相移光罩(phase shift mask；PSM)中，形成于光罩上的图案中的各个特征配置为具有适当的相位差(phase difference)，以增强解析度及成像品质。在各个实例中，相移光罩可以是衰减式相移罩幕(attenuated PSM)或交替式相移光罩(alternating PSM)。由光罩生产1434产生的光罩用在各种制程中。举例而言，此光罩用在离子植入制程中以在半导体晶圆中形成各种掺杂区，用在蚀刻制程中在半导体晶圆中形成各种蚀刻区，和/或用在其他合适的制程中。
集成电路制造厂1440为包含用于制造各种不同集成电路产品的一或多个制造设施的集成电路制造实体。在一些实施例中，集成电路制造厂1440为半导体晶圆代工厂(foundry)。举例而言，可存在一种用于多个集成电路产品的前端制造(生产线前端(front-end-of-line，FEOL)制造)的第一制造设施，而第二制造设施可提供用于集成电路产品的内连接和封装的后端制造(生产线后端(back-end-of-line，BEOL)制造)，且第三制造设施可提供其他晶圆代工实体服务。
集成电路制造厂1440使用由光罩室1430生产的光罩(或多个光罩)来制造集成电路装置1460。因此，集成电路制造厂1440至少间接使用集成电路设计布局1422来制造集成电路装置1460。在一些实施例中，半导体晶圆1442是由集成电路制造厂1440使用光罩(或多个光罩)来制造，以形成集成电路装置1460。半导体晶圆1442包含硅基材或上面形成有材料层的其他适当基材。半导体晶圆1442还包含各种掺杂区、介电特征、多层级内连接和相似者(在后续制造步骤形成)中的一或多者。
集成电路制造系统1400被示出为具有设计室1420、光罩室1430或集成电路制造厂1440，其为分离的元件或实体。然而，可理解的是，设计室1420、光罩室1430或集成电路制造厂1440中的一或多者为相同元件或实体的部分。
与集成电路制造系统(例如图14的集成电路制造系统1400)和与所述集成电路制造系统相关联的集成电路制造流程相关的细节，可在例如于2016年2月9日获得授权的美国专利第9,256,709号、于2015年10月1日公开的美国预先授权公开案第20150278429号、于2014年2月6日公开的美国预先授权公开案第20140040838号以及于2007年8月21日获得授权的美国专利第7,260,442中找到，所述美国专利及美国预先授权公开案中的每一者的全文并入本案以供参考。
在所属领域中具通常知识者将可直接理解本揭露的一或多个实施例实现上述优点中的一或多者。在阅读完前述说明书内容后，任何在本领域熟悉此技艺者，得以广义的方式作适当的更动和替换。因此，本揭露的保护范围当视后附的权利要求及其均等范围所界定者为准。
本揭露的一方面是有关一种相移器电路。在一些实施例中包含主动区、第一栅极组、第二栅极组和接触物组。在一些实施例中，主动区在第一方向上延伸且定位在第一层级。在一些实施例中。第一栅极组在异于第一方向的第二方向上延伸，其与主动区重叠且定位在异于第一层级的第二层级。在一些实施例中，第一栅极组的每一栅极在第一方向上与第一栅极组的其他栅极分离。在一些实施例中，第二栅极组在第二方向上延伸，其与主动区重叠并定位在第二层级，且沿着主动区的相对边缘而设置以及配置为接收第一电压，且其为第一晶体管的一部分。在一些实施例中，第一晶体管配置为响应第一电压而调整相移器的第一电容值。在一些实施例中，接触物组在第二方向上延伸，其在主动区上方并定位在异于第一层级的第三层级，且设置在至少第二栅极组之间。在一些实施例中，接触物组包含第一源极接触物、第一漏极接触物、第二源极接触物、第二漏极接触物和第三源极接触物。在一些实施例中，第一源极接触物在第二方向上延伸，其在主动区上方并定位在第三层级，且设置在第一栅极组的第一栅极与第二栅极组的第一栅极之间。在一些实施例中，第一漏极接触物在第二方向上延伸，其在主动区上方并定位在第三层级，且设置在第一栅极组的第一栅极与第一栅极组的第二栅极之间。在一些实施例中，第二源极接触物在第二方向上延伸，其在主动区上方并定位在第三层级，且设置在第一栅极组的第二栅极与第一栅极组的第三栅极之间。在一些实施例中，第二漏极接触物在第二方向上延伸，其在主动区上方并定位在第三层级，且设置在第一栅极组的第三栅极与第一栅极组的第四栅极之间。在一些实施例中，第三源极接触物在第二方向上延伸，其在主动区上方并定位在第三层级，且设置在第一栅极组的第四栅极与第二栅极组的第二栅极之间。在一些实施例中，主动区包含耦接至第一源极接触物的第一源极区、耦接至第二源极接触物的第二源极区、耦接至第三源极接触物的第三源极区、耦接至第一漏极接触物的第一漏极区和耦接至第二漏极接触物的第二漏极区。在一些实施例中，相移器还包含配置为接收输入信号的输入端。在一些实施例中，第一漏极区、第二漏极区和输入端互相耦接。在一些实施例中，相移器还包含配置为输出输出信号的输出端。在一些实施例中，第一源极区、第二源极区、第三源极区和输出端父乡耦接。在一些实施例中，相移器还包含配置为接收具有第一相位的输入信号的输入端、配置为输出具有异于第一相位的第二相位的输出信号的输出端、以及电阻，此电阻具有耦接至输入端的第一侧。在一些实施例中，第一源极端、第二源极端、第三源极端和电阻的第二侧互相耦接。在一些实施例中，第一漏极端和第二漏极端互相耦接，且更耦接至参考电压供应端。在一些实施例中，第一漏极端和第二漏极端为电性浮动。在一些实施例中，第一栅极组包含第一栅极、第二栅极、第三栅极和第四栅极。在一些实施例中，第一栅极组的第一栅极、第二栅极、第三栅极和第四栅极互相耦接，其配置为接收第二电压且为第二晶体管的一部分。在一些实施例中，第二晶体管配置为响应第二电压而调整相移器的电阻值或第二电容值中的至少一者。在一些实施例中，相移器还包含可变电容。在一些实施例中，可变电容包含第一栅极组。在一些实施例中，第一栅极组配置为接收第二电压。在一些实施例中，可变电容具有可变电容值，其配置为响应第二电压而调整。
本揭露的另一方面是有关于一种相移器电路。在一些实施例中，相移器包含第一晶体管和第二晶体管。在一些实施例中，第一晶体管包含配置为接收第一电压的第一栅极端。在一些实施例中，第一晶体管配置为响应第一电压而调整相移器的电阻值或第一电容值中的至少一者。在一些实施例中，第二晶体管耦接至第一晶体管。在一些实施例中，第二晶体管包含配置为接收第二电压的第二栅极端。在一些实施例中，第二晶体管配置为响应第二电压而调整相移器的第二电容值。在一些实施例中，第二栅极端包含在第一方向上延伸的第一多晶硅部分和第二多晶硅部分。在一些实施例中，第一多晶硅部分和第二多晶硅部分沿着第一晶体管和第二晶体管的主动区的相对边缘而设置。在一些实施例中，第一晶体管和第二晶体管为第一类型的鳍式场效应晶体管。在一些实施例中，第一晶体管还包含配置为相移器的输入端的第一漏极端和第一源极端。在一些实施例中，第二晶体管还包含第二原极端，其中第一晶体管的第一源极端和第二晶体管的第二源极端配置为相移器的输出端，且第一晶体管的第一栅极端配置为响应第一电压而调整相移器的电阻值。在一些实施例中，相移器还包含配置为接收具有第一相位的输入信号的输入端、配置为输出具有异于第一相位的第二相位的输出信号的输出端以及电阻，此电阻的第一端耦接至相移器的输入端。在一些实施例中，第一晶体管还包含第一漏极端和第一源极端。在一些实施例中，第二晶体管还包含第二源极端。在一些实施例中，第一晶体管的第一源极端、第二晶体管的第二源极端和电阻的第二端耦接至相移器的输出端。在一些实施例中，第一晶体管的第一漏极端和第二晶体管的第二漏极端耦接至参考电压供应端VSS。在一些实施例中，第一晶体管的第一栅极端配置为响应第一电压而调整相移器的电阻值。在一些实施例中，相移器还包含配置为接收具有第一相位的输入信号的输入端、输出具有异于第一相位的第二相位的输出信号的输出端以及电阻，此电阻的第一端耦接至相移器的输入端。在一些实施例中，第一晶体管还包含第一漏极区和第一源极区。在一些实施例中，第二晶体管还包含第二源极端。在一些实施例中，第一晶体管的第一源极端、第二晶体管的第二源极端和电阻的第二端耦接至相移器的输出端。在一些实施例中，第一晶体管的第一漏极端和第二晶体管的第二漏极端为电性浮动。在一些实施例中，第一晶体管的第一栅极端配置为响应第一电压而调整相移器的第一电容值。在一些实施例中，第一类型为n型。在一些实施例中，第一类型为p型。
本揭露的又一方面是有关于一种形成相移器的方法。在一些实施例中，此方法包含由处理器产生相移器的布局设计，以及基于此布局设计来制造相移器。在一些实施例中，产生布局设计包含产生对应至制作第一主动区的第一主动区布局图案、产生对应至制作第一栅极组的第一栅极布局图案组、产生对应至制作第二栅极组的第二栅极布局图案组、以及产生对应至制作接触物组的在扩散布局图案上方的金属组，其中上述布局图案中的至少一者除存在非暂态计算机可读取储存媒体，且上述操作中的至少一者由硬件处理器执行。在一些实施例中，第一主动区布局图案在第一方向上延伸且定位在第一层级。在一些实施例中，第一栅极布局图案组在异于第一方向的第二方向上延伸，其与第一主动区布局图案重叠且定位在异于第一层级的第二层级。在一些实施例中，第一栅极布局图案组中的每一栅极布局图案在第一方向上与第一栅极布局图案组的其他栅极布局图案分离。在一些实施例中，第二栅极布局图案组在第二方向上延伸，其与第一主动区布局图案重叠并定位在第二层级，且沿着第一主动区布局图案的相对侧边而设置。在一些实施例中，第二栅极组为第一晶体管的一部分，其配置为响应第一电压而调整相移器的第一电容值。在一些实施例中，在扩散布局图案上方的金属组在第二方向上延伸，其与第一主动区布局图案重叠并定位在异于第一层级的第三层级，且设置在第二栅极布局图案组之间。在一些实施例中，产生在扩散布局图案上方的金属组包含产生对应至制作第一源极接触物的第一源极区布局图案、产生对应至制作第一漏极接触物的第一漏极区布局图案、产生对应至制作第二源极接触物的第二源极区布局图案、产生对应至制作第二漏极接触物的第二漏极区布局图案、以及产生对应至制作第三源极接触物的第三源极区布局图案。在一些实施例中，第一源极区布局图案在第二方向上延伸，其与第一主动区布局图案重叠并定位在第三层级，且设置在第一栅极布局图案组的第一栅极布局图案与第二栅极布局图案组的第一栅极布局图案之间。在一些实施例中，第一漏极区布局图案在第二方向上延伸，其与第一主动区布局图案重叠并定位在第三层级，且设置在第一栅极布局图案组的第一栅极布局图案与第一栅极布局图案组的第二栅极布局图案之间。在一些实施例中，第二源极区布局图案在第二方向上延伸，其与第一主动区布局图案重叠并定位在第三层级，且设置在第一栅极布局图案组的第二栅极布局图案与第一栅极布局图案组的第三栅极布局图案之间。在一些实施例中，第二栅极区布局图案在第二方向上延伸，其与第一主动区布局图案重叠并定位在第三层级，且设置在第一栅极布局图案组的第三栅极布局图案与第一栅极布局图案组的第四栅极布局图案之间。在一些实施例中，第三源极区布局设计在第二方向上延伸，其与第一主动区布局图案重叠并定位在第三层级，且设置在第一栅极布局图案组的第四栅极布局图案与第二栅极布局图案组的第二栅极布局图案之间。在一些实施例中，产生第二栅极布局图案组包含产生对应至制作第一栅极的第一栅极布局图案以及产生对应至制作第二栅极的第二栅极布局图案。在一些实施例中，第一栅极布局图案在第二方向上延伸，其与第一主动区布局图案重叠并定位在第二层级，且与第一主动区布局图案的第一边缘重叠。在一些实施例中，第二栅极布局图案在第二方向上延伸，其在第二方向上延伸且并与第一主动区布局图案重叠，且定位在第二层级以及与第一主动区布局图案的相对于第一边缘的第二边缘重叠。第一栅极和第二栅极为第一晶体管的一部分。在一些实施例中，产生第一栅极布局图案组包含产生对应至制作第一栅极的第一栅极布局图案、产生对应至制作第二栅极的第二栅极布局图案、产生对应至制作第三栅极的第三栅极布局图案、以及产生对应至制作第四栅极的第四栅极布局图案。在一些实施例中，第一栅极布局图案在第二方向上延伸，其与第一主动区布局图案重叠且定位在第二层级。在一些实施例中,第二栅极布局图案在第二方向上延伸，其与第一主动区布局图案重叠且定位在第二层级。在一些实施例中，第三栅极布局图案在第二方向上延伸，其与第一主动区布局图案重叠且定位在第二层级。在一些实施例中，第四栅极布局图案在第二方向上延伸，其与第一主动区布局图案重叠且定位在第二层级。在一些实施例中，第一栅极、第二栅极、第三栅极和第四栅极为第二晶体管的一部分，其配置为响应第二电压而调整相移器的第二电容值或电阻值。在一些实施例中，第一栅极布局图案、第二栅极布局图案、第三栅极布局图案和第四栅极布局图案中的每一者在第一方向上彼此分离。在一些实施例中，第二栅极布局图案在第一栅极布局图案与第三栅极布局图案之间。在一些实施例中，第三栅极布局图案在第二栅极布局图案与第四栅极布局图案之间。
前面概述一些实施例或例子的特征，以使熟悉此技艺者可更好地理解本揭露的各方面。熟悉此技艺者应理解他们可轻易地使用本揭露作为基准来设计或改良其他制程与结构，以实现在此所介绍的实施例或例子的相同目的及/或达到相同优点。熟悉此技艺者亦应理解这种均等的构造并未偏离本揭露的精神及范围，且他们可在不偏离本揭露的精神及范围而在此作出许多改变、替换及变化。