阅读说明：本技术 具有局限单元的自对准3d存储器和制造集成电路的方法 (Self-aligned 3D memory with localized cells and method of fabricating integrated circuits ) 是由 赖二琨 龙翔澜 于 2018-09-17 设计创作，主要内容包括：在交叉点阵列中的多个存储单元,在交叉点阵列中交叉点中的存储单元叠层包括串联的一开关元件、一导电势垒层、及一存储单元,及具有在对应交叉点的交叉点面积中对准的多个侧边。叠层中的存储单元包括多个局限间隔物,位于交叉点面积中。这些局限间隔物包括多个外侧表面,位在叠层的一对相反侧边上。再者,可编程电阻存储材料的一主体局限于这些间隔物的多个内侧表面之间。(A plurality of memory cells in a cross-point array, the memory cell stack in the cross-point array including a switching element, a conductive barrier layer, and a memory cell in series, and having sides aligned in the area of the cross-point corresponding to the cross-point. The memory cells in the stack include a plurality of localized spacers located in the cross-point areas. These confinement spacers include a plurality of outer side surfaces on a pair of opposite sides of the stack. Furthermore, a body of programmable resistive memory material is confined between the inside surfaces of the spacers.)

具有局限单元的自对准3D存储器和制造集成电路的方法

技术领域

本发明涉及集成电路存储器技术，包括使用为3D交叉点结构的可编程电阻存储材料技术，可编程电阻存储材料包括相变材料。

背景技术

使用相变材料及其他可编程电阻材料的许多三维(three dimensional，3D)存储器技术已经提出。举例来说，Li等人发表于2004年9月的IEEE Transactions on Deviceand Materials Reliability第4卷第3期的“Evaluation of SiO₂Antifuse in a 3D-OTPMemory”，描述如存储单元排列的多晶硅二极管及抗熔丝(antifuse)。Sasago等人发表于2009年超大规模集成电路研讨会科技论文文摘(Symposium on VLSI Technology Digestof Technical Papers)第24-25页的“Cross-Point Phase Change Memory with 4F2 CellSize Driven by Low-Contact-Resistivity Poly-Si Diode”，描述如存储单元排列的多晶硅二极管以及相变元件。Kau等人发表于2009年国际电子元件会议(IEDM)09-617，第27.1.1至27.1.4页的“A Stackable Cross Point Phase Change Memory”，描述一种存储器柱(memory post)，此存储器柱包括具有相变元件而作为存取装置(access device)的双向阈值开关(ovonic threshold switch，OTS)。再者，见2003年6月17日公告的美国专利编号第6,579,760号的“SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY”。

然而，制造的困难性使得可编程电阻存储器的3D结构的功效有限，可编程电阻存储器包括相变存储器。举例来说，基于定义剖面区域的字线及位线的宽度，交叉点结构定义存储器元件的尺寸。

在满足数据保存(retention)及耐久性需求的同时，提供用于高密度结构更容易制造的存储器结构是有需求的。

发明内容

在此处所述的多个实施例中，在一交叉点构造中的多个存储单元叠层具有多个尺寸及包括一开关或操纵(steering)装置。这些尺寸由字线及位线的交叉点面积所定义。开关或操纵装置例如是双向阈值开关(ovonic threshold switch)，与例如是相变材料的可编程电阻存储材料的一主体串联。在交叉点构造中的一存储单元叠层中的可编程电阻存储材料以一自对准、局限空间方式设置在叠层中。此空间具有小于交叉点面积的面积。

本技术的一方面包括一交叉点存储器，具有于一第一图案化层中的多个第一导体及于一第二图案化层中的多个第二导体；以及多个存储单元叠层的一阵列，设置于第一导体及第二导体之间。于阵列中的各存储单元叠层包括一开关，电性串联于可编程电阻存储材料。存储单元叠层包括串联的一开关元件、一导电势垒层、及一存储单元，及具有于对应交叉点的交叉点面积中对准的多个侧边。存储单元包括多个局限间隔物，位于交叉点面积中。局限间隔物具有多个外侧表面，位于叠层的一对相反侧边上。再者，可编程电阻存储材料的一主体局限于局限间隔物的多个内侧表面之间。

在一些实施例中，各存储单元叠层可包括一局限材料层，具有多个外侧表面，位在对应交叉点的交叉点面积中的叠层的第二对相反侧边上。

再者，在一些实施例中，存储单元的可编程电阻存储材料于第二导体中内衬第二导体，接触在存储单元叠层中的可编程电阻存储材料主体，及于对应交叉点分离可编程电阻存储材料的主体与第二导体，而形成蕈状(mushroom)存储器结构。

再者，在一些实施例中，局限间隔物具有一上表面，及可编程电阻存储材料的主体在对应交叉点于一高度接触第二导体，此高度与局限间隔物的上表面共平面，而形成局限的柱状(pillar)存储器结构。

本技术的另一方面一种制造一集成电路的方法，集成电路包括如上所述的一存储单元。

此处所述的本技术的其他特征、方面及优点可参照下方提供的附图、详细说明及申请专利范围了解。为了对本发明上述及其他方面有更佳的了解，下文特例举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示在交叉点阵列中具有局限的存储元件的存储单元的实施例的透视图。

图2绘示在交叉点阵列中具有局限的存储元件的存储单元的另一实施例的透视图。

图3-5绘示3D交叉点存储器的范例工艺的多个段的3D透视图。

图6A-6B绘示在范例工艺中的下一个阶段的X-Y布局及X-Z剖面图。

图7A-7B绘示在范例工艺中的下一个阶段的X-Y布局及X-Z剖面图。

图8A-8B绘示在范例工艺中的下一个阶段的X-Y布局及X-Z剖面图。

图9A-9D绘示在范例工艺中的下一个阶段的X-Y布局、Y-Z剖面图及第一及第二X-Z剖面图。

图10A-10D绘示在范例工艺中的下一个阶段的X-Y布局、Y-Z剖面图及第一及第二X-Z剖面图。

图11A-11D绘示在范例工艺中的下一个阶段的X-Y布局、Y-Z剖面图及第一及第二X-Z剖面图。

图12A-12D绘示在范例工艺中的下一个阶段的X-Y布局、Y-Z剖面图及第一及第二X-Z剖面图。

图13A-13D绘示在范例工艺中的下一个阶段的X-Y布局、Y-Z剖面图及第一及第二X-Z剖面图。

图14A-14D绘示在范例工艺中的下一个阶段的X-Y布局、Y-Z剖面图及第一及第二X-Z剖面图。

图15A-15E绘示在范例工艺中的下一个阶段的次组件的X-Y布局、第一Y-Z剖面图、第一X-Z剖面图、第二Y-Z剖面图及第二X-Z剖面图。

图16A-16E绘示在范例工艺中的下一个阶段的次组件的X-Y布局、第一Y-Z剖面图、第一X-Z剖面图、第二Y-Z剖面图及第二X-Z剖面图。

图17A及17B绘示对应于第一工艺的第16B及16C图的用于替代工艺的制造阶段的Y-Z剖面图、及X-Z剖面图。

图18绘示如此处所述的具有3D存储器阵列的集成电路的方块图，3D存储器阵列具有自对准3D存储器，自对准3D存储器具有局限的单元。

【符号说明】

101、111、1201：第一导体

102、112、1222：第二导体

103、113：双向阈值开关层

104、114：扩散势垒层

105、106、115、116：局限间隔物

107、117、280、1246、2280、2281：主体

107A、107B、117A、117B：结

108：可编程电阻存储材料衬垫

110、120：局限材料层

200：底层

201：第一导体层

202：开关层

203：导电势垒层

204：硬掩模层

208：绝缘填充物

210、211：侧壁

212、213：侧边

218、219：外侧表面

220、245：毯覆层

228：薄膜

228a、228b：衬垫

229、230、231：绝缘局限衬垫

235：绝缘填充物材料

240：凹槽

250、435、436、437：沟道

251：薄膜衬垫

252：绝缘填充物

261、262：局限衬垫

430、431、432、433、1202、1203、1204、1208、1220、1223、1224、1225、1245、1248：线

1216、1217：侧壁局限间隔物线

1241、1242：间隔物线

1247：第三导体

2202、2203：元件

2216、2217、2241、2242：局限间隔物

2290、2291：相变材料

3200：3D交叉点存储器阵列

3201：平面及列译码器

3202：字线

3203：行译码器

3204：位线

3205、3207：总线

3206：方块

3208：偏压配置供应电压

3209：控制电路

3211：数据输入线

3215：数据输出线

3250：集成电路

W1、W2：宽度

具体实施方式

可编程电阻存储装置及制造这些装置方法的多个实施例的详细说明可参照图1-18。

图1绘示适用于交叉点阵列中的相变存储单元的透视图。第一导体101可装配成字线，及第二导体102可装配成位线。存储单元叠层设置于第一导体101及第二导体102之间且包括开关，开关与相变材料的主体107串联。开关包括双向阈值开关层103及扩散势垒层104。叠层具有第一端(于附图中的上端)及第二端(于附图中的下端)。第一端包括相变材料主体107，与第二导体102接触来用于电流连接于第二导体102。第二端包括双向阈值开关层103，与第一导体101接触来用于电流连接于第一导体101。

在另一例子中，开关及相变材料倒置，使得相变材料接触第一导体101，及双向阈值开关层103接触第二导体102。

相变材料可包括硫属化合物为基底材料，举例为Ga_xSb_yTe_z、Ge_xSb_yTe_z、Ga_wGe_xSb_yTe_z、Ge_wGe_xSb_yTe_z、Ag_wIn_xSb_yTe_z、Sn_wGe_xSb_yTe_z、Se_wGe_xSb_yTe_z及S_wGe_xSb_yTe_z。相变材料包括第一元素及第二元素。第一元素举例为碲(Te)。第二元素举例为锑(Sb)。相变材料可具有添加物，举例为氮、硅、氧、氧化硅、及氮化硅。在一实施例中，相变材料为Ge_xSb_yTe_z，具有氧化硅添加物，第一元素为碲及第二元件为锑。

双向阈值开关层103可包括选择而以双向阈值开关操作的硫属化合物组合，且可包括一或多个元素，选自包括砷(As)、碲(Te)、锑(Sb)、硒(Se)、锗(Ge)、硅(Si)、氧(O)及氮(N)的群组。在一例子中，双向阈值开关层103可具有约10nm至约40nm的厚度，较佳地约为30nm。Czubatyj等人于2012年发表于Electronic Materials Letters第8卷第2期第157-167页的“Thin-Film Ovonic Threshold Switch：Its Operation and Application inModern Integrated Circuits”描述薄膜OTS的应用及电特性。在其他实施例中，可使用其他电流操纵装置，包括二极管、晶体管、隧穿介电层等。

扩散势垒层104包括一材料或多个材料的组合，选择以在双向阈值开关层103及相变材料之间提供足够的附着力，及阻挡杂质从阈值开关中的移动且反之亦然。扩散势垒层104可包括导电材料，导电材料具有约3至约30nm的厚度，较佳地约为5nm的厚度。用于扩散势垒层104适合的材料可包括金属氮化物，举例为氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化硅钛(TiSiN)、及氮化铝钛(TiAlN)。除了金属氮化物之外，导电材料可使用于扩散势垒层104，例如是碳化钛(TiC)、碳化钨(WC)、石墨(graphite，C)、其他碳(C)形式、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi)、及钨化钛(TiW)。

选择而用于第一导体101及第二导体102的材料可包括多种金属、类似金属的材料、掺杂的半导体、及其组合。第一导体102及第二导体102可利用一或多个材料层实施，像是钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂的多晶硅、硅化钴(CoSi)、硅化钨(WSi)及其他材料。在一例子中，第一导体101及第二导体102包括三层结构，包括TiN、W及TiN。

于图1的实施例中，第一导体101具有宽度W1。宽度W1由图案化技术定义，例如是光刻，使得它基于提供的制造技术及操作特征尽可能的小。同样地，第二导体102具有宽度W2。宽度W2由图案化技术定义，使得它尽可能的小。在第一导体101及第二导体102的交叉点定义交叉点面积。存储单元叠层设置于第一及第二导体101、102之间的交叉点的柱状区域中，交叉点的剖面由交叉点面积(W1x W2)及通过第一及第二导体的侧边对准的蚀刻工艺定义。既然除了使用来形成第一导体101及第二导体102的蚀刻及图案化技术之外，没有使用额外的对准技术，存储单元叠层可自对准于第一及第二导体。

存储单元叠层包括串联的开关元件、导电势垒层、及存储单元。开关元件包括在双向阈值开关层103中的双向阈值开关材料。导电势垒层包括在扩散势垒层104中的势垒材料。

存储单元包括局限间隔物105、106，具有内侧及外侧表面。局限间隔物105、106具有外侧表面，在存储单元叠层的第一对相反侧边上(附图中的左及右侧)的交叉点面积中对准，及可编程电阻存储材料的主体局限于局限间隔物的内侧表面之间。

局限间隔物105及106与相变材料的主体107提供可编程电阻存储材料的局限的元件，具有与扩散势垒层104接触的结107A的面积。结107A的面积在对应的交叉点实质上少于存储单元叠层的交叉点面积。

在替代实施例中，额外的局限间隔物或额外对的局限间隔物可亦包括于前及背侧上，而更减少于存储单元叠层中对准的相变材料的局限的主体体积。

再者，在此实施例中，存储单元包括局限衬垫，位于存储单元叠层的第二对相反侧边上(附图中的前及背侧上)。局限衬垫包括局限材料层-仅包括局限材料层110的背侧的局限衬垫绘示出来，因为前侧的局限衬垫基于显示出下方的结构的目的而被移除。局限衬垫(举例为局限材料层110)具有内侧表面及外侧表面，内侧表面在此实施例中与可编程电阻存储材料的主体接触，外侧表面在交叉点之间面对沟道中的填充物材料。可编程电阻存储材料的主体因而由局限间隔物105、106及局限衬垫(举例为局限材料层110)两者所局限。局限衬垫与存储单元叠层的交叉点面积对准。

在此实施例中，局限间隔物105、106及局限材料层110包括氮化硅。根据工艺环境和其他因素，可使用其他材料。其他材料包括介电质，例如是氧化铪(HfO_x)、氧化锆(ZrO_x)、氧化铝(AlO_x)、氮氧化硅(SiO_xN_y)、及氧化硅(SiO_x)。当使用氮化硅(SiN)取代氧化硅(SiO_x)来用于局限的相变材料存储器元件时，性能及可靠度测试已经显示出优越的数据。

在此实施例中，相变材料的主体107包括相同材料或类似材料的可编程电阻存储材料衬垫108的延伸部份，或相变材料的主体107从相同材料或类似材料的可编程电阻存储材料衬垫108延伸。相同材料或类似材料的可编程电阻存储材料衬垫108位于第二导体102下，且分离第二导体102而不与可编程电阻存储材料的局限的主体107直接接触。在存储单元叠层中的存储单元沿着第二导体102的长度的至少一实质部份经由可编程电阻存储材料衬垫108产生与第二导体102接触的结107B。结107B大于结107A的面积。如此一来，与可编程电阻存储材料衬垫108结合的存储单元叠层中的存储单元形成“蕈状(mushroom)”形式的存储器元件，而在存储单元操作期间，可编程电阻存储材料中的电流密度在相变材料的主体107的局限的区域中较大。相变材料的主动区域可延伸至蕈状形式的存储器元件中的可编程电阻存储材料衬垫108中。相变材料的主动区域在操作时改变固相区域。

图2绘示利用局限的“柱状(pillar)”存储单元结构的替代实施例的示意图。第一导体111具有宽度W1。宽度W1由图案化技术定义，例如是光刻，使得它基于提供的制造技术尽可能的小。同样地，第二导体112具有宽度W2。宽度W2由图案化技术定义，使得它尽可能的小。在第一导体111及第二导体112的交叉点定义交叉点面积。存储单元叠层设置于交叉点的柱状体积中，交叉点的剖面由交叉点面积(W1x W2)定义，及可参考图1的上述说明自对准。

存储单元叠层包括串联的开关元件、导电势垒层、及存储单元。开关元件包括于双向阈值开关层113中的双向阈值开关材料。导电势垒层包括于扩散势垒层114中的势垒材料。存储单元具有侧边，与第一导体111及第二导体112的交叉点的交叉点面积对准。

存储单元包括局限间隔物115、116，具有内侧及外侧表面。局限间隔物115、116具有外侧表面，在存储单元叠层的第一对相反侧边上(附图中的左及右侧)的交叉点面积中对准，及可编程电阻存储材料的主体局限于局限间隔物的内侧表面之间。

局限间隔物115及116与相变材料的主体117提供可编程电阻存储材料的局限的元件，具有与扩散势垒层114接触的结117A面积。结117A面积在对应的交叉点实质上少于存储单元叠层的交叉点面积。

在替代实施例中，额外的局限间隔物或额外对局限间隔物可亦包括于前及背侧上，而更减少于存储单元叠层中对准的相变材料的局限的主体体积。

再者，在此实施例中，存储单元包括局限衬垫，位于存储单元叠层的第二对相反侧边上(附图中的前及背侧上)。局限衬垫包括局限材料层-仅包括局限材料层120的背侧的局限衬垫绘示出来，因为前侧的局限衬垫基于显示出下方结构的目的而被移除。局限衬垫(举例为局限材料层120)具有内侧表面及外侧表面，内侧表面在此实施例中与可编程电阻存储材料的主体接触，外侧表面在交叉点之间面对沟道中的填充物材料。可编程电阻存储材料的主体因而由局限间隔物115、116及局限衬垫(举例为局限材料层120)两者所局限。局限衬垫与存储单元叠层的交叉点面积对准。

在此实施例中，局限间隔物115、116及局限材料层120包括氮化硅。其他介电材料可如上所述使用。

在此实施例中，相变材料的主体117包括材料柱，在与局限间隔物115、116的顶部共平面的一高度产生与第二导体接触的结117B。结117B具有可类似于结117A面积的接触面积。如此一来，存储单元叠层中的存储单元形成“柱状”形式的存储器元件。在柱状结构中，主动区域的体积可几乎相同于相变材料体积。

图3到16E绘示用以制造像是图1的存储单元阵列的范例工艺流程的阶段的顺序图。图3到5绘示3D透视图。之后的附图依序包括简易显示出结构的2D布局及剖面图。一般来说，使用于此系列的附图中的参考编号通篇应用。

图3绘示形成第一叠层的多个材料之后的工艺中的阶段。底层200提供绝缘基板，此绝缘基板可为埋入氧化物或氮化硅层在集成电路基板上的形式，或其他形式的绝缘底部。于一些实施例中，底层200的下方可有电路。工艺包含沉积第一导体层201材料、沉积于开关层202中的开关元件材料、沉积导电势垒层203材料、及接着沉积硬掩模层204。

第一导体层201的材料可包括如上所述的氮化钛、钨及氮化钛的多层组合。可利用其他组合的材料。这些材料可举例为利用化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、及原子层沉积(atomic layerdeposition，ALD)工艺的一或多者来进行沉积。

开关层202的材料可包括用于双向阈值开关元件的材料，例如是上述的该些材料。于开关元件材料包括相变材料的实施例中，举例来说，利用氩(Ar)、氮(N₂)、及/或氦(He)等源气体在1mTorr～100mTorr压力的PVD、溅射、或磁控溅射方法，可沉积开关层202。或者，此开关层也可利用CVD及ALD形成。

导电势垒层203的材料可包括多种势垒材料，根据可编程电阻存储器元件选择。对于相变存储器元件来说，合适的势垒材料可为氮化钛。替代的实施例可包括多个碳种类(varieties)，包括纳米碳管及石墨烯(graphene)。再者，可利用例如是碳化硅及其他导电势垒材料。

硬掩模层204的材料可包括氮化硅，或包括根据应用的蚀刻化学选择的其他适合的硬掩模材料。

图4绘示图案化第一叠层的材料后制造中的阶段，以定义在叠层的线430、431、432、433(在附图中于Y方向中延伸)之间的多个沟道435、436、437。此第一图案化步骤停止于下方的底层200上。各叠层的线(举例为430)包括位于图案化的第一导体层201中的第一导体1201、开关层202材料的线1202、来自导电势垒层203的导电势垒材料的线1203、及来自硬掩模层204的硬掩模材料的线1204。

图5绘示形成绝缘填充物(举例为208)于沟道(图4的435、436、437)中之后阶段的示意图。绝缘填充物可通过沉积氧化硅、或适用于交叉点构造的其他绝缘填充物材料来形成。其他低介电常数(低-κ)介电质亦可使用。不同于局限材料的填充物材料是较佳的。在此方式中，包括RIE蚀刻用于蚀刻局限间隔物的端点侦测(end point detection)可有帮助，而产生较佳的局限间隔物轮廓。再者，使用低-κ材料可有助于减少电容，而能够有较佳的操作速度。填充步骤可利用举例为旋涂(spin-on)工艺、CVD、ALD、PVD、低压化学气相沉积(LPCVD)、及高密度等离子体化学气相沉积(HDPCVD)实施。在沉积绝缘填充物之后，停止于硬掩模层204中的硬掩模材料的线1204上的化学机械研磨(chemical mechanicalpolishing)步骤可应用，而提供平滑、平坦的表面。后续的层形成于此平滑、平坦的表面上。

图6A绘示在工艺的接续阶段中X-Y平面的俯视布局图，及图6B绘示在工艺的接续阶段中沿着图6A中所示的线A-A的X-Z平面的剖面图。参照图6A，俯视图显示出在Y方向中延伸的导电势垒材料的线1203，导电势垒材料的线1203由绝缘填充物材料的线1208分离。图6B绘示沿着图6A中所示的线A-A的结构的剖面图，此结构蚀刻工艺移除硬掩模材料的线1204的结果。如此一来，凹槽形成于绝缘填充物材料的线1208之间。绝缘填充物材料1208的线具有侧壁210、211，自对准于第一导体1201的线的侧边212、213。

图7A绘示在工艺的接续阶段中X-Y平面的俯视布局图，及图7B绘示在工艺的接续阶段中沿着图7A中所示的线A-A的X-Z平面的剖面图。在此阶段，通过局限间隔物材料(氮化硅)的毯覆沉积(blanket deposition)，及接着利用蚀刻化学的非等向性蚀刻，以移除绝缘填充物208的平面顶部及凹槽的平面底部的上方的材料，而同时留下所示的侧壁间隔物，侧壁局限间隔物线(举例为1216、1217)形成于凹槽中。蚀刻化学选择而用于在填充物材料及导电势垒材料的上方的局限间隔物材料。参照图7A，俯视图显示侧壁局限间隔物材料的侧壁局限间隔物线1216、1217，及暴露于侧壁间隔物材料的线下的下方的导电势垒材料的线1203。图7B绘示沿着图7A的线A-A的结构的剖面图，此结构形成侧壁局限间隔物线1216、1217的结果。侧壁局限间隔物线1216、1217形成于线的第一对相反侧边上，及具有在绝缘填充物208的线的侧边上形成的外侧表面218、219，且如此一来，侧壁局限间隔物线1216、1217自对准于凹槽。再者，侧壁局限间隔物线1216、1217可具有上表面，在蚀刻技术的实际限制中与绝缘填充物208的线的上表面共平面。

图8A绘示在工艺的接续阶段中X-Y平面的俯视布局图，及图8B绘示在工艺的接续阶段中沿着图8A中所示的线A-A的X-Z平面的剖面图。在此阶段，相变材料的毯覆层220沉积于结构的上方。参照图8A，俯视图绘示毯覆层220，位于前述阶段中形成的这些线的上方。在图8B中，在线A-A的剖面图绘示相变材料，包括相变材料的主体280。相变材料的主体280局限于侧壁局限间隔物线1216、1217之间。侧壁局限间隔物线1216、1217沿着绝缘填充物208之间的线。因此，主体280从相变材料的上方的毯覆层220延伸。在沉积毯覆层220期间，相变材料层的成份可改变而适合特定的应用，使得数种元素的浓度可通过结构的深度变化。

图9A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图9B绘示在工艺的接续阶段中沿着图9A中所示的线C-C的Y-Z平面的剖面图；图9C绘示在工艺的接续阶段中沿着图9A中所示的线B-B的X-Z平面的剖面图；及图9D绘示在工艺的接续阶段中沿着图9A中所示的线A-A的X-Z平面的剖面图。在此阶段，工艺已经包括沉积第二叠层的多个材料(最佳参照图9D)，包括第二导体层的材料、开关层中的开关元件的材料、导电势垒层的材料、及硬掩模层的材料。沉积的材料可相同于上述结合图3的说明的材料，或变化成适合特定实施例的材料。再者，工艺已经包括图案化此第二叠层，以定义停止于这些叠层的线之间的第一导体1201的高度的沟道。这些叠层的线包括第二导体1222、开关层的线1223、导电势垒层的线1224、及硬掩模层的线1225，最佳参照图9B。参照图9A，俯视图显示多个叠层的线重叠在Y方向中延伸的多个第一导体1201(位于沟道的底部)。在X方向中延伸的这些叠层的线具有硬掩模层的线1225于上表面上。

图9B绘示沿着图9A的线C-C的剖面图，显示出沿着线延伸的X方向叠层的线1220、1223、1224、1225及第二导体1222的结构及存储单位叠层。存储单元叠层因图案化蚀刻而自对准于第一导体1201、相变材料的线1220、及第二导体1222的侧边。在第一导体(1201)及第二导体(1222)的交叉点的柱状体积中，存储单位叠层包括元件2202及2203及在局限间隔物2216、2217(见图9D)之间的相变材料之间的主体2280。

图9C绘示叠层的线之间的图9A的线B-B的剖面图，绘示出停止于第一导体1201的上表面上的沟道。图9D绘示由于此蚀刻的深度，存储单元叠层(2216、2280、2217、2203、2202)形成于第二导体1222及第一导体1201之间的交叉点的柱状体积中，而线仍位于第二导体1222的上方。

图9D绘示沿着叠层的线的沿着图9A的线A-A的剖面图。在此剖面图中，在单元的第一高度中，存储单元的局限间隔物2216、2217被绘示出来，相变材料的主体2280局限于局限间隔物2216、2217之间。主体2280为上方的相变材料的线1220的延伸部份。

在此阶段的深刻蚀(deep etch)可利用分开的对准掩模分成两个步骤，以针对一些实施例来减少深沟道的深宽比。第一蚀刻可在沉积用于线1223、1224、1225的材料前执行，及第二蚀刻在沉积用于线1223、1224、1225的材料后。

图10A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图10B绘示在工艺的接续阶段中沿着图10A中所示的线C-C的Y-Z平面的剖面图；图10C绘示在工艺的接续阶段中沿着图10A中所示的线B-B的X-Z平面的剖面图；及图10D绘示在工艺的接续阶段中沿着图10A中所示的线A-A的X-Z平面的剖面图。参照图10A，俯视图绘示毯覆沉积氮化硅的薄膜228于图9A-9D中所示的结构的上方。图10B绘示薄膜228内衬沟道的侧边，形成绝缘局限衬垫230、229于相变材料的线1220的侧边上及叠层的第一高度上。图10C绘示薄膜228内衬沟道的底部。图10D绘示薄膜228在叠层的线的顶部上，叠层的线于X方向中延伸。

图11A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图11B绘示在工艺的接续阶段中沿着图11A中所示的线C-C的Y-Z平面的剖面图；图11C绘示在工艺的接续阶段中沿着图11A中所示的线B-B的X-Z平面的剖面图；及图11D绘示在工艺的接续阶段中沿着图11A中所示的线A-A的X-Z平面的剖面图。在此阶段，工艺已经包括沉积绝缘填充物材料235于线之间，及应用停止于氮化硅的薄膜228的上表面上的化学机械研磨步骤或其他平坦化步骤。参照图11A，俯视图绘示由氮化硅的薄膜228覆盖的在X方向中延伸的线，绝缘填充物材料235分离氮化硅的薄膜228。图11B绘示结构，具有绝缘填充物材料235于叠层的线之间。绝缘填充物材料235具有与薄膜228的上表面共平面的上表面。图11C绘示绝缘填充物材料235填充在线之间的沟道。图11d绘示在结构的较高高度中的于X方向中延伸线，叠层的线在交叉点的柱状体积中位于存储单元叠层的上方。

图12A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图12B绘示在工艺的接续阶段中沿着图12A中所示的线C-C的Y-Z平面的剖面图；图12C绘示在工艺的接续阶段中沿着图12A中所示的线B-B的X-Z平面的剖面图；及图12D绘示在工艺的接续阶段中沿着图12A中所示的线A-A的X-Z平面的剖面图。在此阶段，在图案化的线的顶部上的薄膜228及硬掩模层的线1225通过选择的蚀刻工艺移除，而留下凹槽240于叠层的线的顶部上。凹槽240具有侧壁，侧壁自对准于绝缘填充物材料235的侧边，及因而具有一些偏移的自对准于第二导体1222的侧边。这些偏移由衬垫228a、228b的厚度决定。氮化硅的薄膜的剩余部份包括衬垫228a、228b。衬垫228a、228b位于沟道中的绝缘填充物材料235的侧边上，且在结构的较低高度中的存储单位叠层中接触相变存储材料的主体2280的第一及第二相反侧边。参照图12A，俯视图绘示在X方向中延伸的导电势垒层的线1224及在线中的衬垫228a及228b，以及在线之间的绝缘填充物材料235。凹槽240移除线的顶部上的氮化硅的硬掩模层的线1225及薄膜228产生，凹槽240最佳地见于图12B中。图12C绘示绝缘填充物材料235保持完整的。绘示于图12D中的剖面图绘示移除线的顶部上的氮化硅的硬掩模层的线1225及薄膜228。

图13A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图13B绘示在工艺的接续阶段中沿着图13A中所示的线C-C的Y-Z平面的剖面图；图13C绘示在工艺的接续阶段中沿着图13A中所示的线B-B的X-Z平面的剖面图；及图13D绘示在工艺的接续阶段中沿着图13A中所示的线A-A的X-Z平面的剖面图。在此阶段，工艺已经包括形成间隔物线1241、1242在凹槽中。通过局限间隔物材料的毯覆沉积，及接着利用蚀刻化学的非等向性蚀刻，以移除绝缘填充物材料235的平面顶部及绝缘填充物材料235下方的凹槽的平面底部的上方的材料，而同时留下侧壁局限间隔物材料的间隔物线1241、1242，间隔物线1241、1242可形成。蚀刻化学选择而用于在绝缘填充物材料及导电势垒材料的上方的局限间隔物材料。参照图13A，俯视图绘示间隔物线1241、1242，及暴露在侧壁间隔物材料的间隔物线下的下方的导电势垒层的线1224。图13B绘示局限间隔物材料的间隔物线1241、1242位于导电势垒层的线1224的顶部上，及在结构的较高高度中对准于绝缘填充物材料235的侧边。图13C绘示在线之间的绝缘填充物材料235。图13D绘示对准间隔物之间的剖面图，及绘示导电势垒层的线1224的上表面露出于间隔物之间。

图14A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图14B绘示在工艺的接续阶段中沿着图14A中所示的线C-C的Y-Z平面的剖面图；图14C绘示在工艺的接续阶段中沿着图14A中所示的线B-B的X-Z平面的剖面图；及图14D绘示在工艺的接续阶段中沿着图14A中所示的线A-A的X-Z平面的剖面图。在此阶段，相变材料的毯覆层245沉积于结构的上方。参照图14A，俯视图绘示毯覆层245，位于在先前阶段中形成的这些线的上方。在图14B中，在线C-C的剖面图绘示毯覆层245，包括主体1246。主体1246沿着绝缘填充物材料235之间的线局限在间隔物线1241、1242之间。因此，主体1246在从毯覆层245的上层的一线中延伸。如上所述，在沉积毯覆层245期间，相变材料的成份可改变而适合特定的应用，使得数种元素的浓度可通过结构的深度变化。图14C绘示毯覆层245在绝缘填充物材料235上。图14D绘示具有主体1246的毯覆层245。主体1246在间隔物线1241、1242之间的侧边上延伸，且接触导电势垒层的线1224。

图15A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图15B绘示在工艺的接续阶段中沿着图15A中所示的线C-C的Y-Z平面的剖面图；图15C绘示在工艺的接续阶段中沿着图15A中所示的线A-A的X-Z平面的剖面图；图15D绘示在工艺的接续阶段中沿着图15A中所示的线D-D的Y-Z平面的剖面图；及图15E绘示在工艺的接续阶段中沿着图15A中所示的线B-B的X-Z平面的剖面图。在此阶段，工艺已经包括毯覆沉积例如是氮化硅的硬掩模材料，及图案化硬掩模材料，以形成在Y方向延伸的线1248。向下延伸至第二导体1222的沟道250分脱机1248，因而在第三导体1247及第二导体1222之间的交叉点中形成存储单位叠层的第二高度。第三导体1247于Y方向中延伸，第二导体1222于X方向中延伸。参照图15A，俯视图绘示硬掩模材料的线1248覆盖于Y方向中延伸线，线由露出在X方向中延伸的第二导体122的上表面的凹槽分离。

图15B绘示在结构的第一及第二高度中的存储单元叠层的上方的第三导体1247，第三导体1247于Y方向中延伸。相对于图15B旋转90°的图15C绘示第二导体1222于X方向中延伸，X方向正交于在Y方向中延伸的第三导体1247及第一导体1201。再者，存储单元叠层设置于第一导体1201及第二导体1222之间的第一高度，及设置于第三导体1247及第二导体1222之间的第二高度。局限间隔物2241、2242之间的相变材料主体2281从第三导体1247在交叉点延伸于柱状体积中，及具有对准于第三导体1247侧边的侧边，如见于图15C中。

图15D绘示形成的沟道250在沿着Y方向延伸线之间延伸，沟道250向下延伸至于X方向中延伸的第二导体1222的上表面。图15E绘示存储单元叠层外侧的结构，由绝缘填充物材料235分离。此绘示出在此实施例中的线1245沿着存储单元叠层之间的导体内衬于第三导体1247的下侧。

图16A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图16B绘示在工艺的接续阶段中沿着图16A中所示的线C-C的Y-Z平面的剖面图；图16C绘示在工艺的接续阶段中沿着图16A中所示的线A-A的X-Z平面的剖面图；图16D绘示在工艺的接续阶段中沿着图16A中所示的线D-D的Y-Z平面的剖面图；及图16E绘示在工艺的接续阶段中沿着图16A中所示的线B-B的X-Z平面的剖面图。在此阶段中，工艺已包括沉积氮化硅或其他局限衬垫材料的薄膜衬垫251于结构上，接着提供绝缘填充物252及平坦化结构，使得绝缘填充物252的上表面与薄膜衬垫251的上表面共平面。参照图16A，俯视图绘示在Y方向中延伸的线由氮化硅或其他局限衬垫材料的薄膜衬垫251覆盖。薄膜衬垫251由绝缘填充物252分离。图16B绘示在Y方向中延伸线的顶部上的薄膜衬垫251。图16C绘示薄膜衬垫251，内衬沟道的侧壁及局限结构的较高高度中叠层的线1245中及主体2281中的相变存储材料。沟道的侧壁对准于存储单元叠层。图16D绘示线之间的沟道中的薄膜衬垫251上方的绝缘填充物252。图16E绘示薄膜衬垫251内衬存储单元叠层之间的沟道。

在替代实施例中，为了制造更多高度的存储单元叠层，工艺可包括移除硬掩模材料的线1248，及向下平坦化结构至第三导体1247的上表面，以产生用于继续形成交叉点结构的平坦的表面。

图16B及图16C绘示在阵列的第一及第二高度中的存储单元叠层结构。除了相对于另一个存储单元叠层旋转90°之外，这些存储单元叠层相似，使得第一高度中的局限间隔物2216、2217于Y方向中延伸，及第二高度中的局限间隔物2241、2242于X方向中延伸。

第一高度中的存储单元叠层包括相变材料主体2280，位在存储单元叠层的相反侧边上的局限间隔物2216及2217之间。局限间隔物2216及2217对准于在Y方向中延伸的第一导体1201。再者，在存储单位叠层的第一高度中，通过绝缘局限衬垫230、231，局限间隔物2216、2217之间的相变材料主体2280在第二对相反侧边上受到局限。绝缘局限衬垫230、231对准于在X方向中延伸的第二导体1222。在第二高度中，存储单元叠层包括相变材料主体2281，位在存储单元叠层的相反侧边上的局限间隔物2241、2242(图16B)之间。局限间隔物2241及2242对准于在X方向中延伸的第二导体1222。再者，在存储单元叠层的第二高度中，通过在侧壁上的局限衬垫261、262(图16C-薄膜衬垫251的部份)，局限间隔物2241、2242之间的相变材料主体2281局限于第二对相反侧边上。

因此，由于所述的程序，提供多高度的交叉点构造。在多高度的交叉点构造中，存储单元叠层包括可编程电阻存储材料的局限的主体。局限的主体具有剖面面积，实质上少于柱状体积中的存储单元叠层的剖面面积。剖面面积由在交叉点的导体的宽度所定义。

对于像是绘示于图2中的实施例来说，以柱状形式的存储器元件而言，在如图8A及8B中所示及图14A-14D中所示的沉积可编程电阻存储材料之后，制造流程调整以增加化学机械研磨(CMP)步骤或其他平坦化步骤。这里产生具有一上表面的可编程电阻存储材料主体，此上表面与局限间隔物的上表面共平面。针对此替代实施例，图17A绘示针对改变而调整的沿着等同于图16A中所示的线C-C线的Y-Z平面的剖面图；及图17B绘示针对改变而调整的沿着等同于图16A中所示线B-B线的X-Z平面的剖面图。如图17A及17B中所示，相变材料(2290、2291)在此实施例中不内衬于存储单元叠层之间的导体(1222、1247)的下侧。

图18绘示包括3D交叉点存储器阵列3200的集成电路3250，3D交叉点存储器阵列3200包括存储单元，存储单元包括双向阈值开关，双向阈值开关与如此处所述的局限间隔物所局限的相变材料的主体串联。平面及列译码器3201耦接于且电性连通于多个字线3202，并沿着3D交叉点存储器阵列3200中的列配置。行译码器3203耦接于且电性连通于多个位线3204，并沿着3D交叉点存储器阵列3200的行配置，以从3D交叉点存储器阵列3200中的存储单元读取数据和写入数据至3D交叉点存储器阵列3200中的存储单元。总线3205提供地址至平面及列译码器3201及行译码器3203。方块3206中的感测放大器及例如是预充电路等的其他支持电路(supporting circuitry)以及数据输入结构经由总线3207耦接于行译码器3203。数据从集成电路3250上的输入/输出端口或其他数据源经由数据输入线3211提供至方块3206中的数据输入结构。数据从方块3206中的感测放大器经由数据输出线3215提供至集成电路3250上的输入/输出端口，或提供至集成电路3250的内部或外部的其他数据目标端(data destination)。控制电路3209中的偏压配置状态机(bias arrangementstate machine)控制偏压配置供应电压(biasing arrangement supply voltages)3208以及方块3206中的感测放大器及数据输入结构，以进行读取和写入操作。控制电路3209可使用特殊用途逻辑电路(special purpose logic circuit)、通用处理器或其组合来实施，装配以执行读取、写入及擦除操作。

提供交叉点存储器构造及存储单元结构。相变材料或其他可编程电阻存储材料于交叉点存储器构造及存储单元结构中可在四侧边上由氮化硅或其他局限材料局限，而保持自对准于阵列交叉点中的体积。再者，存储单元保存改善，且重置电流大小可减少。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。