阅读说明：本技术 高频域的数据输出 (Data output in high frequency domain ) 是由 K·马组德尔 M·H·贝 于 2018-04-19 设计创作，主要内容包括：一种系统包含存储数据的存储器库(12)及耦合到所述存储器库(12)的转移所述数据的数据路径(46)。所述系统还包含锁存器(280、292、298、303),其基于所述系统中的时钟信号来对所述数据路径(46)进行门控。所述系统进一步包含耦合到所述数据路径(46)的接口电路,其响应于接收所述时钟信号的第一上升边缘而将指令发送到所述存储器库(12)以在所述数据路径(46)上传输所述数据。所述接口电路还响应于接收所述时钟信号的第二上升边缘而输出门控数据。所述锁存器(280、292、298、303)响应于接收所述时钟信号的下降边缘而对所述数据路径(46)进行门控以存储所述门控数据。(A system includes a memory vault (12) that stores data and a data path (46) coupled to the memory vault (12) that transfers the data. The system also includes a latch (280, 292, 298, 303) that gates the data path (46) based on a clock signal in the system. The system further includes an interface circuit coupled to the data path (46) that sends an instruction to the memory bank (12) to transmit the data on the data path (46) in response to receiving a first rising edge of the clock signal. The interface circuit also outputs gated data in response to receiving a second rising edge of the clock signal. The latch (280, 292, 298, 303) gates the data path (46) to store the gated data in response to receiving a falling edge of the clock signal.)

高频域的数据输出

技术领域

本发明的实施例大体上涉及半导体装置领域。更具体来说，本发明的实施例涉及由在高频域中操作的半导体装置输出的数据。

背景技术

例如微型计算机、存储器、门阵列等等的半导体装置可响应于请求所请求数据的指令(例如，来自通信地耦合到半导体装置的控制器)而输出所请求数据。举例来说，响应于在半导体装置中接收时钟信号的下降边缘，可发送指令以在输出延迟(例如，与在数据路径上输出数据相关联)之后在半导体装置的数据路径上传输所请求数据。响应于接收紧随其后的时钟信号的上升边缘，可通过输出数据路径(例如，当时钟信号为高时)从半导体装置(例如，经由输入/输出接口)输出所请求数据。因而，在发送指令以在数据路径上传输所请求数据与输出数据路径之间的时间是时钟信号周期的一半。

然而，在某些高频域中，从数据路径输出的数据中的至少部分可能不是所请求数据，从而导致没有数据或错误数据从半导体装置输出。在此类高频域中，与在数据路径上发送所请求数据相关联的输出延迟可能大于发送指令以在数据路径上传输所请求数据与输出数据路径之间的时间(即时钟信号周期的一半)。因而，从数据路径输出的数据中的至少部分可能不是所请求数据。

本发明的实施例可针对以上提出的问题中的一或多者。

具体实施方式

下文将描述一或多个特定实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应理解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，都必须做出众多特定于实施方案的决策以实现开发人员的特定目标，例如遵守与系统相关及与商业相关的约束，其可能因实施方案而异。此外，应了解，此开发工作可能是复杂且耗时的，但对于受益于本发明的一般技术人员来说，这仍将是设计、制作及制造的例行任务。

如以下详细描述，响应于在半导体装置中接收时钟信号的第一上升边缘，可发送指令以在半导体装置的数据路径上传输数据。响应于接收时钟信号的第一下降边缘，可对数据路径进行门控以存储经门控数据。响应于接收时钟信号的第二上升边缘，然后可输出经门控数据(例如，通过半导体装置)。因而，在发送指令以在数据路径上传输所请求数据与输出经门控数据之间的时间是时钟信号的周期。时钟信号的周期可大于或等于与在数据路径上发送所请求数据相关联的输出延迟，因此防止在高频域中没有读取数据或读取错误数据。而且，对数据路径进行门控可确保针对较低频域输出所请求数据。以此方式，可从半导体装置正确地输出所请求数据。

现在转到图式，图1是说明根据本发明的实施例的存储器装置10(例如，存储器装置)的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型的五个同步动态随机存取存储器(DDR5SDRAM)装置。与前几代DDR SDRAM相比，DDR5SDRAM的各种特征允许降低功耗、更多带宽及更多存储容量。尽管本发明使用存储器装置10作为实例，但应理解，本发明的实施例经设想以应用于任何合适半导体装置，例如集成电路、晶体管、处理器、微处理器等。

存储器装置10可包含数个存储器库12。例如，存储器库12可为DDR5SDRAM存储器库。可在布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上提供存储器库12。如将了解，每一DIMM可包含数个SDRAM存储器芯片(例如，×8或×16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10代表具有数个存储器库12的单个存储器芯片(例如，SDRAM芯片)的一部分。针对DDR5，可进一步布置存储器库12以形成库群组。例如，针对8千兆字节(Gb)DDR5SDRAM，存储器芯片可包含16个存储器库12，其布置成8个库群组，每一库群组包含2个存储器库。例如，针对16Gb DDR5SDRAM，存储器芯片可包含32个存储器库12，其布置成8个库群组，每一库群组包含4个存储器库。取决于整个系统的应用及设计，可利用存储器装置10上的存储器库12的各种其它配置、组织及大小。

存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14可包含经配置以提供来自外部装置(例如控制器17)的数个信号(例如，信号15)的处理及/或接口电路。控制器17可包含处理电路，例如一或多个处理器18(例如，一或多个微处理器)，其可执行软件程序以例如将各种信号15提供到存储器装置10以促进待被写入存储器装置10或从存储器装置10读取的数据的传输及接收。此外，处理器18可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器及/或一或多个专用集成电路(ASICS)或其某一组合。举例来说，处理器18可包含一或多个精简指令集(RISC)处理器。控制器17可耦合到一或多个存储器19，存储器19可存储例如控制逻辑及/或软件、查找表、配置数据等的信息。在一些实施例中，处理器18及/或存储器19可在控制器17的外部。存储器19可包含有形非暂时性机器可读媒体，例如易失性存储器(例如，随机存取存储器(RAM))及/或非易失性存储器(例如，只读存储器(ROM)、快闪存储器、硬盘驱动器或任何其它合适的光学、磁性或固态存储媒体或其组合)。存储器19可存储各种信息并且可用于各种目的。举例来说，存储器19可存储机器可读及/或处理器可执行指令(例如，固件或软件)以供处理器18执行，例如用于将各种信号15提供到存储器装置10以促进待被写入存储器装置10或从存储器装置10读取的数据的传输及接收的指令。因而，控制器17可将各种信号15提供到存储器装置10以促进待被写入存储器装置10或从存储器装置10读取的数据的传输及接收。

将了解，命令接口14可包含数个电路，例如时钟输入电路20及命令地址输入电路21，例如以确保信号15的正确处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)。针对DDR的正时钟边缘是指其中上升真实时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)，并且在正及负时钟边缘两者上都传输或接收数据。

I/O接口16可包含处理及/或接口电路，其经配置以管理及/或执行存储器装置10与耦合到I/O接口16的任何合适外部装置之间的输入/输出操作。

时钟输入电路20接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)，并产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器，例如延迟锁定环(DLL)电路30。DLL电路30基于所接收内部时钟信号CLK来产生相位控制内部时钟信号LCLK。例如，相位控制内部时钟信号LCLK经供应到I/O接口16，并且被用作用于确定读取数据的输出时序的时序信号。

内部时钟信号CLK也可提供到存储器装置10内的各种其它组件，并且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号，并且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30，以协调相位控制内部时钟信号LCLK的产生。命令解码器32还可通过总线37将命令信号提供到I/O接口16，以促进接收及传输I/O信号。例如，相位控制内部时钟信号LCLK可用于通过IO接口16对数据进行计时。

此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令进行解码，并经由总线路径40提供对对应于命令的特定存储器库12的存取。将了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含存储器库控制块22，其提供必要的解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以促进到及来自存储器库12的命令的执行。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/及Clk_c)将命令/地址信号计时到命令接口14。例如，命令接口可包含命令地址输入电路21，其经配置以通过命令解码器32来接收及传输命令以提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。用命令将对存储器装置10内的特定库12的存取编码在CA<13:0>总线上。

另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片终端上命令/地址(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。例如在加电期间，可使用复位命令(RESET_n)来复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反相(CAI)信号，其可经提供以例如取决于针对特定存储器装置10的命令/地址路由反相命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得其可被交换以用于实现信号到存储器装置10的某些路由。也可提供例如测试启用(TEN)信号的促进存储器装置10的测试的各种信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。

命令接口14还可用于向系统处理器或控制器提供针对可能检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余检查(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可产生其它警报信号。此外，在例如使用TEN信号执行的连接性测试模式的某些操作期间，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可用作输入引脚，如上文描述。

可利用上文论述的命令及计时信号，通过经由IO接口16传输及接收数据信号44，将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可通过数据路径46将数据发送到存储器库12或从存储器库12接收数据，数据路径46可包含多个数据路径或双向数据总线。通常在一或多个双向数据总线中传输及接收通常称为DQ信号的数据IO信号。针对某些存储器装置，例如DDR5SDRAM存储器装置，可将IO信号划分为高字节及低字节。例如，针对×16存储器装置，可将IO信号划分为对应于例如数据信号的高字节及低字节的高IO信号及低IO信号(例如，DQ<15:8>及DQ<7:0>)。

为在存储器装置10内允许更高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。针对读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以捕获对应输入数据。与时钟信号(Clk_t/及Clk_c)一样，可将数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/及DQS_c)提供，以在读取及写入期间提供差分对信令。针对某些存储器装置，例如DDR5SDRAM存储器装置，可将DQS信号的差分对划分为对应于例如发送到存储器装置10及从存储器装置10发送的数据的高字节及低字节的高数据选通信号及低数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。

还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可被提供到参考引脚，并用于通过在整个过程、电压及温度(PVT)值变化中调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性可能影响ZQ电阻值，因此可将ZQ校准信号提供到ZQ参考引脚，以用于调整电阻以将输入阻抗校准为已知值。将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。

另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。环回信号可在测试或调试阶段使用，以将存储器装置10设置为其中信号通过相同引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。这通常希望用于监测由存储器装置10在IO接口16处捕获的数据。

如将了解，例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可并入到存储系统10中。因此，应理解，仅提供图1的框图以突出存储器装置10的某些功能特征以辅助后续详细描述。

考虑到前述内容，图2是用于在低频域中在图1的存储器装置10的数据路径46上读取数据52的实例时序图50。在时钟信号56的下降边缘54处，可指示数据52在数据路径46上发送。在一些实施例中，时钟信号56可包含由DLL电路30产生的相位控制内部时钟信号LCLK。然而，在时钟信号56的下降边缘54与当数据52在数据路径46上时之间可能存在输出延迟58。输出延迟58(例如，CLK到Q时间)可与将数据52输出到数据路径46的时间相关联。特定来说，输出延迟58可与在数据路径46中或耦合到数据路径46的逻辑将数据52输出到数据路径46所花费的时间相关联。

在时钟信号56的下一个上升边缘60处，数据路径46可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获数据路径46。因此，数据52的阴影部分64被捕获并从存储器装置10输出。

在时钟信号56的下降边缘54(例如，当可指示数据52在数据路径46上发送时)与时钟信号56的下一个上升边缘60(例如，当数据路径46可被捕获并从存储器装置10输出时)之间测量读取延迟66。因而，读取延迟66是时钟信号56的周期68(即tCK)68的一半，或者是1/2tCK。

剩余或逻辑时间70，即读取延迟66减去输出延迟时间58，可用于执行编程到在数据路径46中或耦合到数据路径46的逻辑中的功能。逻辑(其可包含不同种类的逻辑的组合)可基于数据52执行编程指令。举例来说，逻辑可将数据52(当存储在阵列(例如，一或多个存储器库12的阵列)中时，数据52可为并行数据格式)转换为串行数据格式。额外地或替代地，逻辑可将数据与一或多个计时信号(例如时钟计时的DLL域移位信号)组合，使得数据52与由DLL 30电路产生的相位控制内部时钟信号LCLK同步。因而，输出数据(例如，相关联DQ信号44)可与LCLK对准。

然而，在某些高频域中，从数据路径46输出的数据中的至少部分可能不是数据52，从而导致没有数据或错误数据从存储器装置10输出。这可能归因于与输出数据路径46上的数据52相关联的输出延迟58大于剩余或逻辑时间70。作为实例，在数据路径46中可存在三个门或三个门可耦合到数据路径46以将数据52输出到数据路径46，并且每一门可具有60ps(皮秒)的延迟。因而，输出延迟58为180ps(即3×60ps)。在某些应用中，并且如图2的实例时序图50中所展示，读取延迟66(即，时钟信号56的周期68的一半)大于输出延迟58，且因此从数据路径46输出的数据是所请求(例如，正确)数据52。换句话说，当时钟信号56的周期68小于输出延迟58的持续时间的两倍时，数据64可能被推入时钟的下一个循环，从而潜在地引起从存储器装置10输出不正确输出数据。然而，当时钟信号56的频率足够高时，使得读取延迟66小于输出延迟58，可能没有数据或错误数据从存储器装置10输出。

图3是用于在高频域中在图1的存储器装置10的数据路径46上读取数据52的实例时序图80，例如在使用DDR5SDRAM存储器装置时。举例来说，高频域可大于或等于1.66GHz(千兆赫)、2GHz、2.5GHz等。特定来说，时钟信号56的频率足够高，使得读取延迟66(即，时钟信号56的周期68的一半)小于输出延迟58。

在时钟信号56的下降边缘54处，可指示数据52在数据路径46上被发送。在时钟信号56的下降边缘54与当数据52在数据路径46上时之间可存在输出延迟58。

在时钟信号56的下一个上升边缘60处，数据路径46可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获数据路径46。然而，因为读取延迟66(即，时钟信号56的周期68的一半)小于输出延迟58，所以所捕获的数据路径46的至少一部分82不包含数据52(例如，无数据或为不正确数据)。在输出延迟58之后，捕获所请求数据52的阴影部分64。然后，可从存储器装置10输出无数据或不正确数据82及所请求数据52的此组合。

为确保捕获所请求数据52，可增加读取延迟66，使得其大于或等于输出延迟58(例如，使得其近似等于时钟信号56的周期68)。虽然本发明使用近似等于时钟信号56的周期68的读取延迟66的实例，但应理解，可想到大于或等于输出延迟58的任何合适读取延迟66。图4是根据本发明的实施例的用于在高频域中在图1的存储器装置10的数据路径46上读取数据52的实例时序图90，其中读取延迟66近似等于时钟信号56的周期68(例如1*tCK)。

在时钟信号56的第一上升边缘92处，可指示数据52在数据路径46上发送。在时钟信号56的下降边缘54与当数据52在数据路径46上时之间可能存在输出延迟58。

在时钟信号56的下一个上升边缘94处，数据路径46可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获数据路径46。因为读取延迟66(即，时钟信号56的周期68)大于输出延迟58，经捕获并从存储器装置10输出的数据52的阴影部分64包含不是不正确数据的数据。以此方式，增加读取延迟66使得其大于或等于输出延迟58(例如，使得其近似等于时钟信号56的周期68)可确保捕获所请求数据52。

然而，以此方式扩展读取延迟66可能导致在例如针对较低频域对存储器装置10进行编程时没有数据或不正确数据在数据52的后端处捕获而不是在数据52的前端处捕获。图5是根据本发明的实施例的用于在较低频域中在图1的存储器装置10的数据路径46上读取数据52的实例时序图100，其中读取延迟66近似等于时钟信号56的周期68。举例来说，较低频域可小于或等于1.66GHz、1.5GHz、1.25GHz等。特定来说，时钟信号56的频率足够低，使得当时钟信号56为高62时但在时钟信号56转变为低之前，数据52的端102经由数据路径46被捕获并从存储器装置10输出。

在时钟信号56的第一上升边缘92处，可指示数据52在数据路径46上发送。在时钟信号56的第一上升边缘92与当数据52在数据路径46上时之间可能存在输出延迟58。

在时钟信号56的下一个上升边缘94处，数据路径46可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获数据路径46。因而，捕获所请求数据52的阴影部分64。然而，由于在数据路径46被捕获并从存储器装置10输出时(例如，当时钟信号56为高62)出现数据52的端102，因此所捕获的数据路径46的至少一部分82不包含数据52(例如，没有数据或不正确数据)。然后，可从存储器装置10输出所请求数据52及没有数据或不正确数据82的此组合。

为确保捕获所请求数据52，可对数据路径46进行门控，使得可在时钟信号为高时(例如，在62处)存储及读取数据路径46中的所请求数据52。图6是根据本发明的实施例的用于在较低频域中在图1的存储器装置10的数据路径46上读取门控数据112的实例时序图110，其中读取延迟66近似等于时钟信号56的周期68。

在时钟信号56的第一上升边缘92处，可指示数据52在数据路径46上发送。在时钟信号56的第一上升边缘92与当数据52在数据路径46时之间可能存在输出延迟58。

在时钟信号56的下一个下降边缘114处，可指示耦合到数据路径46的锁存器对数据路径46进行门控。因而，在锁存器延迟116之后，锁存器可对数据路径46中的数据52进行门控，从而产生门控数据112。

在时钟信号56的下一个上升边缘94处，门控数据112的阴影部分118可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获门控数据112。对数据路径46进行门控可确保在时钟信号为高时(例如，在62处)捕获并读取数据路径46中的所请求数据52。此外，实施实例时序图110的系统、装置，方法等可在高频域以及较低频域中使用，其中适当结果与频率无关，如在图4的实例时序图90中所见。

图7是根据本发明的实施例的用于确保即使在读取延迟66大于时钟信号56的周期68的一半(例如，近似等于周期68)时也由图1的存储器装置10捕获并输出数据路径46中的所请求数据52的方法130的流程图。特定来说，执行方法130可导致图6的实例时序图110。方法130可由任何合适装置或装置的组合执行，其可响应于在半导体装置中接收时钟信号56的第一上升边缘92而发送指令以在半导体装置的数据路径46上传输数据52，响应于接收时钟信号56的下降边缘114而对数据路径46进行门控以存储门控数据112，以及响应于接收时钟信号56的第二上升边缘94而输出门控数据112。在使用呈特定序列的步骤描述方法130时，应理解，本发明考虑所描述步骤可以与所说明序列不同的序列来执行，并且可跳过或完全不执行某些所描述步骤。在一些实施例中，方法130的至少一些步骤可由半导体装置(例如，存储器装置10)的命令接口14及/或输入/输出(I/O)接口16执行。因而，下文将方法130描述为由I/O接口16执行。然而，应理解，可考虑采用任何合适装置或装置的组合来执行方法130，例如控制器(例如，存储器库控制器、耦合到半导体装置的控制器17等)。

如所说明，I/O接口16接收(过程框132)时钟信号56的第一上升边缘92。响应于接收第一上升边缘92，I/O接口16发送(过程框134)指令(例如，到一或多个存储器库12)以在数据路径46上传输数据52。在时钟信号56的第一上升边缘92与当数据52在数据路径46上时之间可能存在输出延迟58。

然后，I/O接口16接收(过程框136)时钟信号56的下降边缘(例如，下一个下降边缘114)。响应于接收下一个下降边缘114，I/O接口16对数据路径46进行门控(过程框138)以存储门控数据112。特定来说，在锁存器延迟116之后，I/O接口16可将数据路径46上的数据52存储在锁存器中。

I/O接口16接收(过程框140)时钟信号56的第二上升边缘(例如，下一个上升边缘94)。响应于接收第二上升边缘94，I/O接口16输出(过程框142)门控数据112(例如，门控数据112的阴影部分118)。特定来说，I/O接口16可从存储器装置10读取数据118并输出数据118。

因而，在发送指令以在数据路径46上(例如，在第一上升边缘92处)传输所请求数据52与开始输出门控数据118之间的时间(即，读取延迟66)是时钟信号56的周期68。时钟信号56的周期68可大于或等于与在数据路径46上发送所请求数据52相关联的输出延迟58，因此防止没有数据或错误数据在高频域中被读取。此外，对数据路径46进行门控可确保针对较低频域输出所请求数据52。以此方式，可从存储器装置10适当地输出所请求数据52。

在某些情况下，可从存储器装置10请求并由存储器装置10输出多(连续)组数据(例如，数据字)。图8是根据本发明的实施例的用于在较低频域中使用单个时钟在图1的存储器装置10的数据路径46上读取多组门控数据112(例如，多个门控数据字)的实例时序图150，其中读取延迟66近似等于时钟信号56的周期68。

在时钟信号56的第一上升边缘92处，可指示第一数据52在数据路径46上发送。在时钟信号56的第一上升边缘92与当第一数据52在数据路径46上时之间可能存在输出延迟58。

在时钟信号56的下一个下降边缘114处，可指示耦合到数据路径46的第一锁存器对数据路径46进行门控。因而，在锁存延迟116之后，第一锁存器可对数据路径46中的第一数据52进行门控，从而产生第一门控数据112。

在时钟信号56的下一个上升边缘94，第一门控数据112的第一阴影部分118可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获第一门控数据112。另外，第二数据152也可被指示在下一个上升边缘94处在数据路径46上发送。在时钟信号56的下一个上升边缘94与当第二数据152在数据路径46上时之间可能存在输出延迟58。

在时钟信号56的下一个下降边缘154处，可指示锁存器对数据路径46进行门控。因而，在锁存器延迟116之后，锁存器可对数据路径46中的第二数据152进行门控，从而产生第二门控数据156。在一些实施例中，可额外地或替代地指示第二锁存器对数据路径46进行门控。

在时钟信号56的下一个上升边缘158，门控数据156的第二阴影部分160可被捕获并从存储器装置10输出。可在捕获时钟信号56为高62时捕获第二门控数据156。实施实例时序图150的系统、装置、方法等可在高频域以及较低频域中使用。以此方式，可从存储器装置10请求并输出多(连续)组数据(例如，数据字)。

图9是根据本发明的实施例的用于确保由图1的存储器装置10捕获并输出数据路径46中的多组所请求数据(例如，所请求数据字)的方法170的流程图，其中读取延迟66近似等于时钟信号56的周期68。特定来说，执行方法170可导致图8的实例时序图150。方法170可由任何合适装置或装置的组合执行，其可响应于在半导体装置中接收时钟信号56的第一上升边缘92而发送指令以在半导体装置的数据路径46上传输数据52，响应于接收时钟信号56的下降边缘114而对数据路径46进行门控以存储门控数据112，以及响应于接收时钟信号56的第二上升边缘94而输出门控数据112。尽管使用呈特定序列的步骤描述方法170，但应理解，本发明考虑所描述步骤可以与所说明序列不同的序列来执行，并且可跳过或完全不执行某些所描述步骤。在一些实施例中，方法170的至少一些步骤可由半导体装置(例如，存储器装置10)的命令接口14及/或输入/输出(I/O)接口16执行。因而，下文将方法170描述为由I/O接口16执行。然而，应理解，可考虑采用任何合适装置或装置的组合来执行方法170，例如控制器(例如，存储器库控制器、耦合到半导体装置的控制器17等)。

如所说明，I/O接口16接收(过程框172)时钟信号56的第一上升边缘92。响应于接收第一上升边缘92，I/O接口16发送(过程框174)指令(例如，到一或多个存储器库12)以在数据路径46上传输第一数据52。在时钟信号56的第一上升边缘92与当数据52在数据路径46上时之间可能存在输出延迟58。

然后，I/O接口16接收(过程框176)时钟信号56的第一下降边缘(例如，下一个下降边缘114)。响应于接收下一个下降边缘114，I/O接口16对数据路径46进行门控(过程框178)以存储第一门控数据112。特定来说，在锁存器延迟116之后，I/O接口16可将数据路径46上的第一数据52存储在锁存器中。

I/O接口16接收(过程框180)时钟信号56的第二上升边缘(例如，下一个上升边缘94)。响应于接收第二上升边缘94，I/O接口16输出(过程框182)第一门控数据112(例如，第一门控数据112的第一阴影部分118)并发送第二指令(例如，到一或更多存储器库12)以在数据路径46上传输第二数据152。特定来说，I/O接口16可从存储器装置10读取数据118并输出数据118。在时钟信号56的第二上升边缘94与当第二数据152在数据路径46上时之间可能存在输出延迟58。

I/O接口16然后接收(过程框184)时钟信号56的第二下降边缘(例如，下一个下降边缘154)。响应于接收第二下降边缘154，I/O接口16对数据路径46进行门控(过程框186)以存储第二门控数据156。特定来说，I/O接口16可在锁存延迟116之后将数据路径46上的数据152存储在锁存器中。

I/O接口16接收(过程框188)时钟信号56的第三上升边缘(例如，下一个上升边缘158)。响应于接收第三上升边缘158，I/O接口16输出(过程框190)第二门控数据156(例如，第二门控数据156的第二阴影部分160)。特定来说，I/O接口16可从存储器装置10读取第二数据160并输出第三。因而，方法170可捕获多组所请求数据52、152并在数据路径46中从存储器装置10输出多组所请求数据52、152，其中读取延迟66近似等于时钟信号56的周期68。

在一些实施例中，可基于时钟信号56的上升及下降边缘或时钟信号56及反相时钟信号经由多个数据路径46从存储器装置10请求并由存储器装置10输出多组数据(例如，数据字)。图10是根据本发明的实施例的用于基于在较低频域中的时钟信号56的上升及下降边缘来读取图1的存储器装置10的多个数据路径46上的多组门控数据(例如，多个门控数据字)的实例时序图200，其中读取延迟66近似等于时钟信号56的周期68。

在时钟信号56的第一上升边缘92处，可指示第一数据52在第一数据路径46上发送。在时钟信号56的第一上升边缘92与当第一数据52在第一数据路径46上时之间可能存在输出延迟58。

在时钟信号56的下一个下降边缘114处，可指示耦合到数据路径46的第一锁存器对数据路径46进行门控。因而，在锁存器延迟116之后，第一锁存器可对数据路径46中的第一数据52进行门控，从而产生第一门控数据112。第二数据202还可被指示在时钟信号56的下一个下降边缘114处在第二数据路径46上发送。在时钟信号56的下一个下降边缘114与当第二数据202在第二数据路径46时之间可能存在输出延迟58。在实例时序图200中展示使时钟信号56反相的反相时钟信号204。应理解，基于时钟信号56的数据的任何传输、接收及/或门控可额外地或替代地基于反相时钟信号204。因而，在一些实施例中，可额外地或替代地指示第二数据202在反相时钟信号204的第一上升边缘206处在第二数据路径46上发送。

在时钟信号56的下一个上升边缘94处，第一门控数据112的第一阴影部分118可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获第一门控数据112。另外，还可指示第三数据152在下一个上升边缘94处在第一数据路径46上发送。在时钟信号56的下一个上升边缘94与当第三数据152在第一数据路径46上时之间可能存在输出延迟58。此外，可指示耦合到第二数据路径46的第二锁存器在下一个上升边缘94处对第二数据路径46进行门控。因而，在锁存器延迟116之后，第二锁存器可对第二数据路径46中的第二数据202进行门控，从而产生第二门控数据208。在一些实施例中，可额外地或替代地在反相时钟信号204的下一个下降边缘209处对第二锁存器中的第二数据路径46进行门控。

在时钟信号56的下一个下降边缘154处，可指示第一锁存器对数据路径46进行门控。因而，在锁存器延迟116之后，第一锁存器可对第一数据路径46中的第三数据152进行门控，从而产生第三门控数据156。第二门控数据208的第二阴影部分210还可在时钟信号56的下一个下降边缘154处被捕获并从存储器装置10输出。可在时钟信号56为低212时捕获第二门控数据208。在一些实施例中，第二门控数据208可额外地或替代地在反相时钟信号204的下一个上升边缘214处被捕获并从存储器装置10输出。因而，可在反相时钟信号204为高216时捕获第二门控数据208。另外，第四数据218也可被指示在时钟信号56的下一个下降边缘154处在第二数据路径46上发送。在时钟信号56的下一个下降边缘154与当第四数据218在第二数据路径46上时之间可能存在输出延迟58。在一些实施例中，可额外地或替代地指示第四数据218在反相时钟信号204的下一个上升边缘214处在第二数据路径46上发送。

在时钟信号56的下一个上升边缘158处，第三门控数据156的第三阴影部分160可被捕获并从存储器装置10输出。可在时钟信号56为高62时捕获第三门控数据156。另外，可指示耦合到第二数据路径46的第二锁存器在下一个上升边缘158处对第二数据路径46进行门控。因而，在锁存器延迟116之后，第二锁存器可对第二数据路径46中的第四数据218进行门控，从而产生第四门控数据220。在一些实施例中，可额外地或替代地在反相时钟信号204的下一个下降边缘222处在第二锁存器中对第二数据路径46进行门控。

在时钟信号56的下一个下降边缘224处，第四门控数据220的第四阴影部分226也可被捕获并从存储器装置10输出。可在时钟信号56为低212时捕获第四门控数据220。在一些实施例中，第四门控数据220可在反相时钟信号204的下一个上升边缘228处被额外地或替代地捕获并从存储器装置10输出。因而，可在反相时钟信号204为高216时捕获第二门控数据208。

实施实例时序图200的系统、装置、方法等可在高频域以及低频域中使用。另外，尽管实例时序图200说明读取多组门控数据(例如，多个门控数据字)，但应理解，实例性时序图200也可应用于读取单组门控数据(例如，单个门控数据字)。以此方式，可基于时钟信号56的下降边缘或时钟信号56及反相时钟信号204经由多个数据路径46从存储器装置10请求并由存储器装置10输出多组数据(例如，数据字)。

图11是根据本发明的实施例的用于基于输入时钟信号56的上升及下降边缘而确保由图1的存储器装置10经由多个数据路径46捕获及输出多组所请求数据(例如，所请求数据字)的方法240的流程图，其中读取延迟66近似等于时钟信号56的周期68。特定来说，执行方法240可导致图10的实例时序图200。方法240可由任何合适装置或装置的组合执行，其可响应于在半导体装置中接收时钟信号56的第一上升边缘92而发送指令以在半导体装置的数据路径46上传输数据52，响应于接收时钟信号56的下降边缘114而对数据路径46进行门控以存储门控数据112，以及响应于接收时钟信号56的第二上升边缘94而输出门控数据112。此外，在一些实施例中，方法240的任何步骤可额外地或可替代地在反相时钟信号204的上升边缘或下降边缘执行。尽管使用呈特定序列的步骤描述方法240，应理解，本发明考虑所描述步骤可以与所说明序列不同的序列来执行，并且可跳过或完全不执行某些所描述步骤。在一些实施例中，方法240的至少一些步骤可由半导体装置(例如，存储器装置10)的命令接口14及/或输入/输出(I/O)接口16执行。因而，下文将方法240描述为由I/O接口16执行。然而，应理解，可考虑采用任何合适装置或装置的组合来执行方法240，例如控制器(例如，存储器库控制器、耦合到半导体装置的控制器17等)。

如所说明，I/O接口16接收(过程框242)时钟信号56的第一上升边缘92。响应于接收第一上升边缘92，I/O接口16发送(过程框244)第一指令(例如，到一或多个存储器库12)以在数据路径46上传输数据52。在时钟信号56的第一上升边缘92与当数据52在第一数据路径46上时之间可能存在输出延迟58。

I/O接口16然后接收(过程框246)时钟信号56的第一下降边缘(例如，下一个下降边缘114)。响应于接收下一个下降边缘114，I/O接口16对第一数据路径46进行门控(过程框248)以存储第一门控数据112，并发送第二指令(例如，到一或多个存储器库12)以在第二数据路径46上传输第二数据202。特定来说，I/O接口16可在锁存延迟116之后将第一数据路径46上的第一数据52存储在第一锁存器中。在时钟信号56的下一个下降边缘114与当第二数据202在第二数据路径46上时之间可能存在输出延迟58。在一些实施例中，可额外地或替代地指示第二数据202在反相时钟信号204的第一上升边缘206处在第二数据路径46上发送。

I/O接口16接收(过程框250)时钟信号56的第二上升边缘(例如，下一个上升边缘94)。响应于接收第二上升边缘94，I/O接口16输出(过程框252)第一门控数据112(例如，第一门控数据112的第一阴影部分118)，发送第三指令(例如，到一或多个存储器库12)以在第一数据路径46上传输第三数据152，并且对第二数据路径46进行门控以存储第二门控数据208。特定来说，I/O接口16可从存储器装置10读取数据118并且输出数据118。在时钟信号56的下一个上升边缘94与当第三数据152在第一数据路径46上时之间可能存在输出延迟58。在锁存器延迟116之后，I/O接口16可将第二数据路径46上的第二数据202存储在第二锁存器中。在一些实施例中，可额外地或替代地在反相时钟信号204的第一下降边缘209处在第二锁存器中对第二数据路径46进行门控。

I/O接口16然后接收(过程框254)时钟信号56的第二下降边缘(例如，下一个下降边缘154)。响应于接收第二下降边缘154，I/O接口16对第一数据路径46进行门控(过程框256)以存储第三门控数据156，输出第二门控数据208(例如，第二门控数据208的第二阴影部分210)，并发送第四条指令(例如，到一或多个存储器库12)以在第二数据路径46上传输第四数据218。特定来说，I/O接口16可在锁存延迟116之后将第一数据路径46上的数据152存储在第一锁存器中。I/O接口16可从存储器装置10读取数据210并输出数据210。在时钟信号56的第二下降边缘154与当第四数据218在第二数据路径46上时之间可能存在输出延迟58。在一些实施例中，第二门控数据208可额外地或替代地在反相时钟信号204的第二上升边缘214处被捕获并从存储器装置10输出。类似地，可额外地或替代地指示第四数据218在反相时钟信号204的第二上升边缘214处在第二数据路径46上被发送。

I/O接口16接收(过程框258)时钟信号56的第三上升边缘(例如，下一个上升边缘158)。响应于接收第三上升边缘158，I/O接口16输出(过程框260)第三门控数据156(例如，第三门控数据156的第三阴影部分160)并对第二数据路径46进行门控以存储第四门控数据220。特定来说，I/O接口16可从存储器装置10读取第三数据160并输出第三数据160。I/O接口16还可在锁存延迟116之后将第二数据路径46上的第四数据218存储在第二锁存器中。在一些实施例中，可额外地或可替代地在反相时钟信号204的第二下降边缘222处在第二锁存器中对第二数据路径46进行门控。

I/O接口16然后接收(过程框262)时钟信号56的第三下降边缘(例如，下一个下降边缘224)。响应于接收第三下降边缘224，I/O接口16(过程框264)第四门控数据220(例如，第四门控数据220的第四阴影部分226)。在一些实施例中，第四门控数据220可额外地或替代地在反相时钟信号204的第三上升边缘228处被捕获并从存储器装置10输出。

因而，方法240可基于输入时钟信号56的上升边缘及下降边缘捕获多组所请求数据52、202、152、218并在数据路径46中从存储器装置10输出多组所请求数据52、202、152、218，其中读取延迟66近似等于时钟信号56的周期68。

图12是根据本发明的实施例的可对数据路径46进行门控的锁存器280的示意图。如所说明，锁存器280可接收数据路径46及时钟信号56作为输入(例如，经由输入引脚)。在一些实施例中，锁存器280可包含额外输入，例如反相时钟信号204、停用数据信号，其可使锁存器280不能传递数据及/或存储数据的停用数据信号，以及可操纵门控数据112的设置及复位信号。

当时钟信号56为低时，锁存器280可使数据路径46能够流过锁存器280并作为门控数据112输出。因而，在图10的实例时序图200中，举例来说，在时钟信号56的第一下降边缘114之后(并且在锁存延迟116之后)，门控数据112是数据52。

当时钟信号56为高62时，锁存器280可对数据路径46进行门控以在时钟信号56为高62的持续时间内被存储并作为门控数据112输出。因而，在图10的实例时序图200中，举例来说，在时钟信号56的第二上升边缘94之后，门控数据112(例如，门控数据112的阴影部分118)是在时钟信号56为高62的持续时间内是数据52。以此方式，如果在时钟信号56为高62的同时在数据52在数据路径46上之后在数据路径46上存在其它数据或无数据，那么读取及输出门控数据112将继续读取及输出所请求数据52。

图13是根据本发明的实施例的确保当读取延迟66大于时钟信号56的周期68的一半(例如，近似等于)时由图1的存储器装置10捕获及输出数据路径46中的所请求数据的系统290的图。系统290可例如执行图7、9及11的方法130、170及240。

系统290可包含第一锁存器292，其可类似于如图12中所描述的锁存器280。第一锁存器292可包含第一数据路径294(数据路径46中的数据路径)及时钟信号56作为输入。至少基于这些输入，第一锁存器292可输出第一门控数据(例如，门控数据112)。时钟信号56及第一门控数据112也可输入到第一与非门296中。

系统290还可包含第二锁存器298，其可类似于如图12中所描述的锁存器280。第二锁存器298可包含第二数据路径297(数据路径46中的数据路径)及反相时钟信号204作为输入。在一些实施例中，第二锁存器298可替代地接收时钟信号56，并且产生反相时钟信号204(例如，经由反相器)。至少基于这些输入，第二锁存器298可输出第二门控数据(例如，门控数据208)。反相时钟信号204及第二门控数据208也可输入到第二与非门299中。与非门298、299分别对锁存器292、298的输出进行门控，以在相应时钟为低时阻止数据通过锁存器292、298。然后，第一与非门296及第二与非门299的输出可被输入到两个后续与非门300、301中。后续与非门300、301确保在锁存器292、298的输出之间的输出302上没有数据冲突。换句话说，系统290可基于两个后续与非门300、301的输出来产生输出302。以此方式，可从存储器装置10适当地输出所请求数据52。

图14是根据本发明的实施例的可对数据路径46进行门控的锁存器303的示意图。在一些实施例中，锁存器303可用作图2的锁存器280及/或图13中的锁存器292、298。如所说明，锁存器303可经由输入引脚接收时钟信号56、反相时钟信号204及数据路径46作为输入。至少基于这些输入及锁存器303中的电路(例如，反相器)，锁存器303可输出门控数据112。

图15是根据本发明的实施例的确保由图1的存储器装置10捕获及输出数据路径46中的所请求数据的系统320的图，其中读取延迟66近似等于时钟信号56的周期68。系统320可例如执行图7、9及11的方法130、170及240。

系统320可包含第一锁存器322，其可包含与如图14中所描述的锁存器303类似的锁存器。第一锁存器322可包含以下作为输入：第一数据路径294、时钟信号56及反相时钟信号204。至少基于这些输入，第一锁存器322可输出第一门控数据327。时钟信号56及第一门控数据327然后可被输入到第一与非门330中。

系统320还可包含第二锁存器332，其可包含与如图14中所描述的锁存器303类似的锁存器。第二锁存器332可包含以下作为输入：第二数据路径297、反相时钟信号204及时钟信号56。至少基于这些输入，第二锁存器332可输出第二门控数据337。然后可将反相时钟信号204及第二门控数据337输入到第二与非门340。然后可将第一与非门330及第二与非门340的输出输入到第三及第四与非门342、344中。第三及第四与非门342、344的输出可被组合并输入到第一开关346中，第一开关346也可包含正电力供应器V_DD 348作为输入。

系统320还可包含第三锁存器350，其可包含与如图15中所描述的锁存器306类似的锁存器。第三锁存器350可包含以下作为输入：第一数据路径294、时钟信号56及反相时钟信号204。至少基于这些输入，第三锁存器350可输出第三门控数据354。然后可将时钟信号56及第三门控数据354输入到第五与非门356中。

系统320还可包含第四锁存器358，其可包含与如图15中描述的锁存器306类似的锁存器。第四锁存器358可包含以下作为输入：第二数据路径297、反相时钟信号204及时钟信号56。至少基于这些输入，第四锁存器358可输出第四门控数据362。然后可将反相时钟信号204及第四门控数据362输入到第六与非门364。然后可将第五与非门356及第六与非门364的输出输入到第七及第八与非门366、368中。第七与第八与非门366、368的输出可被组合并输入到第二开关370中，第二开关370也可包含负电力供应V_SS 372作为输入。第一开关346及第二开关370的输出可被组合到输入374中，输出374可从存储器装置10输出(例如，经由DQ信号44中的一或多者)。以此方式，可从存储器装置10适当地并且自由地输出所请求数据52。在一些实施例中，系统320可在NAND门342、344与开关346之间及/或在与非门366、368与开关370之间包含额外电路，例如缓冲器级。

尽管本发明可能易于进行各种修改及替代形式，但已在图式中通过实例的方式展示特定实施例，并且已在本文中对其进行详细描述。然而，应理解，本发明并不希望限于所揭示的特定形式。而是，本发明希望覆盖落入由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。

本文呈现及主张的技术被参考并应用于具有实际性质的物质对象及具体实例，其可证明改进本技术领域，因此不是抽象的、无形的或纯粹理论上的。此外，如果附在本说明书末尾的任何权利要求含有被指定为“用于[执行][功能]的构件…”或“用于[执行][功能]的步骤...”的一或多个要素，那么希望根据35U.S.C.112(f)解释此类要素。然而，针对含有以任何其它方式指定的要素的任何权利要求，都不希望根据35U.S.C.112(f)解释此类要素。