电子装置、存储器装置及其存储器单元的写入操作方法
阅读说明：本技术 电子装置、存储器装置及其存储器单元的写入操作方法 (Electronic device, memory device and write operation method of memory unit of memory device ) 是由 马合木提·斯楠吉尔 陈炎辉 林彦廷 廖宏仁 张琮永 于 2019-06-18 设计创作，主要内容包括：十二晶体管(12T)存储器单元用于存储器装置,其中,所述存储器装置包括：传输门、可操作地连接到所述传输门的交叉耦合反相器电路、和可操作地连接到所述交叉耦合反相器电路的三态反相器。所述交叉耦合反相器包括交叉耦合的另一三态反相器和反相器电路。公开了用于12T存储器单元的各种操作以及执行这些操作的电路。本发明的实施例还提供了电子装置和存储器装置的存储器单元的写入操作方法。(A twelve transistor (12T) memory cell for a memory device, wherein the memory device comprises: a transmission gate, a cross-coupled inverter circuit operatively connected to the transmission gate, and a tristate inverter operatively connected to the cross-coupled inverter circuit. The cross-coupled inverter comprises another tri-state inverter and an inverter circuit that are cross-coupled. Various operations for a 12T memory cell and circuits for performing these operations are disclosed. Embodiments of the present invention also provide an electronic device and a write operation method of a memory cell of a memory device.)
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地涉及电子装置、存储器装置及其存储器单元的写入操作方法。
背景技术
静态随机存取存储器(SRAM)是使用双稳态电路以位形式存储数据而不需要刷新的一种类型的半导体存储器。存储器阵列包括布置为多行或多列的多个存储器单元。每个存储器单元通常包括与电源电压和参考电压的连接。位线(BL)用于访问存储器单元，其中，字线(WL)控制与位线的连接。字线通常耦合到存储器阵列的行中的存储器单元，其中不同的字线设置为用于不同行。
一些SRAM存储器单元包括连接在上参考电位和下参考电位之间的晶体管，其中两个存储节点中的一个存储要存储的数据(如“1”)，存储节点中的另一个存储互补数据(如“0”)。例如，一种典型的SRAM存储器单元布置包括6个晶体管(“6T”)。SRAM单元中的每位存储在多个晶体管中的四个晶体管上，其中，该四个晶体管形成两个交叉耦合反相器。另外两个晶体管连接到存储器单元字线，以在读取和写入操作期间，通过选择性地将单元连接到其位线来控制对存储器单元的访问。
在某些情况下，由于写入能力、读稳定性和读取能力问题，所以6T存储器单元在低电压电平下可能无法适当地工作。可选存储器单元设计可以在低电压电平下工作，但这些设计中的一些存在其他问题。例如，存储器单元设计可能会消耗存储器阵列中更大数量的面积，或者至少部分地基于存储器单元的布局制造存储器单元可能会面临困难。
发明内容
根据本发明的一方面，提供了一种存储器装置，包括：存储器单元，包括：传输门；交叉耦合反相器电路，可操作地连接到所述传输门，所述交叉耦合反相器包括交叉耦合的第一三态反相器和反相器；以及第二三态反相器，可操作地连接到所述交叉耦合反相器电路。
根据本发明的另一方面，提供了一种对存储器装置中的存储器单元执行写入操作的方法，所述方法包括：基于地址，从与所述地址相关联的存储器单元中读取数据；将所述数据存储在第一存储装置中；接收要写入所述存储器单元的输入数据；将所述输入数据存储在第二存储装置中；接收与所述存储器单元相关联的掩码数据，所述掩码数据指示写入操作是掩码写入操作还是非掩码写入操作；当所述掩码数据表示所述写入操作是所述掩码写入操作时，接收存储在所述第一存储装置中的数据并将所述数据写入所述存储器单元中；以及当所述掩码数据指示所述写入操作是所述非掩码写入操作时，接收存储在所述第二存储装置中的输入数据并将所述输入数据写入所述存储器单元中。
根据本发明的又一方面，提供了一种电子装置，包括：处理装置；以及存储器装置，可操作地连接到所述处理装置，所述存储器装置包括：存储器单元，包括：传输门；交叉耦合反相器电路，可操作地连接到所述传输门，所述交叉耦合反相器电路包括与所述反相器交叉耦合的第一三态反相器；和第二三态反相器，可操作地连接到所述交叉耦合反相器电路。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸；
图1示出了根据一些实施例的存储器单元的示意图；
图2示出了根据一些实施例的图1中所示的存储器单元的示例性布局；
图3示出了根据一些实施例的示例性存储器装置的框图；
图4示出了将输入数据写入一个或多个存储器单元的示例性方法的流程图；
图5示出了根据一些实施例的适用于执行图4中所示方法的存储器装置的单位写入电路的示意图；
图6示出了根据一些实施例的在图5中所示的读取电路的读路径和写入电路的写路径；
图7示出了根据一些实施例的用于图5中所示的存储器装置的读取操作的示例性时序图；
图8示出了根据一些实施例的用于图5中所示的存储器装置的掩码写入操作(masked write operation)的示例性时序图；
图9示出了根据一些实施例的配置为执行列多路复用的存储器装置的示意图；
图10示出了根据一些实施例的示出穿透写入操作的示例性示意图；
图11示出了根据一些实施例的存储器装置和用于电源管理的电路的框图；以及
图12示出了根据一些实施例的可以包括一个或多个存储器装置的示例性系统。
具体实施方式
本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文中所述实施例提供了用于存储器装置的十二晶体管(12T)存储器单元，该存储器装置包括传输门、可操作地连接到该传输门的交叉耦合反相器电路和可操作地连接到交叉耦合反相器电路的三态反相器。交叉耦合反相器包括交叉耦合的另一三态反相器和反相器电路。与其他类型的存储器单元(例如，6T存储器单元)相比较，12T存储器单元能够以更低电压运行。12T存储器单元支持多种操作，包括但不限于读取和写入操作、位写入操作、字节写入操作、列多路复用操作、测试操作和/或电源管理操作。可以使用任何合适的存储器装置，该存储器装置包括但不限于静态随机随机存储器(SRAM)装置。
图1示出了根据一些实施例的存储器单元的示意图。存储器单元100包括12个晶体管M1-M12。在所示的实施例中，晶体管M1、M4、M7、M8、M11和M12为n型晶体管，晶体管M2、M3、M5、M6、M9和M10为p型晶体管。晶体管M5、M6、M7、M8串联连接，并且配置为三态反相器102。晶体管M5的源极可操作地连接到第一电源104(如VDD)，并且晶体管M8的源极可操作地连接到第二电源106(如VSS或接地电压)。晶体管M5的漏极可操作地连接到晶体管M6的源极，并且晶体管M7的源极可操作地连接到晶体管M8的漏极。在三态反相器102的节点108处，晶体管M6的漏极与晶体管M7的漏极可操作地相互连接。晶体管M6的栅极与晶体管M7的栅极可操作地连接在节点110处。晶体管M5的栅极可操作地连接到字线(WL)信号线，并且晶体管M8的栅极可操作地连接到字线条(WLB，又称反相字线)信号线上。WLB上的信号是WL上信号的补码。
晶体管M1和M2并联连接，并且配置为传输门112。传输门112的输入信号线为位线(BL)，并且传输门112的输出信号线可操作地连接到节点108。晶体管M1的栅极可操作地连接到WL信号线，晶体管M2的栅极可操作地连接到WLB信号线。
晶体管M3、M4串联连接并且配置为反相器114。晶体管M3的源极可操作地连接到第一电源104，并且晶体管M4的源极可操作地连接到第二电源106。晶体管M3的漏极在节点116处可操作地连接到的晶体管M4的漏极。晶体管M3、M4的栅极在节点118处可操作地连接在一起。节点116可操作连接到节点110，并且节点118可操作连接到节点108。因此，三态反相器102与反相器114可操作地连接在一起并且形成交叉耦合反相器电路120。
晶体管M9、M10、M11、M12串联连接并配置为三态反相器122。晶体管M9的源极可操作地连接到第一电源104，并且晶体管M12的源极可操作地连接到第二电源106。晶体管M9的漏极可操作地连接到晶体管M10的源极，并且晶体管M11的源极可操作地连接到晶体管M12的漏极。晶体管M10的漏极和晶体管M11的漏极在三态反相器122的节点124处可操作地连接。节点124可操作地连接到读位线(RBL)信号线。晶体管M9、M12的栅极在节点126处可操作地连接在一起。节点126可操作地连接到节点116。晶体管M10的栅极可操作地连接到读字线条(RWLB)信号线，并且晶体管M11的栅极可操作地连接到读字线(RWL)信号线。RWLB上的信号是RWL上的信号的补码。
图2示出了根据一些实施例的图1中所示的存储器单元的示例性布局。在所示的实施例中，诸如位线信号线(例如，BL和BLB)的存储器单元的列信号线可以位于第一金属层中，并且诸如字信号线(例如，WL和WLB)行信号线可以位于第二金属层中。为了清晰起见，图2中没有示出行信号线。
存储器单元200的边界由虚线202表示。接触件204、206、208、210、212、214、216、218提供非金属层220(如多晶硅层)与金属层(如第二金属层)之间的导电接触件。金属层可以包括字信号线WLB、WL、RWL和RWLB，以及用于BL_in、BLB-in、以及和第一电源和第二电源(例如VDD和VSS)的信号线。在所述实施例中，存储器单元200是四非金属宽存储器单元，其中，非金属层图案化为包括四条非金属线222、224、226、228(例如，四条多晶硅线)。其他实施例可以包括任何适当数量的非金属线，例如，六条线或七条线。
与具有不同数量的非金属线的存储器单元相比较，该四非金属线的优点是位线的长度较短。较短的位线具有较小电容。此外，可以更快地执行存储器单元的操作(例如，读取或写入)，并且存储器单元可以在较低的电压下运行。
接触件230、232、234、236、238、240提供介于金属层(例如，第一金属层)和另一金属层(未显示)之间的导电接触件。接触件设置为用于金属信号线BL、RBL、BL_in、BLB-in线以及第一电源和第二电源(如VDD和VSS)与另一金属信号线之间的导电连接。
氧化物区域在存储器阵列中的存储器单元之间是连续的。在存储器阵列包含子阵列的实施例中，氧化物区域可以在每个子阵列中是连续的，或者氧化物区域可以在整个存储器阵列中是连续的。
具有较高阈值电压的晶体管可以提供更多电流但随着晶体管截止可能经历更高泄漏。具有较低阈值电压的晶体管可以提供更少电流但是随着晶体管截止可能经历更低泄漏。在一些实施例中，存储器单元100、200中的部分或全部的晶体管可以有不同的掺杂水平以产生不同的阈值电压(更高或更低阈值电压)。存储器单元中的一些晶体管可以通过较低阈值电压设计为更快。
在一方面，存储器单元100、200的读端口中的晶体管可以以与存储器单元100、200的写端口中的晶体管不同的阈值电压运行。例如，在一个实施例中，可以将存储器单元设计为使读端口中的晶体管比写端口中的晶体管运行得更快。在该示例性实施例中，与写端口中的晶体管的阈值电压相比较，读端口中的晶体管可以在更低的阈值电压下工作(在写端口中的晶体管可以相对于读端口中的晶体管的阈值电压以更高的阈值电压工作)。在一些情况下，在读端口中的晶体管可能比在写端口的晶体管具有更高的泄漏电流，但是用于读端口的总泄漏电流仍然小于在存储器单元中的以较低阈值电压运行的所有晶体管(读端口和写端口这两者)的总泄漏电流。
参照图1和2，传输门112和交叉耦合反相器电路120(如三态反相器102和反相器114)形成写端口128，而三态反相器122为读端口130。写端口的晶体管可以在第阈值电压VT1下工作并且读端口中的晶体管可以在第二阈值电压VT2下工作，其中，根据晶体管的设计(例如，晶体管的掺杂水平)，VT1＝VT2，VT1＜VT2或VT1＞VT2。假设与其他端口(例如，写端口)中的晶体管的阈值电压相比较，具有该阈值电压的诸如读端口的一个端口中的晶体管在较低电压下工作，则与所有晶体管在更高的阈值电压工作的存储器单元相比较，这样生产的存储器单元具有相同或更高的操作性能(例如，更快的读操作)和低泄漏电流。
图3示出了根据一些实施例的示例性存储器装置的框图。示例性存储器装置使用层次结构以用于存储器装置中的每个读路径。在其他实施例中，读路径可以具有非层次结构(例如，非全局读位线)。存储器装置的性能标准可以确定使用分层结构还是使用非分层结构。为了简单起见，没有描述缓冲器、输入数据锁存器、输出数据锁存器的使能信号和停用信号以及输出数据锁存器和输入数据锁存器的时钟信号(rck、wck)。
存储器阵列302中的每个存储器单元300可以配置为图1中所示的12T存储器单元。存储器单元300被分组成多个子阵列304。在示例性分层结构的读路径中，子阵列304中的每个存储器单元300可操作地连接到局部读位线(LRBL)。LRBL可操作地连接到驱动器电路306的输入，并且驱动器电路306的输出可操作地连接到全局读位线(GRBLB)。驱动器电路306(例如GRBLB)的输出可操作地连接到输出存储装置308的输入。输出存储装置308的输出可操作地连接到输出驱动器电路310的输入。输出驱动器电路310的输出是输出数据Q。可以使用任何合适的输出存储装置。例如，输出存储装置308可以是锁存器电路。
存储器装置312中的写路径可以是非层次结构的读路径。在写路径中，在输入存储装置314的输入处接收输入数据D。输入存储装置314的输出可操作地连接到输入驱动器电路316的输入。输入驱动器电路316的输出是字位线(WBL)，该字位线可操作地连接到存储器阵列302中的每个单元。任何合适的输入存储装置都可以使用。例如，输入存储装置314可以是锁存器电路。
此外，任何合适的驱动器电路和锁存器电路可以分别用于驱动器电路306、310、316和存储装置308、314。例如，输入和输出存储装置308、314可以按以下方式实现：第一三态驱动器的输出连接到反相器电路的输入；反相器电路的输出连接到第二三态驱动器电路的输入；和第二三态驱动器电路的输出连接到反相器电路的输入。GRBLB连接到第一三态驱动器电路的输入。驱动器电路306可以是三态驱动器电路。
在某些实施例中，存储器装置可以提供位写入操作和/或字节写入操作。位写入操作允许在写入操作期间将输入数据仅写入选择存储器单元。当前存储在非选择存储器单元中的数据不会更改(例如，被重写到存储器单元)。字节写入操作允许在写入操作期间将输入数据仅写入存储器单元的选择字节。存储在存储器单元的非选择字节中的数据不会更改(例如，被重写到存储器单元的字节)。输入数据或存储的数据是否写入存储器单元都基于掩码数据，其中，掩码数据指示将输入数据还是存储的数据写入存储器单元。
图4示出了使用位写入或字节写入操作将输入数据写入一个或多个存储器单元的示例性方法的流程图。如本文中所使用的术语“存储器单元”是指一个存储器单元或一字节的多个存储器单元。最初，如框400所示，接收用于一个或多个存储器单元的写入操作的地址。例如，该地址可以与存储器阵列中的独立存储器单元相关联(例如，存储器单元的行)，或者地址可以与存储器阵列中的一个或多个字节的存储器单元相关联。存储在与该地址相关联的一个或多个存储器单元的每个存储器单元中的数据将被读取并存储在存储器装置(框402和404)中。任何合适的存储装置都可以用于存储数据。例如，数据锁存器电路可以包含在每个存储器单元的输出电路中，并用于存储数据。
在框406中接收并存储输入数据和掩码数据。输入数据可以是单位，也可以是多位。对于位写入操作，掩码数据可以是单位或多位，其中掩码数据中的每位都与输入数据中的特定位和地址中指定的特定存储器单元相关联。例如，可以在406块中接收8位输入数据和8位掩码数据，掩码数据中的每位都与输入数据中的相应位相关联，以将其该输入数据写入地址中指定的相应存储器单元。
对于字节写入操作，掩码数据可以是单位或多位，其中掩码数据中的每位都与特定字节的输入数据的相关联，以将该输入数据的特定字节写入地址中所指定的特定字节的存储器单元中。例如，可以在框406处接收16位输入数据(或两个字节的输入数据)。掩码数据可以是两位，其中，掩码数据的每位都与对应字节的输入数据相关联，以将该对应字节的输入数据写入地址中所指定的特定字节的存储器单元。
在框408中，确定是否将数据写入存储器单元中。如果没有，则处理返回到框400，其中方法等待接收另一地址。当数据写入存储器单元中时，该方法转到框410，其中，基于与存储器单元相关联的掩码数据选择在框406块处接收的用于存储器单元的输入数据，或者在框402、404处从存储器单元读取的和存储的存储数据。然后，在框412处将选择的数据(输入数据或存储的数据)写入存储器单元中。
图5示出了根据一些实施例的适用于执行图4所示的方法的存储器装置的单位写入电路的示意图。本文中所使用的术语“单位写入”是指配置成执行位写入操作和/或字节写入操作的电路。在一方面，单位写入电路500可操作地连接到存储器阵列中的存储器单元列。因此，当存储器阵列包括第一列存储器单元和第二列存储器单元时，第一单位写入电路500可操作地连接至第一列存储器单元并且第二单位写入电路500可操作地连接到第二列存储器单元。
WWL、WWLB、RWL、RWLB、WBL和RBL分别表示写字线(WWL)、写字线条(WWLB)、读字线(RWL)、读字线条(RWLB)、写位线(WBL)和读位线(RBL)。为简洁起见，仅对其中一些信号进行详细讨论。
一列存储器单元中的每个存储器单元502可以实现为如图1所示的12T存储器单元。单位写入电路500是经由WBL(例如，图1中的BL)和读位线(RBL)(例如，在图1中的三态反相器122的节点124)可操作地连接到列中的每个存储器单元。在写路径中，存储输入数据D的输入存储装置504的输入处接收输入数据D(例如，位)。在存储掩码数据的掩码存储装置506的输入处接收掩码数据BW。选择电路508的输入可操作地连接到输入存储装置504的输出(dlat)和读路径中存储器单元存储装置512的输出。掩码存储装置506的输出(bwlat)可操作地连接到选择电路508的选择输入。选择电路508的输出可操作地连接到驱动器电路510的输入，并且所述驱动器电路510的输出可操作地连接到WBL。
在读路径中，RBL可操作地连接到存储器单元存储装置512的输入，当执行位写入或字节写入操作时存储从存储器单元502读取的数据。存储器单元存储装置512的输出可操作地连接到输出存储装置514的输入。输出存储装置的输出可操作地连接到反相器电路516。反相器电路516的输出为输出数据Q。
当执行位写入或字节写入操作时，RWL和RWLB信号用于选择存储器阵列中的特定行，并且RBL信号用于选择存储器阵列中的特定列。存储在存储器单元502中的数据从存储器单元502读取并存储在存储器单元存储装置512中。用于存储器单元502的输入数据D存储在输入存储装置504中，并且与用于存储器单元502的输入数据相关联的掩码数据BW存储在掩码存储装置506中。根据掩码数据的极性(如a1或a0)，选择电路508输出输入数据或存储的数据。然后将选择的数据写入存储器单元502中。例如，当掩码数据为“1”时，选择电路508可以输出输入数据，并将输入数据写入存储器单元502中。可选地，当掩码数据为“0”时，选择电路508可以输出存储的数据，并存储的数据被写入存储器单元502中。其他实施例不限于掩码数据的这种配置。在一些实施例中，当掩码数据为“0”时将输入数据写入存储器单元502中，并且当掩码数据为“1”时将存储的数据写入存储器单元502中。
任何合适的驱动器电路和存储器装置都可以分别用于驱动器电路510、518和存储装置504、512、514。例如，存储装置504、512、514可以均为锁存器电路。锁存器电路可以通过以下方式实现：第一三态驱动器的输出连接到反相器电路的输入；反相器电路的输出连接到第二三态驱动器电路的输入；和第二三态驱动器电路的输出连接到反相器电路的输入。驱动器电路510、518可以是三态驱动器电路。
图6示出了根据一些实施例的图5所示的读取电路的读路径和写入电路的写路径。非掩码写路径包括选择电路508输出输入数据并且将该输入数据被写入到存储器单元(在图6中未示出)中。掩码写路径包括存储器单元存储装置512输出从存储器单元读取的数据(“保存的数据”)，选择电路508输出存储的数据并且将存储的数据写入到存储器单元中。读路径包括存储器单元存储装置512存储从存储器单元读取的数据并且输出存储装置514存储从存储器单元读取的数据并输出该数据作为输出数据。
图7示出了根据一些实施例的图5所示的存储器装置中的读取操作的示例性时序图。在读取操作开始时，读字线(RWL)上的信号电平转到高电平(如V1)，读位线(RBL)上的信号电平从低电平(如0v)转换为到高电平。在RBL上的信号电平转换为高水平的同时，存储器单元存储装置512中的三态驱动器电路的使能信号(drbl)转到高水平并且输出存储装置514中的三态驱动器电路的时钟信号(rck)转到高水平。当RBL上的信号电平基本上处于高电平时，输出存储装置514输出从存储器单元读取的数据(Q)，并且RWL、drbl和rck的信号电平返回低电平。
图8示出了根据一些实施例的图5所示的存储器装置中掩码写入操作的示例性时序图。在掩码写入操作开始时，读字线(RWL)上的信号电平转到高电平(例如，V1)并且用于存储器单元i的读位线(RBL(i))上的信号电平从低电平(例如，0v)转换为高电平。在RBL上的信号电平转换为高电平的同时，存储器单元存储装置512中的三态驱动器电路的使能信号(drbl)在时间周期内转到高电平，然后返回低电平。当drbl返回低电平时，三态驱动器电路510的使能信号(dwbl)转到高电平。当RBL(i)上的信号电平基本上处于高水平并且RWL上的信号电平返回低水平，并且在dwbl处于高水平的同时，用于存储器单元i的字位线(WBL(i))的信号电平转到高水平并且存储在存储器单元存储装置510中的数据写入存储器单元i。然后，WWL和dwbl上的信号水平返回低水平。
图9示出了根据一些实施例的配置为执行列多路复用的存储器装置的示意图。在所示的实施例中，结合两列描述列多路复用。存储器阵列中的每行对应于特定地址。例如，如果一行包含16个存储器单元，则地址将是16位。对于列多路复用，16个存储器单元被分成两组，现在每个物理行对应两个地址(例如，一个地址中的8位与8个存储器单元相关联，而另一个地址中的8位与其他8个存储器单元相关联)。
其他实施例不限于两列。可以对存储器阵列中的2n列执行列多路复用，其中n等于或大于1，2n的值小于或等于地址中的位数。例如，对于4列，16个存储器单元被分成4组，现在每行对应4个地址(例如，每个地址具有4位，并且与4组中的相应一组相关联)。对于8列，16个存储器单元被分成8组，并且每个物理行现在对应于8个地址(例如，每个地址具有两位，并且与8组中的一组相关联)。由于地址包含16位，所以列多路复用可以通过16列使用，而行对应于16个地址(每个存储器单元与地址中的特定位和16个存储器单元中的特定存储器单元相关联)。
在一些情况下，数据在写入操作期间被写入行中的每个存储器单元。因此，与存储器阵列关联的地址数量基于存储器阵列中的行数。例如，如果存储器阵列具有64行，而每行具有16个存储器单元，则不执行列多路复用的存储器阵列与64个地址(每行一个地址)相关联。列多路复用提供了更好的纵横比，可以增加存储器阵列的深度。例如，对于使用存储器阵列中的4列执行列多路复用的存储器阵列，16个存储器单元的每行被分组为4个存储器单元的4组，并且每组与给定地址相关联。因此，与存储器阵列关联的地址数量从64个增加到256个(64行×每行4个地址)。在使用存储器阵列中的16列执行列多路复用的存储器装置的另一个示例实施例中，每行中的每个存储器单元与给定地址相关联。因此，与存储器单元相关联的地址数量从64个增加到1024个(64行×每行16个地址)。列多路复用为存储器阵列提供了能够写入或读取每行中的存储器单元的子集的能力，而不是写入整行存储器单元。子集可以是单个存储器单元或者一组存储器单元，其中组中的存储器单元数量小于行中的存储器单元的数量。
在图9中，列选择电路900可操作地连接到存储器单元904的第一列902(列[0])和存储器单元904的第二列906(列[1])。列选择电路900包括用于每列902、906的图5所示的单位写入电路500，以及选择电路908和电路910A、910B。为了清楚起见，在图9中示出了来自于每个单位写入电路500的驱动器电路510、选择电路508、存储器单元存储装置512和驱动器电路518并且没有示出输入存储装置504、掩码存储装置506、和输出锁存器514。第一列902的字位线(WBL)可操作地连接到驱动器电路510A，并且读位线(RBL)可操作地连接到存储器单元存储装置512A。第二列906的字位线(WBL)可操作地连接到驱动器电路510B，并且读位线(RBL)可操作地连接到存储器单元存储装置512B。
列选择信号线912可操作地连接到逻辑电路910A、910B的第一输入和选择电路908的选择输入。可以使用任何合适的逻辑电路。例如，在所示实施例中，逻辑电路910A、910B实现为AND(与)电路。
存储器单元存储装置512A的输出可操作地连接到所述选择电路908的第一输入，并且所述存储器单元存储装置512B的输出可操作地连接到选择电路908的第二输入。输入存储装置的输出(在图9中未示出；参见图5中的504)存储要写入第一列902中的存储器单元的输入数据，并且可操作地连接到逻辑电路910A的第二输入。输入存储装置的输出(在图9中未示出；参见图5中的504)存储要写入第二列906中的存储器单元的输入数据，并且可操作地连接到逻辑电路910B的第二输入。
在写入操作期间，可以对选择列执行规则写入操作，因为输入数据被写入所选列中的存储器单元。使用未选择的列，将存储在存储器单元存储装置512中的数据写入所选列中的存储器单元。对于写入操作，在列选择信号行912上提供列选择信号。通过逻辑电路910A接收选择列信号和掩码数据(bwlat)，该掩码数据来自于存储用于第一列的掩码数据的掩码存储装置(在图9中未示出；参见图5中的506)。通过逻辑电路910B接收选择列信号和掩码数据(bwlat)，其中，该掩码数据来自于存储用于第二列掩码数据的掩码存储装置中(在图9中未示出；参见图5中的506)。逻辑电路910A、910B的输出可操作地连接到选择电路508A、508B的选择输入。基于逻辑电路910A、910B的输出，选择电路508A、508B选择输入数据(dlat)或存储在存储器单元存储装置512A、512B中的数据，以用于写入存储器单元。
在读取操作期间，可以读取存储在两列的存储器单元中的数据。在读取操作期间，存储器单元存储装置512A和512B被使能，并存储从存储器单元读取的数据。基于列选择信号线912，存储在存储器单元存储装置512A、512B中的数据从存储器单元存储装置512A、512B至相应的输出存储装置(在图9中未示出；参见图5中的514)进行多路复用并且提供为输出数据Q。
图10示出了根据一些实施例示出穿透写入操作(Write-through operation)的示例性示意图。可以执行穿透写入操作以测试存储器单元电路500(图5)和/或列选择电路900(图9)中的读路径。在测试期间不访问存储器阵列中的存储器单元。
在图10中通过虚线1000示出测试路径。测试路径包括输入存储装置504、驱动器电路518、存储器单元存储装置512和输出存储装置514。测试数据(D)由输入存储装置504接收并存储在其中。驱动器电路518被使能并且测试数据存储在存储器单元存储装置512中。然后将测试数据存储在输出存储装置514中并且提供为输出数据(Q)。输出数据(Q)应该与进入测试路径中的输入数据(D)相同。
图11示出了根据一些实施例存储器装置和用于电源管理的电路的框图。存储器装置1100包括存储器阵列1102和***电路1104，其中***电路包括执行读取和写入操作以及一个或多个列多路复用、测试、位写入操作和/或字节写入操作的电路。***头部电路1106可操作地连接在***电路1104和电源电压1110之间。阵列头部电路1108可操作地连接在存储器阵列1102和电源电压1110之间。任何合适的头部电路都可以用作***和阵列头部电路1106、1108。例如，在所示实施例中，通过p型晶体管实施***电路和阵列头部电路1106、1108。
逻辑电路1110(AND电路)的输入可操作地连接到关机信号(SD)、睡眠信号(SLP)和阵列头部电路信号1112。逻辑电路1110的输出可操作地连接到***头部电路1106(如p型晶体管的栅极)。SD信号可操作地连接到阵列头部电路1108(例如p型晶体管的栅极)。
存储器装置1100可以具有三种操作模式。在正常模式下，关机(SD)信号和休眠(SLP)信号的信号电均为低，并且***头部电路1106和阵列头部电路1108接通。***电路1104和存储器阵列1102在正常模式下完全工作，其中电源电压1114可操作地连接到***电路1104和存储器阵列1102。
在睡眠模式下，SD信号水平为低，SLP信号水平为高。***头部电路1106在休眠模式中断开，使得***电路1104没有操作地连接到电源电压1114。阵列头部电路1108在休眠模式中接通，并且存储器阵列1102可操作地连接到电源电压1114。
在关机模式下，SD信号电平和SLP信号电均为低。***头部电路1106和阵列头部电路1108在关机模式下断开，因此***电路1104和存储器阵列1102没有可操作地连接电源电压1114。
图12示出了根据一些实施例可以包含一个或多个存储器装置的示例性系统。系统1200包括电子设备1202。在基本配置中，电子设备1202可以包括至少一个处理装置1204和系统存储器装置1206。可以使用任何合适的处理装置。例如，处理装置1204可以是微处理器、中央处理器、专用集成电路、现场可编程门阵列或其组合。
根据电子设备1202的配置和类型，系统存储器装置1206可以包括但不限于易失性存储器(如随机存取存储器)、非易失性存储器(如只读存储器)、闪存或此类存储器的任何组合。系统存储器装置1206可以包括大量的数据文件和处理器或程序模块的计算机可执行指令，例如，处理器或以下计算机可执行指令：操作系统1208(OS)；一个或多个软件程序(APPS)1210，适用于解析接收的输入、确定接收的输入的主题、确定与输入等相关联的动作；和存储器操作1212，用于执行本文中所公开的部分或全部存储器操作。当由处理装置(多个处理装置)1204执行时，处理器或计算机可执行指令可以执行处理和/或导致被执行的处理，其中，该处理包括但不限于本文中所述的多个方面。
例如，OS 1208可能适用于控制电子设备1202的操作。此外，实施例可结合图形库、其他操作系统或任何其他应用程序进行实践，且不限于任何特定的应用程序或系统。
电子设备1202可能具有其他部件或功能件。例如，电子设备1202还可以包括额外的可移动和/或不可移动数据存储装置1214，例如，磁盘、光盘、磁带和/或存储卡或记忆棒。
电子设备1202也可以具有一个或多个输入装置1216和一个或多个输出装置1218。示例性输入装置1216包括但不限于键盘、触控板、鼠标、笔、声音或语音输入装置和/或触摸、强制和/或滑动输入装置。输出装置(多个输出装置)1218可以是一个或多个显示器、一个或多个扬声器、打印机、耳机、触感技术或触觉反馈装置等。电子设备1202可以包括一个或多个通信装置1220，以允许与其他电子设备通信。示例性通信装置1220包括但不限于射频(RF)发射器、接收器和/或收发器电路(如WiFi)、通用串行总线(USB)、并行和/或串行端口、移动装置、近场通信装置和短程无线装置。
该电子设备1202还包括电源1222，该电源可实施为外部电源，如AC适配器。另外地或可选地，电源1222还可以包括一个或多个电池或补充电池或对电池充电的充电底座(powered docking cradle)。
系统存储器1206和存储器装置(多个存储器装置)1214包括RAM、ROM、电可擦只读存储器(EEPROM)闪存或其他存储器技术、CD-ROM，数字通用光盘(DVD)或其他光学存储、磁带盒、磁带、磁盘存储或其他磁性存储装置、或可用于存储信息和可通过电子设备1202访问的任何其他制品。任何这样的存储器或存储装置可以是电子设备1202的一部分，或与电子设备1202电连接。
此外，实施例可在包含分立电子元件的电路、包含逻辑门的封装或集成电子芯片、使用微处理器的电路或包含电子元件中或微处理器的单片机上实现。例如，本发明的实施例可以经由片上系统(SOC)实现，其中图12中所示的每个或多个组件可以集成到单个集成电路中。这样的SOC器件可以包括一个或多个处理单元、图形单元、通信单元、系统虚拟化单元和各种应用功能件，其全部部件都集成(或“烧录”)到芯片衬底上作为单个集成电路。
当通过SOC操作时，此处描述的关于存储器操作的功能件可以经由在单个集成电路(芯片)上与电子设备1202的其他组件集成的专用逻辑的逻辑进行操作。本发明的实施例还可以使用能够执行逻辑操作(例如，AND、OR、和NOT)的其他技术来实施，包括但不限于机械、光学、流体和量子技术。此外，实施例可以在通用计算机或任何其他电路或系统中实施。
在某些实施例中，电子设备1202通过与一个或多个网络(由网络1228表示)的有线和/或无线连接可选地访问(由虚线1226表示的可选连接和访问)一个或多个服务器计算设备。服务器计算设备1224可以与存储在一个或多个存储装置(由存储装置1230表示)上并由服务器计算设备1224执行的各种程序或服务交互。
在一个或多个实施例中，网络1228表示任何类型的网络，例如内联网和/或分布式计算网络(例如因特网)。电子设备1202可以是个人或手持计算设备，也可以是台式计算设备。例如，电子设备1202可以是智能手机、平板电脑、可穿戴设备、台式计算机、笔记本电脑和/或服务器(单独或组合)。该电子设备列表仅供举例的目的，不应视为限制。提供和/或与一个或多个建模程序或服务交互的任何电子设备都可以使用。
尽管这些图示出了某些组件、值和信号级别，但是其他实施例并不限于这些组件、值和信号级别。例如，图9示出了逻辑电路描述为AND电路。其他实施例可以使用不同类型的逻辑电路。在另一个示例中，锁存器示出为由某些组件构造。其他实施例可以使用不同类型的锁存器或不同类型的存储装置。
此外，本发明公开的实施例可以通过任何合适的存储器装置使用。这种存储器装置的一个实例是SRAM装置。
在一方面，存储器装置包括一个或多个存储器单元。每个存储器单元是十二晶体管(12T)存储器单元，每个存储器单元包括：传输门；交叉耦合反相器电路，可操作地连接到所述传输门；以及三态反相器，可操作地连接到所述交叉耦合反相器电路。所述交叉耦合反相器包括交叉耦合的另一三态反相器和反相器电路。
在实施例中，所述存储器装置包括静态随机存取存储器装置。
在实施例中，所述传输门和所述交叉耦合反相器电路包括写端口并且所述第二三态反相器包括读端口。
在实施例中，所述传输门包括可操作地并联连接的n型晶体管和p型晶体管；所述第一三态反相器包括串联连接的两个p型晶体管和串联连接的两个n型晶体管，其中所述两个p型晶体管和所述两个n型晶体管串联连接；所述反相器包括串联连接的p型晶体管和n型晶体管；以及所述第二三态反相器包括串联连接的两个p型晶体管和串联连接的两个n型晶体管，其中两个p型晶体管和两个n型晶体管串联连接。
在实施例中，所述写端口中的n型晶体管和p型晶体管的一个或多个阈值电压不同于所述读端口中的n型晶体管和p型晶体管的一个或多个阈值电压。
在实施例中，存储器装置进一步包括：选择电路，其中所述选择电路的输出可操作地连接到与所述存储器单元相关联的第一位线；输入存储装置，用于存储要写入所述存储器单元的输入数据；掩码存储装置，用于存储掩码数据，所述掩码数据指示是否掩蔽对所述存储器单元的写入操作；存储器单元存储装置，用于存储从所述存储器单元读取的数据，其中，所述输入存储装置的输出可操作地连接到所述选择电路的第一输入；所述存储器单元存储装置的输出可操作地连接到所述选择电路的第二输入；所述存储器单元存储装置的输入可操作地连接到与所述存储器单元相关联的第二位线；和所述掩码存储装置的输出可操作地连接到所述选择电路的选择输入；以及输出存储装置，其中，所述存储器单元存储装置的输出可操作地连接到所述输出存储装置的输入。
在实施例中，所述输入存储装置、所述存储器单元存储装置、所述掩码存储装置和所述输出存储装置均包括锁存器电路并且所述选择电路包括多路复用器。
在实施例中，存储器装置进一步包括：驱动器电路，其中所述驱动器电路的输入可操作地连接到所述输入存储装置的输出，并且所述驱动器电路的输出可操作地连接到所述存储器单元存储装置的输入。
在实施例中，所述存储器单元包括在存储器阵列中，所述存储器阵列包括分组为多个子阵列的多个存储器单元，其中，每个子阵列包括所述多个存储器单元的子集；多条局部读位线，其中，每条局部读位线可操作地连接到相应子阵列中的所述多个存储器单元的子集；全局读位线，其中，所述多条局部读位线可操作地连接到所述全局读位线；以及输出存储装置，可操作地连接到所述全局读位线。
在实施例中，存储器装置进一步包括：输入存储装置；和写位线，可操作地连接到所述输入存储装置的输出，其中所述写位线可操作地连接到所述存储器阵列中的多个存储器单元。
在实施例中，所述输出存储装置和所述输入存储装置均包括锁存器电路。
在实施例中，存储器装置进一步包括：存储器单元存储装置，用于存储从所述存储器单元读取的数据，其中，所述存储器单元存储装置的输入可操作地连接到与所述存储器单元相关联的第一位线；第一选择电路，其中，所述第一选择电路的输出可操作地连接到与所述存储器单元相关联的第二位线；以及所述第一选择电路的第一输入可操作地连接到数据输入；所述第一选择电路的第二输入可操作地连接到所述存储器单元存储装置的输出；逻辑电路，其中，所述逻辑电路的输出可操作地连接到所述第一选择电路的选择输入；所述逻辑电路的第一输入可操作地连接到列选择信号线；和逻辑电路的第二输入可操作地连接到掩码数据输入；和第二选择电路，其中，所述第二选择电路的输入可操作地连接到所述存储器单元存储装置的输出并且所述列选择信号线可操作地连接到所述第二选择电路的选择输入。
在实施例中，所述第一选择电路和所述第二选择电路均包含多路复用器，所述逻辑电路包括AND电路，并且所述存储器单元存储装置包括锁存器电路。
在另一方面，用于将数据写入12T存储器单元的方法，所述方法包括：基于地址，从与所述地址相关联的存储器单元中读取数据并且将所述数据存储在第一存储装置中。接收要写入所述存储器单元的输入数据并且将所述输入数据存储在第二存储装置中。接收掩码数据，所述掩码数据指示写入操作是掩码写入操作还是非掩码写入操作。当所述掩码数据表示所述写入操作是所述掩码写入操作时，接收存储在所述第一存储装置中的数据并将所述数据写入所述存储器单元中。当所述掩码数据指示所述写入操作是所述非掩码写入操作时，接收存储在所述第二存储装置中的输入数据并将所述输入数据写入所述存储器单元中。
在实施例中，方法进一步包括：将所述掩码数据存储在第三存储装置中。
在实施例中，所述第一存储装置、所述第二存储装置、以及所述第三存储装置均包括锁存器电路。
在又一方面，电子装置包括：处理装置；以及可操作地连接到所述处理装置的存储器装置。所述存储器装置包括一个或多个存储器单元。每个存储器单元是十二晶体管(12T)存储器单元，包括：传输门；可操作地连接到所述传输门的交叉耦合反相器电路；和交叉耦合的三态反相器和所述交叉耦合反相器电路。所述交叉耦合反相器电路还包括交叉耦合至反相器电路的另一三态反相器。
在实施例中，所述存储器装置包括静态随机存取存储器装置。
在实施例中，所述存储器单元包括十二晶体管存储器单元。
在实施例中，所述传输门和所述交叉耦合反相器电路包括写端口；第二三态反相器包括读端口；和所述写端口中的晶体管的一个或多个阈值电压不同于所述读端口中的晶体管的一个或多个阈值电压。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。