阅读说明：本技术 高静电放电耐受力的静电保护元件布局结构 (Layout structure of electrostatic protection element with high electrostatic discharge tolerance ) 是由 谢协缙 林欣逸 于 2018-06-20 设计创作，主要内容包括：本发明公开了一种高静电放电耐受力的静电保护元件布局结构,包含有多个相互并联的NMOS晶体管,且该些并联的NMOS晶体管构成一隔离型NMOS多指型半导体布局结构；其中该隔离型NMOS多指型半导体布局结构的中间区域是掺杂高能量P型植入离子浓度的P型掺杂区域,使该中间区域的基板电阻减低；如此,即可使得该中间区域所对应的NMOS晶体管的总基板电阻减低,并减少其与两旁其中之一所对应的NMOS晶体管的基板电阻差,使得NMOS晶体管可被均匀导通,使提升NMOS晶体管的静电放电耐受力。(The invention discloses a layout structure of an electrostatic protection element with high electrostatic discharge tolerance, which comprises a plurality of NMOS transistors which are connected in parallel, wherein the NMOS transistors which are connected in parallel form an isolated NMOS multi-finger type semiconductor layout structure; wherein the middle region of the isolated NMOS multi-finger semiconductor layout structure is a P-type doped region doped with high-energy P-type implanted ion concentration, so that the substrate resistance of the middle region is reduced; therefore, the total substrate resistance of the NMOS transistor corresponding to the middle area can be reduced, the substrate resistance difference between the NMOS transistor corresponding to the middle area and one of the two sides can be reduced, the NMOS transistors can be uniformly conducted, and the electrostatic discharge tolerance of the NMOS transistors can be improved.)

高静电放电耐受力的静电保护元件布局结构

技术领域

本发明关于一种静电保护的元件布局结构，尤指一种高静电放电耐受力的静电保护元件布局结构。

背景技术

一般来说，使用MOS制程的集成电路(Integrated Circuit；IC)，其MOS元件容易因受到静电高压放电而损坏。以一集成电路经常使用的其中一种静电保护元件，即NMOS晶体管元件30为例，其包含有多个并联连接的NMOS晶体管，如图5A所示，该些NMOS晶体管形成于一P型基板31上；其中该P型基板31由下至上形成有一N型隔离层32、一P型掺杂区33及一P型阱34，并对该P型阱34植入多个漏极掺杂区35及多个源极掺杂区36，再于P型阱34上形成有多个栅极结构37；其中各该栅极结构37位在二相邻的漏极掺杂区35及源极掺杂区36之间，以构成多个并联的NMOS晶体管Mn，如图5B所示。

再请配合参阅图5B所示，由于该些NMOS晶体管Mn形成在相同的P型基板31上，该些NMOS晶体管Mn的基板电阻R会予以串联，如此对于位在中间区域的NMOS晶体管Mn来说，其等效总基板电阻会高于其它NMOS晶体管Mn；以图5B为例，由右向左数来第6颗NMOS晶体管，其等效总基板电阻近似为6倍的基板电阻R。因此，当一静电对该静电保护NMOS晶体管元件30放电时，部分静电放电电流会流经该基板电阻R，此时位在中间区域的NMOS晶体管Mn其寄生双极性接面晶体管BJT的基极电阻R会比两旁区域的NMOS晶体管的Mn高，导致中间区域的NMOS所寄生的BJT会先导通，故容易烧毁位在中间区域的NMOS晶体管Mn。

因此，目前在集成电路的静电保护NMOS晶体管元件，在大面积结构静电放电耐受力仍无法提供其静电耐受度，故有必要进一步改良。

发明内容

有鉴于上述一般集成电路静电保护NMOS元件的静电放电耐受力仍无法提升，本发明提供一种高静电放电耐受力的静电保护元件布局结构。

欲达上述目的所使用的主要技术手段是令该高静电放电耐受力的静电保护元件布局结构包含有：

一P型基板，于一元件区域内，于其上形成有一N型隔离层；

一第一P型掺杂区，形成于该N型隔离层之上；

一P型阱，形成于该第一P型掺杂区之上；

一第二P型掺杂区，对应该元件区域的一中间区域内植入于该P型阱及第一P型掺杂区中；其中该第二P型掺杂区的P型植入离子浓度高于该第一P型掺杂区的P型植入离子浓度；

多个漏极掺杂区，植入该P型阱中；

多个源极掺杂区，植入该P型阱中；

一基极掺杂区，植入该P型阱中并位在该些漏极掺杂区及该些源极掺杂区之外；以及

多个栅极结构，形成于该P型阱上；其中各该栅极结构位在二相邻的漏极掺杂区及源极掺杂区之间，以构成多个并联的NMOS晶体管。

由上述可知，该些NMOS晶体管形成在相同的P型基板上，故该些NMOS晶体管的基板电阻会予以串联，由于通过本发明在中间区域植入该第二P型掺杂区，使该第二P型掺杂区所涵盖中间NMOS晶体管的基板电阻得以变小，而有效减低位在中间区域的NMOS晶体管的等效总基板电阻；因此，当一静电对该静电保护元件放电时，会在漏极和基极中间空乏区发生热载子效应(hot carrier)，因此会有电流流向基极，而中间的植入的区域又因为有第二P型掺杂区的植入而降低，故可以使中间与两旁的电压差变小，可改善位在中间区域的NMOS晶体管与位在两旁区域的NMOS晶体管无法均匀导通来瞬间同时宣泄静电电流的缺点，藉此让NMOS晶体管的静电放电耐受力提高。

附图说明

图1：本发明一静电保护元件布局结构应用于一集成电路的电路图。

图2A：本发明一静电保护元件布局结构的第一实施例的一半导体结构图。

图2B：图2A的等效电路示意图。

图3：图2A的俯视平面图。

图4A：本发明一静电保护元件布局结构的第二实施例的一半导体结构图。

图4B：图4A的等效电路示意图。

图5A：既有一集成电路的一静电保护元件的一半导体结构图。

图5B：图5A的等效电路示意图。

其中，附图标记：

10集成电路 11内部电路

20静电保护GGNMOS晶体管电路 21P型基板

211N型隔离层 212N型掺杂区

22第一P型掺杂区 23P型阱

24、24’第二P型掺杂区 25漏极掺杂区

26源极掺杂区 27基极掺杂区

28栅极结构 30NMOS晶体管

31P型基板 32N型隔离层

33P型掺杂区 34P型阱

35漏极掺杂区 36源极掺杂区

37栅极结构

具体实施方式

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

本发明针对集成电路静电保护元件的静电放电耐受力提出改良，特别对于该由NMOS晶体管所构成的静电保护元件进行改良，提升其静电放电耐受力。以下以数个实施例详配合图式加说明之。

首先请参阅图1所示，是本发明一静电保护元件布局结构，于本实施例，该静电保护元件为一NMOS晶体管元件20；再请配合图2A所示，该NMOS晶体管元件20包含有一P型基板21、一第一P型掺杂区22、一P型阱23、一第二P型掺杂区24、多个漏极掺杂区25、多个源极掺杂区26、一基极掺杂区27以及多个栅极结构28；其中该P型基板21于一元件区域内形成有一N型隔离层211；于本实施例中，该N型隔离层211为一N型埋入层(N+Buried Layer)，且该P型基板21的元件区域以一形成在该N型隔离层211上的一N型掺杂区212予以定义；较佳地，该N型掺杂区212为一高压N型阱(High Voltage N Type Well；HVNW)。

上述第一P型掺杂区22形成于该N型隔离层211之上；于本实施例中，该第一P型掺杂区22为一P型磊晶层(P-EPI Layer)。

上述P型阱23形成于该第一P型掺杂区22之上。

上述第二P型掺杂区24对应该元件区域的一中间区域内植入于该P型阱23及第一P型掺杂区22中；其中该第二P型掺杂区24的P型植入离子浓度高于该第一P型掺杂区22的P型植入离子浓度，但低于该P型阱23的P型植入离子浓度；换言之，该第二P型掺杂区24的P型植入离子浓度介于该P型阱23的P型植入离子浓度与该第一P型掺杂区22的P型植入离子浓度之间。

上述多个漏极掺杂区25植入该P型阱23中；其中各该漏极掺杂区25为N+型掺杂区。

上述多个源极掺杂区26植入该P型阱23中；其中各该源极掺杂区26为N+型掺杂区。

上述基极掺杂区27植入该P型阱23中并位在该些漏极掺杂区25及该些源极掺杂区26之外，但在该N型掺杂区212内；于本实施例中，该基极掺杂区27为P+掺杂区。

多个栅极结构28，形成于该P型阱23上；其中各该栅极结构28位在二相邻的漏极掺杂区25及源极掺杂区26之间，以构成多个并联的NMOS晶体管Mn、Mn’，如图2B所示，即可作为一集成电路10中与一输出缓冲器11连接的一静电保护元件用，即为该NMOS晶体管元件20，即如图1所示。

请配合参阅图3所示，为图3的俯视平面图，由图示可知，该中间区域C各边至该基极掺杂区27之间保持有一间距d1；于本实施例中，对应该中间区域C的该第二P型掺杂区24涵盖中间4颗NMOS晶体管Mn’，故而如图2B所示，中间4颗NMOS晶体管Mn’的基板电阻R’相较其余NMOS晶体管Mn的基板电阻R较高；由于该第二P型掺杂区24的P型植入离子浓度高于该第一P型掺杂区22的P型植入离子浓度，使得降低中间4颗NMOS晶体管Mn’的基板电阻R’与其余NMOS晶体管Mn的基板电阻R阻抗差异降低。

再请参阅图4A所示，为本发明一静电保护的元件布局结构的第二实施例的一半导体结构图，相较图2A可知，本实施例的中间区域C’较为减缩，代表该第二P型掺杂区24’所涵盖中间NMOS晶体管Mn’的颗数减少，最少可涵盖单颗NMOS晶体管，惟于本实施例中，该第二P型掺杂区24’所涵盖为中间2颗NMOS晶体管Mn’；再如图4B所示，即为中间2颗NMOS晶体管Mn’的基板电阻R’减低；因此，本发明可视不同NMOS晶体管制程加以弹性调整该第二P型掺杂区24’的大小。

由于本发明可依不同的制程来调整第二P型掺杂区的大小，即可选择不同的距离d1，以下进一步说明应如何决定中间区域C的范围d2；首先依据电阻公式R＝ρL/A；其中ρ为电阻率、L为导体长度、A为导体截面积，配合半导体元件物理的电导率公式σ＝1/ρ＝q(μn n+μp p)；其中σ为电导率、q为单位电荷、μn为电子移动率、n为自由电子浓度、μp为电洞移动率、p为自由电洞浓度，由于本发明使用P型基板，故μn n<<μp p，该电导率可近似为σ＝qμpp；又因为杂质浓度会与μp p成正比，故进一步假设未掺杂第二P型掺杂区的电导率为σ，而有掺杂第二P型掺杂区24的电导率为σ’，即可证明出σ’>σ；故当假定该元件区域C的中心距该基极掺杂区的距离d3，则d3＝d1+d2/2。

同样假设未掺杂第二P型掺杂区，中间NMOS晶体管的基板电阻(最大导效电阻)为R＝ρL/A＝L/(σ*A)，然而有掺杂第二P型掺杂区的最大等效基板电阻就变成为R’＝d1/(σ*A)+d2/(σ’*A)；如此亦可证明有掺杂第二P型掺杂区的最大等效基板电阻R’确实较未掺杂第二P型掺杂区的最大等效基板电阻R小。

再由前揭本发明的第一及第二实施例可知，该些NMOS晶体管形成在相同的P型基板上，故该些NMOS晶体管的基板电阻会予以串联，由于通过本发明在中间区域植入该第二P型掺杂区，使该第二P型掺杂区所涵盖中间NMOS晶体管的基板电阻得以变小，而有效减低位在中间区域的NMOS晶体管的等效总基板电阻；因此，当一静电对该静电保护元件(即NMOS晶体管元件)放电时，由于位在中间区域NMOS晶体管与位在两边区域的NMOS晶体管的等效总基板电阻差异降低，改善位在中间区域与两旁区域的NMOS晶体管在不同时间导通宣泄静电电流的缺点，而可同步地均匀导通，使NMOS晶体管的静电放电耐受力提高。

以上所述仅是本发明的实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以实施例揭露如上，然而并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。