阅读说明：本技术 包括鳍型场效应晶体管的半导体器件 (Semiconductor device including fin field effect transistor ) 是由 卢昶佑 宋昇珉 裵金钟 裵东一 于 2019-02-27 设计创作，主要内容包括：一种包括鳍型场效应晶体管(fin-FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层,在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层,构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞,形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。(A semiconductor device including a fin-FET (fin-FET) includes: an active fin disposed on the substrate; an isolation layer on both sides of the active fin; forming a gate structure crossing the active fin and the isolation layer; source/drain regions on the active fin on sidewalls of the gate structure; a first interlayer insulating layer on the isolation layer in contact with portions of sidewalls of the gate structure and portions of surfaces of the source/drain regions; an etch stop layer configured to overlap the first interlayer insulating layer, a sidewall of the gate structure, and the source/drain region; and a contact plug formed through the etch stop layer to contact the source/drain region. The source/drain regions have a main growth portion in contact with an upper surface of the active fin.)

包括鳍型场效应晶体管的半导体器件

技术领域

器件和方法涉及包括鳍型场效应晶体管(fin-FET)的半导体器件和制造该半导体器件的方法。

背景技术

根据对半导体器件的高集成的需求，在有限的空间中形成多个接触插塞变得更加困难。接触插塞用于在下部图案与上部线之间提供电连接。

当下部图案在形成接触插塞的工艺中被过度凹入时，在栅电极与接触插塞之间产生寄生电容，因而可能发生电流延迟。

发明内容

本发明构思的示例实施方式旨在提供减少了寄生电容的产生并且具有改善的操作特性的半导体器件。

根据示例实施方式，提供了一种半导体器件，其包括：在衬底上沿第一方向延伸的有源鳍；在有源鳍的侧面上的隔离层；栅极结构，形成为与有源鳍和隔离层交叉并且沿垂直于第一方向的第二方向延伸；在栅极结构的侧壁上的有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上并且与栅极结构的侧壁的第一部分和源极/漏极区的第一表面接触地形成；蚀刻停止层，在第一层间绝缘层、栅极结构的侧壁的第二部分和源极/漏极区的第二表面上；以及接触插塞，形成为穿过蚀刻停止层以与源极/漏极区接触，其中源极/漏极区具有与有源鳍的上表面接触的主生长部分以及主生长部分的边缘彼此合并的合并生长部分。

根据示例实施方式，提供了一种半导体器件，其包括：在衬底上沿第一方向延伸的有源鳍；在有源鳍的两侧上的隔离层；栅极结构，形成为与有源鳍和隔离层交叉并且沿垂直于第一方向的第二方向延伸；在栅极结构两侧的有源鳍上的源极/漏极区；蚀刻停止层，在栅极结构的侧壁和源极/漏极区上并且具有西格玛(Σ)形状；插置在蚀刻停止层之间的第一层间绝缘层；以及接触插塞，形成为穿过蚀刻停止层并且接触源极/漏极区。

根据示例实施方式，提供了一种半导体器件，其包括：在衬底上沿第一方向延伸的有源鳍；在有源鳍的两侧上的隔离层；栅极结构，形成为与有源鳍和隔离层交叉并且沿第二方向延伸；源极/漏极区，在栅极结构的侧壁上的有源鳍上；下蚀刻停止层，构造为覆盖隔离层、源极/漏极区和栅极结构的侧壁；第一层间绝缘层，在下蚀刻停止层上并且具有比源极/漏极区的上端的高度小的高度；上蚀刻停止层，在下蚀刻停止层的一部分和第一层间绝缘层上；以及接触插塞，形成为穿过下蚀刻停止层和上蚀刻停止层并且接触源极/漏极区的上表面，其中接触插塞中的第一接触插塞的中心线与源极/漏极区的中心线在第二方向上不对准。

附图说明

本公开的示例实施方式将由以下结合附图的详细描述被更清楚地理解。

图1是示出根据本发明构思的示例实施方式的半导体器件的示意性布局。

图2是示出根据本发明构思的示例实施方式的半导体器件的透视图。

图3A是根据本发明构思的示例实施方式的沿图2的线A-A'截取的剖视图。

图3B是根据本发明构思的示例实施方式的沿图2的线B-B'截取的剖视图。

图3C是根据本发明构思的示例实施方式的沿图2的线C-C'截取的剖视图。

图4是根据示例实施方式的沿图2的线B-B'截取的剖视图。

图5是示出根据本发明构思的示例实施方式的半导体器件的透视图。

图6A是根据本发明构思的示例实施方式的沿图5的线A-A'截取的剖视图。

图6B是根据本发明构思的示例实施方式的沿图5的线B-B'截取的剖视图。

图7是示出根据本发明构思的示例实施方式的半导体器件的透视图。

图8A是根据本发明构思的示例实施方式的沿图7的线A-A'截取的剖视图。

图8B是根据本发明构思的示例实施方式的沿图7的线B-B'截取的剖视图。

图9是示出根据本发明构思的示例实施方式的半导体器件的透视图。

图10是根据本发明构思的示例实施方式的沿图9的线B-B'截取的剖视图。

图11至图24是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图。

图25至图30是示出根据本发明构思的示例实施方式的制造半导体器件的方法的视图。

具体实施方式

注意，关于一个实施方式描述的发明构思的方面可以并入不同的实施方式中，尽管没有相对于其具体描述。也就是，所有实施方式和/或任何实施方式的特征可以以任何方式和/或组合进行组合。在下面阐述的说明书中详细解释本发明构思的这些及另外的目的和/或方面。当在此使用时，术语“和/或”包括一个或更多个相关所列项目的任何及所有组合。诸如“……中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。

图1是示出根据本发明构思的一些实施方式的半导体器件的示意性布局。图2是示出根据本发明构思的一些实施方式的半导体器件的透视图。图3A是沿图2的线A-A'截取的剖视图。图3B是沿图2的线B-B'截取的剖视图。图3C是沿图2的线C-C'截取的剖视图。图4是根据一些实施方式的沿图2的线B-B'截取的剖视图。为了便于描述，图1中仅示出了主要元件，并且在图2中将省略第二层间绝缘层和上接触插塞。

参照图1至图4，半导体器件100可以包括衬底101、有源鳍105、隔离层107、源极/漏极区110、栅极结构140、第一层间绝缘层153、蚀刻停止层160、第二层间绝缘层155、接触插塞180和上接触插塞190。根据本发明构思的一些实施方式的半导体器件100可以是诸如其中有源鳍105具有鳍结构的鳍型场效应晶体管(fin-FET)的晶体管。将理解，虽然这里可以使用术语第一、第二、第三等来描述各种元件，但是元件不应受这些术语限制；相反，这些术语仅用于将一个元件与另一元件区分开。因此，下面讨论的第一元件能被称为第二元件而不背离本发明构思的范围。

衬底101可以具有沿X方向(第一方向)和Y方向(第二方向)延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以包括体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。

有源鳍105可以形成为从衬底101的主表面突出的鳍结构。有源鳍105可以设置为沿X方向(第一方向)延伸。有源鳍105可以由衬底101的一部分形成，或者可以包括从衬底101生长的外延层。然而，衬底101上的有源鳍105可以凹入，并且源极/漏极区110可以设置在栅极结构140的侧表面上。这里，有源鳍105可以意思是其中沟道形成在场效应晶体管中的元件。虽然未在图中示出，但是有源鳍105可以由多个垂直堆叠的半导体图案形成。例如，所述多个半导体图案的每个可以沿X方向延伸，并且可以沿Z方向在衬底101上与衬底101的上表面分开地设置。所述多个半导体图案可以在Z方向上彼此分开地设置。所述多个半导体图案的顶表面、底表面和侧表面可以被栅极结构140围绕。

隔离层107可以在衬底101上限定有源鳍105。隔离层107可以在衬底101上设置在有源鳍105的两侧。隔离层107可以由绝缘材料制成。例如，隔离层107可以通过浅沟槽隔离(STI)工艺形成。隔离层107可以包括例如从氧化物、氮化物和/或其组合中选择的一种。

源极/漏极区110可以在栅极结构140的两侧设置在有源鳍105中的一个或更多个上。源极/漏极区110可以提供为半导体器件100的源极区或漏极区。在一些实施方式中，源极/漏极区110可以具有其上表面设置在比栅极结构140的下表面高的水平处的升高的源极/漏极形状，但本发明构思不限于此。在本发明构思的一些实施方式中，源极/漏极区110被示出为具有五边形形状。然而，源极/漏极区110可以具有各种形状，例如多边形、圆形和/或矩形中的任何一种。

源极/漏极区110可以构造为在有源鳍105上彼此连接或合并。在本发明构思的一些实施方式中，源极/漏极区110被示出为构造成在三个有源鳍105上彼此连接，但本发明构思不限于此。例如，源极/漏极区110可以构造为在两个有源鳍105上彼此连接。在一些实施方式中，如图4所示，源极/漏极区110可以形成在一个有源鳍105上。源极/漏极区110可以包括例如硅(Si)或硅锗(SiGe)。

源极/漏极区110可以具有主生长部分GE和合并生长部分ME。主生长部分GE可以是从每个有源鳍105的凹陷区晶体生长的部分。合并生长部分ME可以是主生长部分GE的边缘彼此合并的部分。在结晶工艺进行的同时，主生长部分GE的相邻边缘可以合并，并且合并的部分可以竖直延伸以形成合并生长部分ME。

源极/漏极区110可以具有横向突起P和横向突起端E。横向突起P可以是在有源鳍105的向外方向上从源极/漏极区110突出的部分。例如，横向突起端E可以是横向突起P与有源鳍105之间的水平距离在此最大化的点。横向突起P和横向突起端E可以形成在源极/漏极区110的两侧。

源极/漏极区110可以具有第一表面SUR1和第二表面SUR2。第一表面SUR1可以相对于横向突起端E位于源极/漏极区110的下部，并且可以形成为相对于衬底101的上表面倾斜。第一表面SUR1可以沿源极/漏极区110的向外和向上方向从源极/漏极区110的下表面延伸。第二表面SUR2可以相对于横向突起端E位于源极/漏极区110的上部。第二表面SUR2可以是不平坦的。第二表面SUR2可以具有波浪形状。第二表面SUR2可以与第一表面SUR1接触以形成横向突起端E。合并生长部分ME的上端MT可以位于第二表面SUR2上。例如，第二表面SUR2的设置在有源鳍105之间的谷区的最下端可以对应于合并生长部分ME的上端MT。

栅极结构140可以设置为在有源鳍105的上部上交叉有源鳍105。栅极结构140可以包括栅极绝缘层142、第一栅电极145、第二栅电极147、栅极盖层148和间隔物149。

栅极绝缘层142可以设置在有源鳍105与第一栅电极145和第二栅电极147之间。栅极绝缘层142可以包括氧化物、氮化物或高k电介质材料。高k电介质材料可以意思是具有比硅氧化物膜(SiO₂)的介电常数高的介电常数的电介质材料。高k电介质材料可以是例如从以下选择的任何一种：铝氧化物(Al₂O₃)、钽氧化物(Ta₂O₃)、钛氧化物(TiO₂)、钇氧化物(Y₂O₃)、锆氧化物(ZrO₂)、锆硅氧化物(ZrSi_xO_y)、铪氧化物(HfO₂)、铪硅氧化物(HfSi_xO_y)、镧氧化物(La₂O₃)、镧铝氧化物(LaAl_xO_y)、镧铪氧化物(LaHf_xO_y)、铪铝氧化物(HfAl_xO_y)和/或镨氧化物(Pr₂O₃)。在一些实施方式中，栅极绝缘层142可以仅形成在第一栅电极145和第二栅电极147的下表面上。

第一栅电极145和第二栅电极147可以顺序地设置在栅极绝缘层142上。当半导体器件100是晶体管时，沟道区可以形成在与第一栅电极145和第二栅电极147交叉的有源鳍105中。第一栅电极145和第二栅电极147可以由不同的材料制成。第一栅电极145可以包括例如金属氮化物膜，诸如钛氮化物(TiN)膜、钽氮化物(TaN)膜或钨氮化物(WN)膜。第二栅电极147可以包括例如诸如铝(Al)、钨(W)或钼(Mo)的金属材料、或者诸如掺杂多晶硅的半导体材料。第一栅电极145可以相对于第二栅电极147用作扩散中断层，但本发明构思不限于此。在一些实施方式中，栅极结构140可以包括包含单个层的栅电极，或者可以包括包含三个或更多个层的栅电极。

栅极盖层148可以设置在栅极绝缘层142、第一栅电极145和第二栅电极147上。栅极盖层148的上表面可以与间隔物149的上表面基本上共面。例如，栅极盖层148可以包括硅氮化物膜和硅氮氧化物膜中的至少一种，但本发明构思不限于此。此外，在一些实施方式中，将根据需要省略栅极盖层148。

间隔物149可以设置在栅极盖层148、第一栅电极145和第二栅电极147的两侧。间隔物149可以与栅极绝缘层142的侧壁接触地设置。间隔物149可以使源极/漏极区110与第一栅电极145和第二栅电极147绝缘。间隔物149可以由从氧化物、氮化物和氮氧化物中选择的至少一种制成，并且可以由多层膜组成。

第一层间绝缘层153可以设置在隔离层107上，并且可以与源极/漏极区110的表面的部分和栅极结构140的侧壁的部分接触。第一层间绝缘层153可以与源极/漏极区110的第二表面SUR2的一部分和第一表面SUR1接触。第一层间绝缘层153的高度可以小于源极/漏极区110高度。第一层间绝缘层153的高度可以大于源极/漏极区110的横向突起端E的高度并且小于合并生长部分ME的上端MT的高度。第一层间绝缘层153可以由绝缘材料制成，并且可以包括氧化物层、氮化物层和/或氮氧化物层中的至少一种。例如，第一层间绝缘层153可以是东燃硅氮烷(tonen silazene)(TOSZ)膜或原硅酸四乙酯(TESO)膜。

蚀刻停止层160可以覆盖第一层间绝缘层153的上表面、源极/漏极区110的除其中设置接触插塞180的区域以外的表面、以及栅极结构140的侧表面。蚀刻停止层160可以用于在蚀刻第二层间绝缘层155的一部分从而形成接触插塞180的工艺中检测蚀刻终点。例如，蚀刻停止层160可以由硅氮化物(Si₃N₄)制成。

蚀刻停止层160可以具有与第一层间绝缘层153的上表面接触的平坦下表面SUR_L以及与源极/漏极区110的上表面接触的波浪形下表面。在一些实施方式中，平坦下表面SUR_L可以设置在比源极/漏极区110的横向突起端E的水平LV1高的水平处。此外，平坦下表面SUR_L可以设置在比源极/漏极区110的合并生长部分ME的上端MT的水平LV2低的水平处。在一些实施方式中，平坦下表面SUR_L可以设置在和源极/漏极区110的横向突起端E的水平LV1与合并生长部分ME的上端MT的水平LV2之间的中点LV12相匹配或比该中点LV12高的水平处，并且和合并生长部分ME的上端MT的水平LV2相匹配或低于合成生长部分ME的上端MT的水平LV2。

第二层间绝缘层155可以覆盖蚀刻停止层160。第二层间绝缘层155可以由与第一层间绝缘层153相同的材料制成，但本发明构思不限于此。

接触插塞180可以穿过蚀刻停止层160和第二层间绝缘层155，并且可以设置在源极/漏极区110上。接触插塞180可以电连接源极/漏极区110和上接触插塞190。例如，当从上方被观察时，接触插塞180可以具有细长的形状。

在一些实施方式中，接触插塞180可以被设置使得其中心线CM与源极/漏极区110的中心线SDM在X轴上不对准。接触插塞180的中心线CM可以是垂直穿过接触插塞180在X-Y平面上的中心点的线。源极/漏极区110的中心线SDM可以是垂直穿过源极/漏极区110在X-Y平面上的中心点的线。接触插塞180可以具有沿栅极结构140的延伸方向即Y方向(第二方向)延伸的形状，并且可以具有诸如矩形或椭圆形的形状。

在一些实施方式中，靠近栅极结构140的一个侧壁设置的接触插塞180的一端可以从源极/漏极区110的一端向外延伸第一长度L1，其另一端可以设置在源极/漏极区110上。靠近栅极结构140的另一侧壁设置的接触插塞180的一端可以设置在源极/漏极区110上，其另一端可以从源极/漏极区110的另一端向外延伸第二长度L2。然而，本发明构思不限于此，设置在栅极结构140两侧的接触插塞180可以根据上接触插塞190的布置沿相同的方向延伸。第一长度L1和第二长度L2可以被不同地改变。第一长度L1和第二长度L2可以被确定使得接触插塞180连接到上接触插塞190，每个上接触插塞190设置在每个源极/漏极区110的一侧上。在图1中，接触插塞180设置在栅极结构140的两侧，但本发明构思不限于此。接触插塞180可以仅设置在栅极结构140的一侧。

接触插塞180的下表面可以沿着源极/漏极区110的上表面的形状是不平坦的。也就是，接触插塞180可以具有波浪形下表面。因为接触插塞180具有不平坦的下表面，所以可以增加与源极/漏极区110的接触面积。

接触插塞180可以包括硅化物层181、阻挡层182和导电层184。硅化物层181可以设置在源极/漏极区110与阻挡层182和导电层184之间。硅化物层181可以是通过使与接触插塞180接触的源极/漏极区110硅化而形成的层，并且在一些实施方式中可以被省略。例如，硅化物层181可以具有由MSi_xD_y表示的组成。这里，M可以是金属，D可以是与M和Si不同的成分的元素。M可以是从Ti、Co、Ni、Ta、Pt和/或其组合中选择的一种，D可以是从Ge、C、Ar、Kr、Xe和/或其组合中选择的一种。

阻挡层182可以相对于构成导电层184的金属材料用作扩散中断层。阻挡层182可以沿着源极/漏极区110的上部和接触插塞180的侧壁形成。阻挡层182可以是导电金属氮化物膜。例如，阻挡层182可以由从TiN、TaN、AlN、WN和/或其组合中选择的一种制成。导电层184可以形成在阻挡层182上。导电层184可以包括导电材料，诸如Al、Cu、W和/或Mo。

在一些实施方式中，上接触插塞190可以是互连线。当上接触插塞190是互连线时，金属通路可以形成在接触插塞180与互连线之间。

图5是示出根据本发明构思的一些实施方式的半导体器件的透视图。图6A是沿图5的线A-A'截取的剖视图。图6B是沿图5的线B-B'截取的剖视图。为了便于描述，在图5中将省略第二层间绝缘层和上接触插塞。因为除了保护层之外，图5、图6A和图6B的半导体器件与参照图1至图4描述的半导体器件类似，所以对图5、图6A和图6B的半导体器件的描述将基于与上述内容的区别来提供。在下文中，将理解，相同的数字指代相同的元件。

参照图5、图6A和图6B，根据一些实施方式的半导体器件100a还可以包括保护层151。保护层151可以覆盖隔离层107的上表面、源极/漏极区110的除其中设置接触插塞180的区域以外的表面、以及栅极结构140的侧表面。保护层151可以设置在第一层间绝缘层153和蚀刻停止层160下方。例如，保护层151可以由氧化物制成，但本发明构思不限于此。保护层151可以保护源极/漏极区110不被杂质掺杂。保护层151可以在蚀刻第一层间绝缘层153、第二层间绝缘层155和蚀刻停止层160从而形成接触插塞180的工艺中保护源极/漏极区110不被凹入。

图7是示出根据本发明构思的一些实施方式的半导体器件的透视图。图8A是沿图7的线A-A'截取的剖视图。图8B是沿图7的线B-B'截取的剖视图。为了便于描述，在图7中将省略第二层间绝缘层和上接触插塞。因为除了蚀刻停止层之外，图7、图8A和图8B的半导体器件与参照图1至图4描述的半导体器件类似，所以对图7、图8A和图8B的半导体器件的描述将基于与上述内容的区别来提供。在下文中，将理解，相同的数字指代相同的元件。

参照图7、图8A和图8B，半导体器件100b可以包括蚀刻停止层160和第一层间绝缘层153。蚀刻停止层160可以覆盖隔离层107、源极/漏极区110、以及栅极结构140的侧表面。蚀刻停止层160可以在源极/漏极区110的两侧具有西格玛(Σ)形的剖面。

蚀刻停止层160可以包括下蚀刻停止层161和上蚀刻停止层163。下蚀刻停止层161可以覆盖隔离层107、除其中设置接触插塞180的区域以外的源极/漏极区110、以及栅极结构140的侧表面。下蚀刻停止层161可以具有下部上表面SUR_U、第一侧表面SID_1和第二侧表面SID_2。第一拐角E1可以形成在下部上表面SUR_U与第一侧表面SID_1之间。第二拐角E2可以形成在第一侧表面SID_1与第二侧表面SID_2之间。例如，第二拐角E2可以设置在与源极/漏极区110的横向突起端E的水平相匹配的水平处。第三拐角E3可以形成在第二侧表面SID_2与上蚀刻停止层163的平坦下表面SUR_L之间，上蚀刻停止层163的平坦下表面SUR_L与第一层间绝缘层153的上表面接触。

上蚀刻停止层163可以覆盖下蚀刻停止层161和第一层间绝缘层153。上蚀刻停止层163可以与下蚀刻停止层161的一部分接触地形成。上蚀刻停止层163可以与下蚀刻停止层161的设置在比第三拐角E3高的水平处的部分接触。蚀刻停止层160可以包括位于比第三拐角E3高的水平处的上蚀刻停止层163和下蚀刻停止层161。蚀刻停止层160可以包括位于比第三拐角E3低的水平处的下蚀刻停止层161。蚀刻停止层160的设置在比第三拐角E3高的水平处的部分可以比其设置在比第三拐角E3低的水平处的部分厚。

在一些实施方式中，上蚀刻停止层163的平坦下表面SUR_L可以设置在比源极/漏极区110的横向突起端E高的水平处。上蚀刻停止层163的平坦下表面SUR_L可以设置在比第二拐角E2的水平LV1'高的水平处。此外，上蚀刻停止层163的平坦下表面SUR_L可以设置在比源极/漏极区110的合并生长部分ME的上端MT的水平LV2低的水平处。在一些实施方式中，上蚀刻停止层163的平坦下表面SUR_L可以设置在和第二拐角E2的LV1'与合并生长部分ME的上端MT的水平LV2之间的中点LV12'相匹配或比该中点LV12'高的水平处。

西格玛(Σ)形状可以通过连接下部上表面SUR_U、第一拐角E1、第一侧表面SID_1、第二拐角E2、第二侧表面SID_2、下蚀刻停止层161的第三拐E3和上蚀刻停止层163的平坦下表面SUR_L形成。

第一层间绝缘层153可以在源极/漏极区110的两侧插置于下蚀刻停止层161与上蚀刻停止层163之间。第一层间绝缘层153可以在源极/漏极区110的两侧覆盖下蚀刻停止层161的一部分。第一层间绝缘层153可以与下蚀刻停止层161的第一侧表面SID_1和第二侧表面SID_2接触地形成。第一层间绝缘层153可以沿着蚀刻停止层160的表面形状具有西格玛(Σ)形的表面。

图9是示出根据本发明构思的一些实施方式的半导体器件的透视图。图10是沿图9的线B-B'截取的剖视图。因为除了保护层之外，图9和图10的半导体器件与参照图7、图8A和图8B描述的半导体器件类似，所述对图9和图10的半导体器件的描述将基于与上述内容的区别来提供。在这里描述的各种各样的实施方式中，将理解，相同的数字指代相同的元件。

参照图9和图10，半导体器件100c还可以包括保护层151。保护层151可以设置在下蚀刻停止层161的下部上。保护层151可以覆盖隔离层107的上表面、源极/漏极区110的除其中设置接触插塞180的区域以外的表面、以及栅极结构140的侧表面。例如，保护层151可以由氧化物制成，但本发明构思不限于此。保护层151可以保护源极/漏极区110不被杂质掺杂。保护层151可以在蚀刻第一层间绝缘层153、第二层间绝缘层155和蚀刻停止层160从而形成接触插塞180的工艺中保护源极/漏极区110不被凹入。

图11至图24是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。在图1至图30中相同的数字指代相同的元件。为了简要描述，对与参照图1至图10描述的内容基本相同的内容的描述将被省略。

参照图11，限定有源鳍105的沟槽TI可以通过图案化衬底101而形成。垫氧化物图案122和掩模图案124可以形成在衬底101上。垫氧化物图案122可以是用于保护有源鳍105的上表面的层，并且在一些实施方式中可以被省略。掩模图案124可以是用于图案化衬底101的掩模层，并且可以包括硅氮化物、含碳材料等。掩模图案124可以具有多层结构。

沟槽TI可以通过经由使用垫氧化物图案122和掩模图案124各向异性地蚀刻衬底101而形成。因为沟槽TI具有高的高宽比，所以其宽度可以朝其下部逐渐减小。有源鳍105可以具有其宽度朝其上部逐渐减小的形状。

参照图12，隔离层107可以被形成以填充沟槽TI。隔离层107可以由绝缘材料制成。在隔离层107填充沟槽TI之后，可以执行平坦化工艺。在平坦化工艺期间，垫氧化物图案122和掩模图案124的每个的至少一部分可以被去除。在一些实施方式中，在沟槽TI中先形成相对薄的衬垫层之后，沟槽TI可以用隔离层107填充。

填充沟槽TI的隔离层107可以被部分去除，并且有源鳍105可以从衬底101突出。隔离层107的一部分可以例如通过使用垫氧化物图案122的至少一部分作为蚀刻掩模的湿蚀刻工艺被去除。有源鳍105可以向上突出一定的高度H1，并且突出高度H1可以被不同地改变。垫氧化物图案122也可以在蚀刻期间被去除。

参照图13，虚设栅极绝缘层132、虚设栅电极135和间隔物149可以被形成以延伸并交叉有源鳍105。例如，虚设栅极绝缘层132和虚设栅电极135可以通过使用掩模图案层136的蚀刻工艺被形成。

虚设栅极绝缘层132和虚设栅电极135可以形成在其中将形成栅极绝缘层142以及第一栅电极145和第二栅电极147(见图2)的区域中。虚设栅极绝缘层132和虚设栅电极135可以在后续工艺期间被去除。例如，虚设栅极绝缘层132可以包括硅氧化物，虚设栅电极135可以包括多晶硅。

间隔物149可以通过在虚设栅极绝缘层132、虚设栅电极135和掩模图案层136的上部和侧壁上形成具有均匀厚度的膜并且各向异性地蚀刻该膜而形成。间隔物149可以具有其中堆叠多个膜的结构。

参照图14，间隔物149两侧的有源鳍105可以被选择性地去除。通过去除有源鳍105，凹陷可以形成在间隔物149的两侧。凹陷可以通过使用单独形成的掩模层(未示出)或掩模图案层136和间隔物149作为蚀刻掩模部分蚀刻有源鳍105而形成。例如，凹陷可以通过顺序执行干蚀刻工艺和湿蚀刻工艺而形成。选择性地，在形成凹陷之后，凹入的有源鳍105的表面可以通过单独的工艺固化。在一些实施方式中，凹入的有源鳍105的上表面被示出为设置在与隔离层107的上表面相同的水平处，但本发明构思不限于此。在一些实施方式中，凹入的有源鳍105的上表面可以设置在比隔离层107的上表面高或低的水平处。

在形成凹陷之前或之后，可以执行将杂质注入到虚设栅电极135两侧的有源鳍105中的工艺。注入杂质的工艺可以使用掩模图案层136和间隔物149作为掩模来执行。

参照图15，源极/漏极区110可以在间隔物149的两侧形成在凹入的有源鳍105上。例如，源极/漏极区110可以使用选择性外延生长(SEG)工艺来形成。合并生长部分ME可以在形成于有源鳍105上的源极/漏极区110在其生长期间彼此连接的同时形成。

形成在有源鳍105上的源极/漏极区110可以包括相同的锗(Ge)浓度或不同的Ge浓度。源极/漏极区110可以在其生长期间沿结晶学上稳定的表面生长，并且可以沿Y-Z平面具有五边形或六边形剖面。然而，源极/漏极区110的尺寸和形状不限于图中显示的尺寸和形状。

源极/漏极区110可以包括杂质。杂质可以在源极/漏极区110的生长期间被原位包括，或者可以通过在生长之后单独注入离子而被包括。生长的源极/漏极区110可以被提供为半导体器件的源极区或漏极区。

参照图16，保护层151可以被形成以覆盖掩模图案层136的上表面、间隔物149的侧表面、源极/漏极区110的表面和隔离层107的上表面。例如，保护层151可以由氧化物制成，但本发明构思不限于此。保护层151可以保护源极/漏极区110不被杂质掺杂。此外，保护层151可以在蚀刻第一层间绝缘层153、第二层间绝缘层155和蚀刻停止层160(见图5和图9)从而形成接触插塞180的工艺中保护源极/漏极区110不被凹入。在一些实施方式中，保护层151可以被省略。

下蚀刻停止层161可以形成在保护层151上。下蚀刻停止层161可以完全覆盖保护层151的上表面。例如，下蚀刻停止层161可以通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积。

参照图17，第一层间绝缘层153可以形成在下蚀刻停止层161上。第一层间绝缘层153可以通过形成覆盖下蚀刻停止层161的绝缘材料层并且执行暴露虚设栅电极135的上表面的平坦化工艺而形成。虚设栅电极135上的保护层151、下蚀刻停止层161和掩模图案层136可以在平坦化工艺期间被去除，以暴露虚设栅电极135的上表面。或者，掩模图案层136可以在第二层间绝缘层155的后续平坦化工艺中被去除。

图19是沿图18的线A-A'截取的剖视图。参照图18和图19，第一层间绝缘层153的一部分可以被去除。第一层间绝缘层153可以相对于虚设栅电极135、间隔物149和下蚀刻停止层161被选择性地去除，以暴露间隔物149的部分和下蚀刻停止层161的部分。第一层间绝缘层153可以被部分去除，使得其上表面具有与源极/漏极区110的合并生长部分ME的上端MT相匹配或比源极/漏极区110的合并生长部分ME的上端MT低并且比源极/漏极区110的横向突起端E高的水平。

上蚀刻停止层163可以被形成以覆盖间隔物149的暴露的上部、下蚀刻停止层161的暴露的上部和第一层间绝缘层153的上表面。上蚀刻停止层163可以以与下蚀刻停止层161相同的方式形成。

参照图20，第二层间绝缘层155可以形成在上蚀刻停止层163上。第二层间绝缘层155可以通过形成覆盖上蚀刻停止层163的绝缘材料并且执行暴露虚设栅电极135的上表面的平坦化工艺而形成。虚设栅电极135上的上蚀刻停止层163可以通过平坦化工艺被去除，以暴露虚设栅电极135的上表面。当掩模图案层136留在虚设栅电极135上时，掩模图案层136可以在平坦化工艺中被去除。

虚设栅极绝缘层132和虚设栅电极135可以通过虚设栅电极135的暴露的上表面被去除。虚设栅极绝缘层132和虚设栅电极135相对于其下方的有源鳍105和隔离层107被选择性地去除，以形成用于暴露隔离层107和有源鳍105的第一开口OP1。虚设栅极绝缘层132和虚设栅电极135可以通过干蚀刻工艺和湿蚀刻工艺中的至少一种来去除。

参照图21，栅极结构140可以通过在第一开口OP1(见图20)中形成栅极绝缘层142、第一栅电极145和第二栅电极147以及栅极盖层148而形成。栅极绝缘层142可以基本上沿第一开口OP1的侧壁和下表面共形地形成。栅极绝缘层142可以包括氧化物、氮化物或高k电介质材料。第一栅电极145和第二栅电极147可以包括金属或半导体材料。栅极绝缘层142以及第一栅电极145和第二栅电极147的上部可以被凹入，并且栅极盖层148可以形成为填充凹入的区域。栅极盖层148可以被形成，并且可以执行平坦化工艺。

参照图22和图23，第二开口OP2可以通过图案化第二层间绝缘层155而形成。第二开口OP2可以形成在其中将通过经由诸如光致抗蚀剂图案的单独的掩模层157去除第二层间绝缘层155的一部分而形成接触插塞180(见图1、图2、图5和图9)的区域中。上蚀刻停止层163的上表面可以通过第二开口OP2暴露。

参照图24，第一层间绝缘层153的上表面可以通过去除经由第二开口OP2暴露的上蚀刻停止层163而暴露。保护层151的上表面可以通过将下蚀刻停止层161与上蚀刻停止层163一起去除而暴露。在蚀刻上蚀刻停止层163和下蚀刻停止层161的过程中，第一层间绝缘层153和保护层151可以被凹入。上蚀刻停止层163和下蚀刻停止层161可以被去除，并且暴露的保护层151可以被去除，使得源极/漏极区110的上表面可以通过第二开口OP2暴露。在蚀刻保护层151的工艺中，第一层间绝缘层153的一部分和源极/漏极区110的部分可以一起被凹入。参照图24和图10，接触插塞180可以通过在第二开口OP2中顺序地形成硅化物层181、阻挡层182和导电层184而形成。

图25至图30是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。图25至图30可以是在图11至图15的工艺之后执行的工艺。

参照图25，保护层151可以被形成以覆盖隔离层107、源极/漏极区110、虚设栅极结构130和间隔物149。第一层间绝缘层153可以形成在保护层151上。第一层间绝缘层153可以通过形成覆盖保护层151的绝缘材料层并且执行暴露虚设栅电极135的上表面的平坦化工艺而形成。虚设栅电极135上的保护层151可以通过平坦化工艺被去除，以暴露虚设栅电极135的上表面。第一层间绝缘层153可以被部分去除，使得其上表面具有与源极/漏极区110的合并生长部分ME的上端MT相匹配或比源极/漏极区110的合并生长部分ME的上端MT低并且比源极/漏极区110的横向突起端E高的水平。

参照图26，蚀刻停止层160可以被形成以覆盖第一层间绝缘层153的上表面、保护层151的暴露的上表面和虚设栅极结构130的暴露的上表面。蚀刻停止层160可以通过形成绝缘材料层并且执行暴露虚设栅电极135的上表面的平坦化工艺而形成。

参照图27，第一开口OP1可以通过经由暴露的虚设栅电极135的暴露的上表面去除虚设栅电极135和虚设栅极绝缘层132而形成。

参照图28，栅极结构140可以通过在第一开口OP1(见图27)中形成栅极绝缘层142、第一栅电极145和第二栅电极147以及栅极盖层148而形成。

参照图29和图30，第二开口OP2可以通过图案化第二层间绝缘层155而形成。第二开口OP2可以形成在其中将通过经由诸如光致抗蚀剂图案的单独的掩模层157去除第二层间绝缘层155的一部分而形成接触插塞180(见图1、图2、图5和图9)的区域中。蚀刻停止层160的上表面可以通过第二开口OP2暴露。具有暴露的上表面的蚀刻停止层160可以被去除，并且第一层间绝缘层153的上表面和保护层151的上表面可以被暴露。保护层151的暴露部分可以被去除，并且源极/漏极区110的表面可以被部分暴露。硅化物层181可以形成在暴露的源极/漏极区110的暴露表面上。

再次参照图6B，接触插塞180可以通过在第二开口OP2(见图30)中顺序地形成阻挡层182和导电层184而形成。

根据本发明构思的一些实施方式，蚀刻停止层能提供为防止层间绝缘层在形成接触插塞的工艺中被过度凹入。蚀刻停止层能用于调节其中设置接触插塞的接触孔的深度，以使接触插塞与栅电极之间产生的寄生电容最小化。

虽然已经参照附图描述了本发明构思的实施方式，但是本领域技术人员应理解，在不背离本发明构思的范围且不改变其实质特征的情况下，可以进行各种修改。因此，上述实施方式应仅在描述性的意义上被考虑，而不是为了限制的目的。

本申请要求享有2018年6月20日提交的韩国专利申请第10-2018-0070820号的优先权，其公开通过引用其全文在此合并。