阅读说明：本技术 Vfet架构内的超长沟道器件 (Ultra-long channel device within VFET architecture ) 是由 M·波尔格恩达赫尔 E·迷尔乐尔 F·L·利尔 S·特涵 程慷果 J·R·斯普瑞尔 G· 于 2018-05-10 设计创作，主要内容包括：实施例针对具有超长沟道的垂直场效应晶体管(VFET)的方法和所得结构。在衬底上形成一对半导体鳍片。在衬底上的半导体鳍之间形成半导体柱。在所有半导体鳍下方和部分半导体柱下方延伸的区域掺杂。在半导体鳍片的沟道区域和半导体柱上方形成导电栅极。当栅极被激活时,半导体柱的表面用作扩展的沟道。(Embodiments are directed to methods and resulting structures for Vertical Field Effect Transistors (VFETs) having ultra-long channels. A pair of semiconductor fins is formed on a substrate. Semiconductor pillars are formed between semiconductor fins on a substrate. The region extending under all of the semiconductor fins and under a portion of the semiconductor pillars is doped. A conductive gate is formed over the channel region and the semiconductor pillar of the semiconductor fin. When the gate is activated, the surface of the semiconductor pillar acts as an extended channel.)

VFET架构内的超长沟道器件

技术领域

本发明一般涉及用于半导体器件的制造方法和所得结构。更具体地，本发明涉及垂直FET(VFET)架构内的超长沟道器件。“超级”长沟道器件的沟道长度大于垂直鳍片高度。

背景技术

在当代半导体器件制造工艺中，在单个晶片上制造大量半导体器件，例如场效应晶体管(FET)。一些非平面晶体管架构，例如垂直场效应晶体管(VFET)，采用可以在有源极区域域外接触的半导体鳍片和侧栅极，导致器件密度增加并且相对于横向器件具有一些增加的性能。在VFET中，漏极电流源在垂直于衬底主表面的方向上流动。例如，在已知的VFET配置中，主衬底表面是水平的，并且垂直鳍片或纳米线从衬底表面向上延伸。鳍片或纳米线形成晶体管的沟道区域。源极区域和漏极区域与沟道区域的顶端和底端电接触，而栅极设置在鳍片或纳米线侧壁中的一个或多个上。

一些非平面晶体管器件架构，例如VFET，采用可在有源极区域域外接触的半导体鳍片和侧栅极，导致横向器件上的器件密度增加。然而，在将VFET缩放到10nm节点之外存在挑战。例如，VFET架构的垂直特性确保了栅极长度操作除了增加宽度或面积要求之外还影响总层高度。增加总层高度会引起一些不希望的复杂情况，特别是当源极，漏极和栅极触点各自需要不同的长度以满足给定的栅极长度时。而且，在传统的VFET中，超长栅极(即，沟道长度大于受限于垂直鳍片高度的传统短沟道栅极的沟道长度)的集成受到层平面性要求的限制。因此，传统的VFET限于相对短的沟道。

因此，本领域需要解决上述问题。

发明内容

从第一方面看，本发明提供一种形成半导体器件的方法，该方法包括：在衬底上形成一对半导体鳍片；在衬底上的半导体鳍片之间形成半导体柱；形成底部掺杂区，该底部掺杂区在所有半导体鳍下面和部分半导体柱下面延伸；在半导体鳍片的沟道区域和半导体柱上方形成导电栅极。

从另一方面来看，本发明提供一种操作半导体器件的方法，该方法包括：提供半导体器件，包括：与衬底上的第二半导体鳍片相邻的第一半导体鳍片；在衬底上的第一和第二半导体鳍之间形成的半导体柱；在第一和第二半导体鳍片的沟道区域和半导体柱上方形成的导电栅极；在第一半导体鳍片的表面上形成的源极区域；在第二半导体鳍片表面上形成的漏极区域；并且使电流从源极区域通过半导体柱的一部分流到漏极区域。

从另一方面来看，本发明提供一种半导体器件，包括：在衬底上形成的一对半导体鳍片；在衬底上的半导体鳍片之间形成的半导体柱；底部掺杂区域，其在所有半导体鳍片下方和部分半导体柱下方延伸；以及在半导体鳍片的沟道区域域和半导体柱上方形成的导电栅极。

从另一方面来看，本发明提供一种形成半导体器件的方法，该方法包括：在衬底上形成一对半导体鳍片；在衬底上的半导体鳍片之间形成半导体柱，在半导体鳍片的表面下方的半导体柱凹陷半导体柱；形成底部掺杂区，该底部掺杂区在所有半导体鳍下面和部分半导体柱下面延伸；在半导体鳍片的沟道区域和半导体柱上形成导电栅极；在导电栅极与半导体鳍片和半导体柱之间形成厚氧化层；在半导体鳍片的暴露表面上形成源极区域和漏极区域；在导电栅极和半导体柱上形成共用的栅极触点。

从另一方面来看，本发明提供一种半导体器件，包括：在衬底上形成的第一半导体鳍片；在衬底上形成并与第一半导体鳍片相邻的第二半导体鳍片；在第一和第二半导体鳍片之间形成的半导体柱；底部掺杂区域，其在所有半导体鳍片下方和部分半导体柱下方延伸；在第一和第二半导体鳍片的沟道区域和半导体柱上方形成的共用导电栅极；在第一半导体鳍片的表面上形成的源极区域；以及在第二半导体鳍片的表面上形成的漏极区域。

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底上形成一对半导体鳍片。在半导体鳍片之间形成半导体柱。在所有半导体鳍片下方和部分半导体柱下方延伸的区域被掺杂。在半导体鳍片的沟道区域和半导体柱上形成导电栅极。当栅极有效时，半导体柱的表面用作延伸的沟道区域。

本发明的实施例涉及一种操作半导体器件的方法。该方法的非限制性示例包括提供半导体器件。该半导体器件包括与衬底上的第二半导体鳍片相邻的第一半导体鳍片和形成在第一和第二半导体鳍片之间的半导体柱。该半导体器件还包括形成在第一和第二半导体鳍片的沟道区域和半导体柱上方的导电栅极，在第一半导体鳍片的表面上形成的源极区域，以及在第二半导体鳍片的表面上形成的漏极区域。电流从源极区域通过半导体柱的一部分流到漏极区域。

本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括形成在衬底上的一对半导体鳍。在衬底上的半导体鳍片之间形成半导体柱。底部掺杂区域在所有半导体鳍片下方和部分半导体柱的下方延伸。在半导体鳍片的沟道区域和半导体柱上形成导电栅极。当栅极有效时，半导体柱的表面用作延伸的沟道区域。

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底上形成一对半导体鳍片和在半导体鳍片之间形成半导体柱。在半导体鳍片的表面下方凹陷半导体柱。在所有半导体鳍下方和部分半导体柱的下方延伸的底部掺杂区域被掺杂。在半导体鳍片的沟道区域和半导体柱上形成导电栅极。在导电栅极与半导体鳍片和半导体柱之间形成厚氧化层。在半导体鳍片的暴露表面上形成源极区域和漏极区域，并且在导电栅极上和半导体柱上形成共用栅极触点。当栅极有效时，半导体柱的表面用作延伸的沟道区域。

本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括在衬底上形成的第一半导体鳍片和在衬底上形成并与第一半导体鳍片相邻的第二半导体鳍片。在第一和第二半导体鳍片之间形成半导体柱。在所有半导体鳍下方和部分半导体柱下方延伸的底部掺杂区域被掺杂。在第一和第二半导体鳍片的沟道区域和半导体柱上方形成共用导电栅极。在第一半导体鳍的表面上形成源极区域，在第二半导体鳍的表面上形成漏极区域。当栅极有效时，半导体柱的表面用作延伸的沟道区域。

通过本发明的技术实现了其他技术特征和益处。本文详细描述了本发明的实施例和各个方面，并且其被认为是所要求保护的主题的一部分。为了更好地理解，请参考详细的说明书和附图。

附图说明

在说明书结论的权利要求中特别指出并清楚地要求保护本文所述专有权的细节。通过以下结合附图的详细描述，本发明的实施例的前述和其他特征和优点将变得显而易见，其中：

图1描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图2描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图3描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图4描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图5描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图6描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图7描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图8描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图9描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图10描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图11描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图12描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图13描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图14描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图15描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图16描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；以及

图17描述了根据本发明的一个或多个实施例的方法的流程图。

这里描绘的图是说明性的。在不脱离本发明的精神的情况下，可以对图或其中描述的操作进行许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。

在附图和以下对本发明实施例的详细描述中，附图中示出的各种元件具有两个或三个数字的附图标记。除了少数例外，每个附图标记的最左边的数字对应于其元素首先被示出的图。

具体实施方式

为简洁起见，本文中可能会或可能不会详细描述与半导体器件和集成电路(IC)制造相关的传统技术。此外，本文描述的各种任务和处理步骤可以合并到更全面的过程或工艺中，该过程或工艺具有本文未详细描述的附加步骤或功能。特别地，半导体器件和基于半导体的IC的制造中的各种步骤是众所周知的，因此，为了简洁起见，许多常规步骤将仅在本文中简要提及或将完全省略而不提供众所周知的工艺细节。

现在转向与本发明的各方面更具体相关的技术的概述，如前所述，一些非平面晶体管器件架构，例如VFET，采用可在有源极区域域外接触的半导体鳍片和侧栅极，导致横向器件上的器件密度增加。然而，在将VFET缩放到10nm节点之外存在挑战。例如，VFET架构的垂直特性确保了栅极长度操作除了增加宽度或面积要求之外还影响总层高度。增加总层高度会引起一些不希望的复杂情况，特别是当源极，漏极和栅极触点各自需要不同的长度以满足给定的栅极长度时。而且，在传统的VFET中，超长栅极(即，沟道长度大于限制于垂直鳍片高度的传统短沟道栅极的栅极的栅极)的集成受到层平面性要求的限制。因此，传统的VFET限于相对短的沟道。

现在转到本发明的各方面的概述，本发明的一个或多个实施例提供了被配置为在现有VFET架构内实现超长沟道的方法和结构。在衬底上形成一对半导体鳍片。在第一半导体鳍片上形成源极区域，在第二半导体鳍片上形成漏极区域。在半导体鳍片之间形成半导体柱。半导体柱可以形成为具有任意长的宽度而不会影响半导体鳍片的沟道高度。在半导体鳍片下方完全延伸并在半导体柱下方部分延伸的衬底区域被掺杂，以在半导体鳍片和半导体柱之间提供导电路径。在半导体鳍片的沟道区域和半导体柱上方形成共用导电栅极。当栅极有效时，半导体柱的表面用作延伸的沟道区域。以这种方式，提供了超长沟道VFET，其不需要增加沟道区域的总层高度。

现在转到对本发明的各方面的更详细描述，图1描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间具有形成在衬底104上的硬掩模102的结构100的截面图。穿通阻挡物(PTS)106的孔在硬掩模102下方并且在衬底104的一部分内形成。硬掩模102可以是任何合适的材料，例如氮化硅。

衬底104可以是任何合适的衬底材料，例如单晶硅、SiGe、SiC、III-V化合物半导体、II-VI化合物半导体或绝缘体上半导体(SOI)。在一些实施例中，衬底104包括掩埋氧化物层(未示出)。

可以通过注入工艺(例如，离子束注入)在衬底104中形成PTS 106。PTS 106包括具有与源/漏极区域相反的掺杂类型的掺杂剂杂质，并且用于在器件的正常操作期间抑制源/漏极区域之间的泄漏并且限制底部掺杂区500的注入深度(如图5所示)。根据晶体管的类型，PTS 106可以包括n型掺杂剂(例如，As、P、Sb)或p型掺杂剂(例如，Ga、B、In、BF₂、Al)。例如，pFET需要n型掺杂剂，nFET需要p型掺杂剂。PTS 106中的掺杂剂浓度可以在1×10¹⁹cm^-3至2×10²¹cm^-3的范围内，或在1×10²⁰cm^-3至1×10²¹cm^-3的范围内。

图2描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在衬底104上形成垂直半导体鳍200和202以及半导体柱204之后的结构100的横截面图。垂直半导体鳍片200和202(下文中称为“鳍片”)和半导体柱204(下文中称为“柱”)可以使用已知的前端线(FEOL)VFET制造技术在衬底104上形成。

在本发明的一些实施例中，图案化硬掩模102以暴露部分衬底104。然后可以移除或凹陷衬底104的暴露部分以使用湿蚀刻、干蚀刻或其组合形成鳍片200和202以及柱204。鳍片200和202可具有范围为20nm至150nm的非限制高度。鳍片200和202可以具有5nm至100nm的宽度。柱204可以具有与鳍片200和202相同的高度，并且可以具有范围从5nm到超过1微米的宽度。在本发明的一些实施例中，柱204的宽度远大于(例如，大于两倍)鳍片200和202的宽度。以这种方式，底部掺杂区500的注入可以完全在鳍片200和202下方延伸，但仅部分位于支柱204下方(如图5所示)。

通过浅沟槽隔离(未示出)，鳍片200和202以及柱204可以与衬底104的其他区域电隔离。浅沟槽隔离可以是任何合适的介电材料，例如氧化硅。

图3描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在衬底104、鳍片200和202以及柱204上形成衬垫300之后的结构100的截面图。衬垫300可以是任何合适的介电材料，例如氧化物或氧化硅。衬垫300可以使用CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺共形地形成。

图4描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间去除衬垫300的部分以暴露衬底104和硬掩模102的表面之后的结构100的截面图。可以使用任何合适的工艺去除衬垫300，例如湿法蚀刻、干法蚀刻或其组合。在本发明的一些实施例中，衬垫300被对硬掩模102和/或衬底104选择性地移除。在衬垫回蚀刻之后，衬垫300的部分保留在鳍片200和202的侧壁上以及柱204的侧壁上。

图5描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在PTS 106上方掺杂衬底104的一部分以形成底部掺杂区域500之后的结构100的截面图。可以使用例如扩散和/或离子注入来形成底部掺杂区域500。在激活或导通状态期间，底部掺杂区500在鳍片200和202与柱204之间提供导电路径(如图16所示)。如前所述，柱204的宽度可以比鳍片200和202的宽度大得多(例如，大于两倍)。因此，底部掺杂区500可以完全在鳍片200和202下方延伸，但仅部分地在柱204下方延伸。以这种方式，在柱204下方形成阻挡区502。PTS 106在该工艺期间用作注入阻挡层，以限制底部掺杂区500的注入深度。以类似的方式，衬垫300的剩余部分防止注入工艺掺杂鳍片200和202以及柱204。

通过添加n型掺杂剂(例如，As、P、Sb)或p型掺杂剂(例如，Ga、B、In、BF₂、Al)，可以在沉积(原位掺杂)期间或者在外延之后掺杂底部掺杂区域500，取决于晶体管的类型(即，用于nFET的n型掺杂剂和用于pFET的p型掺杂剂)。底部掺杂区域500中的掺杂剂浓度可以在1×10¹⁹cm^-3至2×10²¹cm^-3的范围内，或者在1×10²⁰cm^-3至1×10²¹cm^-3的范围内。

图6描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间移除衬垫300且在底部掺杂区500上方形成底部间隔物600之后的结构100的横截面图。可以使用已知的工艺去除衬垫300，例如湿法蚀刻、干法蚀刻或其组合。在本发明的一些实施例中，使用对硬掩模102选择性的RIE去除衬垫300。

底部间隔物600可包括介电材料，例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiO_xN_y及其组合。介电材料可以是低k材料，其介电常数小于约7、小于约5、或甚至小于约2.5。底部隔离物600可以使用已知的沉积工艺形成，例如CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺。在本发明的一些实施例中，通过执行定向沉积工艺(例如，气体团簇离子束(GCIB)工艺)来形成底部间隔物600。GCIB过程是一种沉积过程，本质上可以是高度定向的。例如，定向沉积工艺可导致在器件的水平定向表面上(例如底部掺杂区域500的表面)沉积介电材料，同时避免在器件的垂直方向定向表面上(例如鳍片200和202的侧壁)沉积任何大量介电材料。

图7描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在底部隔离物600、鳍片200和202以及柱204上形成平坦化层700、硬掩模702和图案化光致抗蚀剂704之后的结构100的横截面图。在本发明的一些实施例中，平坦化层700是有机平坦化层(OPL)。硬掩模702(也称为记忆层)可以是任何合适的光掩模材料，例如SiARC、TiARC、SiO₂、SiN或提供对硬掩模102的蚀刻选择性的其他材料。

图8描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间暴露硬掩模102的表面之后的结构100的截面图。可以通过使用例如湿法蚀刻、干法蚀刻或其组合去除平坦化层700和硬掩模702的部分来暴露硬掩模102。在本发明的一些实施例中，图案从图案化的光致抗蚀剂704转移到硬掩模702中。然后，图案化的硬掩模702可以用作蚀刻掩模。在本发明的一些实施例中，对硬掩模102和/或柱204选择性的RIE用于暴露硬掩模102。在本发明的一些实施例中，RIE还暴露柱204的侧壁。图案化的硬掩模702和/或平坦化层700的剩余部分在随后的柱204的凹陷和注入期间提供对非柱区的隔离(如图9所示)。

图9描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间使柱204凹陷之后的结构100的截面图。在本发明的一些实施例中，在使柱204凹陷之前移除在柱204上形成的硬掩模102。柱204在鳍片200和202的顶表面下方凹陷。例如，柱204可以在鳍片200和202的表面下方凹陷约5至约10nm，尽管其他凹陷深度在本发明的预期范围内。以这种方式，导电栅极1100的一部分(如图11所示)将在柱204和栅极接触1504之间形成(如图15所示)。

在本发明的一些实施例中，柱204和阻挡区502在柱凹陷之前或之后使用例如扩散和/或离子注入掺杂。可以在沉积(原位掺杂)期间或者通过添加互补的n型掺杂剂(例如，As、P、Sb)或p型掺杂剂(例如，Ga、B、In、BF₂、Al)在外延之后掺杂柱204和阻挡区502，掺杂剂取决于底部掺杂区500的掺杂类型(即，用于nFET的p型掺杂剂和用于pFET的n型掺杂剂)。柱204和阻挡区502中的掺杂剂浓度可以在1×10¹⁶cm^-3至1×10¹⁸cm^-3的范围内。

图10描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在去除平坦化层700和硬掩模702和沉积氧化物层1000(也称为栅极电介质)之后的结构100的横截面图。可以使用CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺共形地形成氧化物层1000。厚氧化物1000可以是任何合适的材料，例如氧化硅。

在导电栅极1100(如图11所示)与鳍片200和202以及柱204之间形成氧化物层1000。氧化物层1000可以形成为约1nm至约20nm的厚度。尽管其他厚度在本发明的预期范围内。在本发明的一些实施例中，氧化物层1000是厚度大于约10nm的厚氧化物层，适用于具有大于约1.5伏的正电源电压的高压器件。由于厚氧化层，厚氧化物器件比薄氧化物器件具有更大的电容和更低的带宽，并且用于暴露于高电压可能导致器件损坏的应用中。

图11描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间形成导电栅极1100之后的结构100的截面图。导电栅极1100是使用已知的VFET工艺在两个鳍片200和202的沟道区域上方以及柱子204上方形成的共用栅极。在本发明的一些实施例中，导电栅极1100在硬掩模102的表面上方过填充，然后使用例如CMP平坦化到硬掩模102的表面。

导电栅极1100可以是高k金属栅极(HKMG)并且可以包括例如一个或多个高k电介质膜(未示出)和一个或多个功函数金属(WFM，未示出)。

一个或多个高k介电膜可以是介电常数大于例如3.9、7.0或10.0的介电材料。用于高k电介质膜的合适材料的非限制性实例包括氧化物、氮化物、氮氧化物、硅酸盐(例如金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。介电常数大于7.0的高k材料的实例包括但不限于金属氧化物，例如氧化铪、氧化铪硅、氧氮化铪、氧化镧、氧化镧铝、氧化锆、氧化锆锆、锆氧氮化硅、氧化钽、氧化钛、氧化钡钡、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钪铅锶和铌酸铅锌。高k介电膜还可包括掺杂剂，例如镧和铝。高k电介质膜可以通过合适的沉积工艺形成，例如，CVD、PECVD、原子层沉积(ALD)、蒸发、物理气相沉积(PVD)、化学溶液沉积或其他类似工艺。高k电介质膜的厚度可以根据沉积工艺以及所使用的高k电介质材料的组成和数量而变化。高k电介质膜的厚度可以在约0.5至约20nm的范围内。

WFM可以设置在高k介电膜上。功函数金属的类型取决于晶体管的类型，并且可以在nFET和pFET器件之间不同。P型功函数金属包括组合物，诸如钌、钯、铂、钴、镍和导电金属氧化物，或其任何组合。N型功函数金属包括组合物，诸如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛和碳化铝)、铝化物，或其任何组合。WFM可以通过合适的沉积工艺沉积，例如，CVD、PECVD、PVD、电镀、加热或电子束蒸发和溅射。

可以在高k电介质膜和WFM上沉积用于导电栅极1100的块状材料(栅极导体材料)以形成HKMG。合适的导电材料的非限制性实例包括铝(Al)、铂(Pt)、金(Au)、钨(W)、钛(Ti)或其任何组合。可以通过合适的沉积工艺沉积栅极导体材料，例如，CVD、PECVD、PVD、电镀、加热或电子束蒸发和溅射。

图12描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在移除硬掩模102、使导电栅极1100凹陷、以及在凹陷的导电栅极1100上方形成顶部间隔物1200之后的结构100的横截面图。可以使用已知的硬掩模开口工艺(例如湿法蚀刻、干法蚀刻或其组合)去除硬掩模102。在本发明的一些实施例中，使导电栅极1100在鳍片200和202的表面下方但在柱204的表面上方凹陷。可以使用任何合适的工艺(例如，湿法蚀刻、干法蚀刻或其组合)使导电栅极1100凹陷。在本发明的一些实施例中，导电栅极1100被选择性地对鳍片200和202蚀刻。

顶部间隔物1200可包括介电材料，例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiO_xN_y及其组合。介电材料可以是低k材料，其介电常数小于约7、小于约5，或甚至小于约2.5。顶部间隔物1200可以使用已知的沉积工艺形成，例如CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺。在本发明的一些实施例中，通过以与底部间隔物600类似的方式执行定向沉积工艺(例如，气体团簇离子束(GCIB)工艺)而形成顶部间隔物1200。

图13描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在鳍片200上形成源极区域1300和在鳍片202上的漏极区域1302之后的结构100的横截面图。可以通过在鳍200和202的暴露表面上的选择性外延生长来形成源/漏极区域1300和1302。源/漏极区域1300和1302可以包括从气态或液态前体生长的外延半导体材料。例如，可以使用气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其他合适的工艺来生长外延半导体材料。

在本发明的一些实施例中，用于沉积外延半导体材料的气体源包括含硅气体源、含锗气体源或其组合。例如，外延Si层可以从硅气源沉积，硅气源选自硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基二硅烷、六甲基二硅烷、及其组合。外延锗层可以从锗气源沉积，该锗气源选自锗烷、二锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合。可以利用这些气体源的组合形成外延硅锗合金层。可以使用诸如氢气、氮气、氦气和氩气的载气。

可以通过添加n型掺杂剂(例如，As、P、Sb)或p型掺杂剂(例如，Ga、B、In、BF₂、Al)，在沉积期间(原位掺杂)或者在外延之后掺杂外延硅、硅锗和/或碳掺杂硅(Si：C)，掺杂剂取决于晶体管的类型(即，nFET的n型掺杂剂和pFET的p型掺杂剂)。源/漏极区域1300和1302中的掺杂剂浓度可以在1×10¹⁹cm^-3至2×10²¹cm^-3的范围内，或在1×10²⁰cm^-3至1×10²¹cm^-3的范围内。

图14描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在顶部间隔物1200和源极/漏极区域1300和1302上方形成衬垫1400之后的结构100的截面图。衬垫1400可包括介电材料，例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiO_xN_y及其组合。衬垫1400可以使用已知的沉积工艺形成，例如CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺。在衬垫1400上形成层间电介质(ILD)1402。ILD 1402可以是任何合适的电介质材料，例如氧化硅，并且可以使用任何合适的工艺形成。

图15描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间形成源极触点1500、漏极触点1502和栅极触点1504(统称为“触点”)之后的结构100的横截面图。触点1500、1502和1504使用已知的金属化技术，分别与源极区域1300、漏极区域1302和导电栅极1100形成欧姆接触。尽管未在该横截面图中示出，但应理解，栅极触点1504电耦合到导电栅极1100的所有部分。在本发明的一些实施例中，ILD 1402被延伸，然后用开放沟槽进行图案化(未示出)。然后将触点1500、1502和1504沉积到沟槽中。在本发明的一些实施例中，图案化开口沟槽包括去除衬垫1400和顶部隔离物1200的部分。在本发明的一些实施例中，触点1500、1502和1504过度填充到沟槽中，在ILD 1402的表面上方形成覆盖层。可以使用CMP来去除覆盖层。

触点1500、1502和1504可以由任何合适的导电材料制成，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属复合材料(如氮化钽、氮化钛、碳化钽、碳化钛、碳化铝铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯或这些材料的任何合适组合。导电材料还可包括在沉积期间或之后掺入的掺杂剂。在本发明的一些实施例中，触点1500、1502和1504可以是铜或钨，并且可以包括阻挡金属衬垫(未示出)。阻挡金属衬垫防止铜或钨扩散进或掺杂到周围的材料，这会降低它们的性能。例如，硅在掺杂铜时形成深层陷阱。理想的阻挡金属衬垫必须足以限制体金属的扩散性，以使导体与周围材料化学隔离，并且应具有高导电性，例如，钽、氮化钽、钛、氮化钛、钴、钌、锰或钛碳化物。

在本发明的一些实施例中，触点1500、1502和1504包括与半导体材料(例如，源极区域和漏极区域1300和1302)反应以在源极区域和漏极区域1300和1302之间以及触点1300和1302之间形成硅化物膜(未示出)的金属(例如，钛)。由于硅化物膜仅在触点和顶部S/D区之间的界面处形成，所以硅化物膜可以说是对顶部S/D区自对准(自对准硅化物也称为自对准硅化物)。

图16描述了根据本发明的一个或多个实施例的在ON状态期间具有超长电流路径1600(也称为电路径或沟道路径)的结构100的横截面图。电流路径1600在源极区域1300处开始，沿柱204的表面通过，并在漏极区域1302处结束。如前所述，当导电栅极1100有效时，柱204的表面在源极1300和漏极区域1302之间提供增加的沟道长度。以这种方式，提供了具有比鳍片200或202的单独沟道长两倍多的沟道长度的超长沟道。有利地，超长沟道不需要增加鳍片200和202的沟道区域的总高度或者增加导电栅极1100的高度。

图17描述了示出根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1700。如方框1702所示，在衬底上形成一对半导体鳍片。根据一个或多个实施例，半导体鳍片可以以与图2中所示的鳍片200和202类似的方式形成。

如方框1704所示，在衬底上的半导体鳍片之间形成半导体柱。根据一个或多个实施例，半导体柱可以以与图2中所示的柱204类似的方式形成。

如方框1706所示，形成底部掺杂区域，其在半导体鳍片下方完全延伸并且部分地在半导体柱下方延伸。根据一个或多个实施例，可以以与图5中示出的底部掺杂区域500类似的方式形成底部掺杂区域。底部掺杂区域在半导体鳍片和半导体柱之间提供导电路径。

如方框1708所示，在半导体鳍片的沟道区域和半导体柱上方形成导电栅极。根据一个或多个实施例，导电栅极可以与图11中所示的导电栅极1100类似的方式形成。当栅极有效时，半导体柱的表面用作延伸的沟道区域。

这里参考相关附图描述了本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计替代实施例。尽管在以下描述和附图中的元件之间阐述了各种连接和位置关系(例如，上方，下方，相邻等)，但是本领域技术人员将认识到，本文描述的许多位置关系是方向独立的-即使方向改变，当所描述的功能也是被保持的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不意图在这方面进行限制。类似地，术语“耦合”及其变形描述了在两个元件之间具有通信路径，并不意味着元件之间的直接连接而在它们之间没有中间元件/连接。所有这些变化都被认为是说明书的一部分。因此，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接的位置关系。作为间接位置关系的示例，本说明书中关于在层“B”上形成层“A”的引用包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。

以下定义和缩写将用于解释权利要求和说明书。如这里所使用的，术语现在时的“包括”、进行时的“包括”、现在时的“包含”、进行时的“包含”、现在时的“具有”、进行时的“具有”、现在时的“含有”或进行时的“含有”或其任何其他变型旨在涵盖非、独家包容。例如，包含元素列表的组合物、混合物、工艺、方法，物品或装置不一定仅限于那些元素，而是可以包括未明确列出的或对这种组合物、混合物、工艺、方法，物品或装置隐含的其他元素。

另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实施例或设计不一定被解释为比其他实施例或者设计优选或有利。术语“至少一个”和“一个或多个”应理解为包括大于或等于1的任何整数，即一个、两个、三个、四个等。术语“多个”应理解为包括任何整数，数字大于或等于2，即两个、三个、四个、五个等。术语“连接”可以包括间接“连接”和直接“连接”。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但是每个实施例可以或可以不是包括特定的特征、结构或特性。而且，这些短语不一定是指同一实施例。此外，当结合实施例描述特定特征、结构或特性时，可以认为，无论是否明确描述，结合其他实施例来影响这样的特征、结构或特性是在本领域技术人员的知识范围内。

以下出于描述的目的，术语“上”、“下”、“右”、“左”，“垂直”，“水平”，“顶部”，“底部”及其派生词应涉及所描述的结构和方法，如附图中所示。术语“覆盖”，“顶上”，“顶部”，“定位在”或“定位在顶部”意味着第一元件(例如第一结构)存在于第二元件上(例如第二结构)，其中在第一元件和第二元件之间可以存在诸如接口结构的中间元件。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的接口处没有任何中间传导、绝缘或半导体层的情况下连接。

术语“约”，“基本上”，“大约”及其变体旨在包括与基于提交申请时可用设备的特定量的测量相关联的误差程度。例如，“约”可以包括给定值的±8％或5％，或2％的范围。

短语“对……有选择性”，例如“对第二元素具有选择性的第一元素”，是指第一元素可以被蚀刻，第二元素可以用作蚀刻停止层。

术语“保形的”(例如，保形层)是指该层的厚度在所有表面上基本相同，或者厚度变化小于该层的标称厚度的15％。

术语“外延生长和/或沉积”和“外延形成和/或生长”是指半导体材料(晶体材料)在另一半导体材料(晶体材料)的沉积表面上的生长，其中所生长的另半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(种子材料)基本相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设置系统参数，以使沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上移动，从而使沉积原子将自身定向到沉积表面原子的晶体排列。外延生长的半导体材料可以具有与在其上形成外延生长的材料的沉积表面基本相同的晶体特性。例如，沉积在{100}方向为晶体表面上的外延生长的半导体材料可以呈现{100}方向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性地在半导体表面上形成，并且不能在暴露的表面(例如二氧化硅或氮化硅表面)上沉积材料。

如前所述，为了简洁起见，本文中可能详细描述或不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。然而，作为背景，现在将提供可用于实现本发明的一个或多个实施例的半导体器件制造工艺的更一般描述。尽管用于实现本发明的一个或多个实施例的特定制造操作可以是单独已知的，但是所描述的本发明的操作和/或所得结构的组合是唯一的。因此，结合根据本发明的半导体器件的制造描述的操作的独特组合利用在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接着的段落描述。

通常，用于形成将被封装到IC中的微芯片的各种工艺分为四大类，即膜沉积，去除/蚀刻，半导体掺杂和图案化/光刻。沉积是生长、涂覆或以其他方式将材料转移到晶片上的任何过程。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻是从晶片上去除材料的任何过程。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。例如，反应离子蚀刻(RIE)是一种干蚀刻，其通过将材料暴露在离子的轰击中，使离子的一部分从裸露的表面移走来使用化学反应等离子体去除材料，例如半导体材料的掩模图案。等离子体通常通过电磁场在低压(真空)下产生。半导体掺杂是通过掺杂(例如，晶体管源极和漏极)，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。两个导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其组件。半导体衬底的各个区域的选择性掺杂允许通过施加电压来改变衬底的导电性。通过创建这些各种组件的结构，可以构建数百万个晶体管并将它们连接在一起以形成现代微电子器件的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，用于随后将图案转移到衬底。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多导线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对齐，并且缓慢地构建导体、绝缘体和选择性的掺杂区域以形成最终器件。

附图中的流程图和框图显示了根据本发明的各种实施例的制造和/或操作方法的可能实施方式。该方法的各种功能/操作在流程图中由块表示。在一些替代实施方式中，框中提到的功能可以不按图中所示的顺序发生。例如，连续示出的两个方框实际上可以基本上同时执行，或者这些方框有时可以以相反的顺序执行，这取决于所涉及的功能。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。