阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 洪世基 金柱然 金辰昱 于 2019-04-10 设计创作，主要内容包括：本发明提供了一种半导体器件,所述半导体器件包括：衬底,所述衬底具有第一区域和第二区域；第一栅电极层,所述第一栅电极层位于所述第一区域上,并且包括第一导电层；以及第二栅电极层,所述第二栅电极层位于所述第二区域上,并且包括所述第一导电层、位于所述第一导电层上的第二导电层以及位于所述第二导电层上的阻挡金属层,其中,所述第一栅电极层的上表面位于比所述第二栅电极层的上表面低的水平高度上。(The present invention provides a semiconductor device, including: a substrate having a first region and a second region; a first gate electrode layer over the first region and including a first conductive layer; and a second gate electrode layer which is located over the second region and includes the first conductive layer, a second conductive layer located over the first conductive layer, and a barrier metal layer located over the second conductive layer, wherein an upper surface of the first gate electrode layer is located at a lower level than an upper surface of the second gate electrode layer.)

半导体器件

相关申请的交叉引用

2018年6月27日在韩国知识产权局提交的名为“半导体器件”的韩国专利申请No.10-2018-0073781通过引用的方式全文结合于本申请中。

技术领域

本公开涉及半导体器件。

背景技术

随着对半导体器件高性能、高速度和/或多功能性的需求增加，半导体器件的集成度增加。随着半导体器件的更高集成度的趋势，半导体器件中的晶体管的尺寸缩小正在加速，并且正在研究形成具有各种工作电压和减小尺寸的晶体管的方法。此外，为了克服由于平面金属氧化物半导体FET(MOSFET)的尺寸减小而导致的工作特性的限制，已经努力开发了包括具有三维结构的沟道的鳍式场效应晶体管(FinFET)的半导体器件。

发明内容

根据实施例的一个方面，半导体器件包括：衬底，所述衬底具有第一区域和第二区域；第一栅电极层，所述第一栅电极层设置在所述第一区域上，并且包括第一导电层；以及第二栅电极层，所述第二栅电极层设置在所述第二区域上，并且包括第一导电层、设置在所述第一导电层上的第二导电层以及设置在所述第二导电层上的阻挡金属层，其中，所述第一栅电极层的上表面位于比所述第二栅电极层的上表面低的水平高度上。

根据实施例的另一方面，半导体器件包括：衬底，所述衬底具有第一区域和第二区域；第一栅电极层，所述第一栅电极层设置在所述第一区域上，并且包括第一导电层；以及第二栅电极层，所述第二栅电极层设置在所述第二区域上，并且包括第一导电层和第二导电层，所述第二导电层设置在所述第一导电层上并且具有低于所述第一导电层的功函数的功函数，其中，所述第一栅电极层中的所述第一导电层具有基本恒定的宽度，并且所述第二栅电极层中的所述第二导电层具有上部的宽度宽于下部的宽度的形状。

根据实施例的再一个方面，半导体器件包括：半导体衬底，所述半导体衬底拥有具有相同导电类型的杂质的第一区域和第二区域；第一栅电极层，所述第一栅电极层设置在所述第一区域上，并且包括第一导电层；以及第二栅电极层，所述第二栅电极层设置在所述第二区域上，并且包括所述第一导电层和设置在所述第一导电层上的第二导电层，其中，所述第二栅电极层的厚度大于所述第一栅电极层的厚度，并且包括所述第一栅电极层的第一晶体管的工作电压不同于包括所述第二栅电极层的第二晶体管的工作电压。

附图说明

通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：

图1例示了根据示例性实施例的半导体器件的俯视图；

图2A例示了图1的半导体器件分别沿线I-I'、II-II'、III-III'、IV-IV'和V-V'截取的横截面视图；

图2B例示了图1的半导体器件分别沿线A-A'、B-B'、C-C'、D-D'和E-E'截取的横截面视图；

图3A至图3C例示了根据示例性实施例的半导体器件的一部分的局部放大视图；

图4和图5例示了根据示例性实施例的半导体器件的横截面视图；

图6例示了根据示例性实施例的半导体器件的横截面视图；

图7例示了根据示例性实施例的半导体器件的横截面视图；

图8例示了根据示例性实施例的制造半导体器件的方法的流程图；

图9A至图9L例示了根据示例性实施例的制造半导体器件的方法中各阶段的横截面视图；

图10例示了根据示例性实施例的包括半导体器件的电子装置的框图；以及

图11例示了根据示例性实施例的包括半导体器件的系统的示意图。

具体实施方式

在下文中，将参照附图描述本公开的示例性实施例。

图1是例示了根据示例性实施例的半导体器件的俯视图。图2A是例示了图1的半导体器件分别切沿线I-I'、II-II'、III-III'、IV-IV'和V-V'截取的横截面视图；图2B是例示了图1的半导体器件分别沿着线A-A'、B-B'、C-C'、D-D'和E-E'截取的横截面视图。为了便于说明，在图1、图2A和图2B中仅例示了半导体器件的主要部件。

参照图1、图2A和图2B，半导体器件100可以包括：具有第一至第五区域R1、R2、R3、R4和R5的衬底101、有源鳍105、源极/漏极区150、界面层112、第一栅极介电层114和第二栅极介电层115、栅极间隔物层116以及第一至第四栅电极层GE1、GE2、GE3和GE4。半导体器件100还可以包括隔离层107、栅极覆盖层140和层间绝缘层190。

半导体器件100可以包括鳍式场效应晶体管(FinFET)元件，在该鳍式场效应晶体管元件中，有源鳍105具有鳍结构。FinFET元件可以包括具有彼此交叉的有源鳍105和第一至第四栅电极层GE1、GE2、GE3和GE4的第一至第五晶体管10、20、30、40和50。例如，第一至第五晶体管10、20、30、40和50都可以是p型金属氧化物半导体(MOS)场效应晶体管(MOSFET)。第一至第五晶体管10、20、30、40和50可以是在彼此不同的阈值电压下被驱动的晶体管，并且可以在半导体器件100中构成同一或不同的电路。

衬底101可以具有不同的第一至第五区域R1、R2、R3、R4和R5。第一至第五区域R1、R2、R3、R4和R5可以是分别设置有第一至第五晶体管10、20、30、40和50的区域。第一至第五区域R1、R2、R3、R4和R5在半导体器件100中可以设置为彼此间隔开或者设置为彼此相邻。

衬底101可以具有沿X方向和Y方向延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为例如体晶片、外延层、绝缘体上硅(SOI)层或绝缘体上半导体(SeOI)层等。

隔离层107可以在衬底101中限定有源鳍105，如图2B所例示。隔离层107可以例如通过浅沟槽隔离(STI)工艺形成。根据实施例，隔离层107可以包括在相邻的有源鳍105之间更深地延伸到衬底101的下部的区域。根据实施例，隔离层107可以具有弯曲的上表面，该上表面更靠近有源鳍105时具有相对更高的水平高度，隔离层107的上表面和下表面的形状不限于图中所例示的形状。隔离层107可以由绝缘材料制成。隔离层107可以是例如氧化物、氮化物或其组合。

有源鳍105可以在衬底101中由隔离层107限定，并且可以被布置成在一个方向上(例如，在X方向上)延伸。有源鳍105可以具有例如在X方向上(图1)延伸的线形或条形，并且可以在隔离层107之间从衬底101突出(例如，突出到衬底101之上)，以具有在Y方向上的宽度(图2B)。虽然图1例示了分别设置在第一至第五区域R1、R2、R3、R4和R5中的一对有源鳍105，但有源鳍105的配置和数量不限于此。例如，可以在第一至第五区域R1、R2、R3、R4和R5中的每一个中设置一个或三个或更多个有源鳍105。

有源鳍105可以是衬底101的一部分，并且可以包括从衬底101生长的外延层。如图2A所例示，有源鳍105可以在第一至第四栅电极层GE1、GE2、GE3和GE4的两侧局部凹陷，并且源极/漏极区150可以设置在凹陷的有源鳍105上。例如，如图1所例示，第一至第四栅电极层GE1、GE2、GE3和GE4中的每一个可以在Y方向上延伸以与有源鳍105相交，并且两个源极/漏极区150可以设置在例如位于第一至第四栅电极层GE1、GE2、GE3和GE4中的每一个的相对侧上的每个凹陷的有源鳍105上(图2A)。因此，如图2B所例示，有源鳍105可以在第一至第四栅电极层GE1、GE2、GE3和GE4的下部具有相对高的高度。在示例性实施例中，有源鳍105可以包括杂质。

源极/漏极区150可以设置在第一至第四栅电极层GE1、GE2、GE3和GE4中的例如每一个的两侧的有源鳍105上。源极/漏极区150可以被提供为第一到第五晶体管10、20、30、40和50的源极区或漏极区。源极/漏极区150可以具有升高的源极/漏极形状，该形状的上表面定位成高于第一至第四栅电极层GE1、GE2、GE3和GE4的下表面。根据实施例，源极/漏极区150可以彼此相连，或者可以在两个或更多个有源鳍105上合并以形成一个源极/漏极区150。

源极/漏极区150可以由外延层形成，并且可以包括杂质。例如，源极/漏极区150可以包括p型掺杂的硅锗(SiGe)。当源极/漏极区150包括硅锗(SiGe)时，可以在第一至第五晶体管10、20、30、40和50的沟道区施加应力，以提高空穴迁移率，其中，第一至第五晶体管10、20、30、40和50的沟道区是由硅(Si)形成的有源鳍105的一部分。在示例性实施例中，源极/漏极区150可以包括具有不同浓度的元素和/或掺杂元素的多个区域。

界面层112以及第一栅极介电层114和第二栅极介电层115可以布置在有源鳍105与第一至第四栅电极层GE1、GE2、GE3和GE4之间。第一栅极介电层114可以设置在第一区域R1、第二区域R2、第四区域R4和第五区域R5中，并且第二栅极介电层115可以设置在第三区域R3中。第一栅极介电层114和第二栅极介电层115可以设置为覆盖第一至第四栅电极层GE1、GE2、GE3和GE4的下表面和两个侧表面。在示例性实施例中，第一栅极介电层114和第二栅极介电层115可以仅形成在第一至第四栅电极层GE1、GE2、GE3和GE4的下表面。

界面层112可以由介电材料制成，例如氧化硅膜、氮氧化硅或其组合。第一栅极介电层114和第二栅极介电层115可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数高于氧化硅(SiO₂)的介电常数的介电材料。高介电常数材料可以是氧化铝(Al₂O₃)、氧化钽(Ta₂O₃)、氧化钛(TiO₂)、氧化钇(Y₂O₃)、氧化锆(ZrO₂)、氧化锆硅(ZrSi_xO_y)、氧化铪(HfO₂)、氧化铪硅(HfSi_xO_y)、氧化镧(La₂O₃)、氧化镧铝(LaAl_xO_y)、氧化镧铪(LaHf_xO_y)、氧化铪铝(HfAl_xO_y)和氧化镨(Pr₂O₃)中的任意一种。第一栅极介电层114和第二栅极介电层115可以包括彼此不同的材料。第二栅极介电层115可以由与第一栅极介电层114相同的材料制成，并且还可以包括用于提高晶体管的阈值电压的元素。例如，第二栅极介电层115还可以包括稀土元素，例如镧(La)、钆(Gd)、钌(Ru)、钇(Y)和钪(Sc)。这些元素可以例如通过形成电偶极子来提高阈值电压。

栅极间隔物层116可以设置在第一至第四栅电极层GE1、GE2、GE3和GE4的两侧。栅极间隔物层116可以使源极/漏极区150与第一至第四栅电极层GE1、GE2、GE3和GE4绝缘。根据实施例，栅极间隔物层116可以是多层结构。栅极间隔物层116可以由氧化物、氮化物或氮氧化物制成，并且尤其可以形成为低-k膜。

第一至第四栅电极层GE1、GE2、GE3和GE4可以设置为在有源鳍105的上部横跨有源鳍105，并且在一个方向上延伸，例如在Y方向上延伸。第一至第五晶体管10、20、30、40和50的沟道区可以形成在有源鳍105的与第一至第四栅电极层GE1、GE2、GE3和GE4交叉的部分中。第一栅电极层GE1可以设置在第一区域R1中，第二栅电极层GE2可以设置在第二区域R2和第三区域R3中，第三栅电极层GE3可以设置在第四区域R4中，并且第四栅电极层GE4可以设置在第五区域R5中。第一至第四栅电极层GE1、GE2、GE3和GE4可以分别在第一至第五区域R1、R2、R3、R4和R5中在沟道方向上(即，在X方向上)具有第一至第五长度L1、L2、L3、L4和L5。第一至第五长度L1、L2、L3、L4和L5可以等于或对应于第一至第五晶体管10、20、30、40和50的沟道长度。第一至第四长度L1、L2、L3、L4可以彼此基本相同或相似，并且可以比第五长度L5短。例如，第一至第四长度L1、L2、L3和L4可以为50nm或更小，并且第五长度L5可以为50nm至300nm。

第一至第四栅电极层GE1、GE2、GE3和GE4可以分别包括厚度有差异的第一导电层120a、第二导电层120b、第三导电层120c和第四导电层120d。详细地，第一栅电极层GE1可以包括初步第一导电层120P和第一导电层120a。第二栅电极层GE2可以包括第二导电层120b、第五导电层132和阻挡金属层134。第三栅电极层GE3可以包括第三导电层120c、第五导电层132和阻挡金属层134。第四栅电极层GE4可以包括初步第一导电层120P、第四导电层120d、第五导电层132、阻挡金属层134和上金属层136。第一至第四栅电极层GE1、GE2、GE3和GE4中的每个层的相对厚度不限于图中所示的相对厚度，并且可以在实施例中进行各种改变。

第一栅电极层GE1的上表面可以位于距有源鳍105的上表面沿Z方向的第一高度H1处。第二至第四栅电极层GE2、GE3和GE4的上表面可以位于距有源鳍105的上表面沿Z方向的第二至第四高度H2、H3和H4处。第二高度H2和第三高度H3可以高于第一高度H1。第四高度H4也可以高于第一高度H1，但不限于此。例如，第一栅电极层GE1的上表面可以位于比第二至第四栅电极层GE2、GE3和GE4的上表面低的水平高度上。因此，第一栅电极层GE1的厚度可以小于第二至第四栅电极层GE2、GE3和GE4的厚度。第二高度H2和第三高度H3可以基本相同，并且第四高度H4可以与第二高度H2和第三高度H3相同或相似，但不限于此。例如，第四高度H4可以低于第二高度H2和第三高度H3。

第一至第四导电层120a、120b、120c和120d可以具有第一功函数，并且可以是例如包含金属元素的层。第一至第四导电层120a、120b、120c和120d可以由相同的材料制成，并且可以具有彼此不同的厚度。第一至第四导电层120a、120b、120c和120d可以包括具有比第五导电层132更高功函数的材料。例如，第一至第四导电层120a、120b、120c和120d中的每一层可以包括TiN、TaN、W、WCN或其组合。初步第一导电层120P可以由与第一至第四导电层120a、120b、120c和120d相同的材料形成，但是由于热处理，可以在结晶度和物理性质上略微不同，从而可以分辨出其与第一导电层120a和第四导电层120d的界面。

在第一栅电极层GE1中，第一导电层120a可以设置在初步第一导电层120P上，并且可以完全填充由第一栅极介电层114和栅极覆盖层140以及初步第一导电层120P限定的空间。例如，如图2A所例示，第一导电层120a可以沿X方向具有恒定的宽度。第一导电层120a可以具有平坦的上表面，并且该上表面可以与栅极覆盖层140接触。

在第二栅电极层GE2中，第二导电层120b可以分别设置在第二区域R2中的第一栅极介电层114和第三区域R3中的第二栅极介电层115上。第二导电层120b可以布置成U形或类似形状，并且可以不完全填充由第一栅极介电层114和第二栅极介电层115以及栅极覆盖层140限定的空间。例如，如图2A所例示，第二导电层120b可以覆盖第一栅极介电层114和第二栅极介电层115中的每一个的底部和内侧壁，并且可以在其中心留下用于第五导电层132的空间。第二导电层120b可以包括上部宽度小于下部宽度的区域，例如，在X方向上，第二导电层120b的顶部的总宽度可以小于第二导电层120b的底部的总宽度(图2A)。宽度可以指沿X方向从第一栅极介电层114和第二栅极介电层115的侧面(例如，内侧壁)测量的宽度(例如，距离)。如图所例示，第二导电层120b可以具有弯曲的上表面(例如，朝向第五导电层132的外表面)，并且可以具有拥有凹形区域的上表面。

在第三栅电极层GE3中，第三导电层120c可以设置在第一栅极介电层114上，可以布置成U形或类似形状，并且可以不完全填充由第一栅极介电层114和栅极覆盖层140限定的空间。第三导电层120c可以包括上部宽度小于下部宽度的区域。具体地，第三导电层120c的厚度可以小于第二栅电极层GE2的第二导电层120b在具有相对大厚度的上部区域中的厚度，例如，在X方向上，第二导电层120b的顶部的总宽度可以大于第三导电层120c的顶部的总宽度(图2A)。第三导电层120c可以具有弯曲的上表面，并且可以具有拥有凹形区域的上表面。

在第四栅电极层GE4中，第四导电层120d可以共形地设置在初步第一导电层120P上，并且可以不完全填充由第一栅极介电层114和栅极覆盖层140限定的空间。第四导电层120d的厚度可以大于例如第二栅电极层GE2的第二导电层120b和第三栅电极层GE3的第三导电层120c中的每一个的厚度。第四导电层120d可以具有台阶状上表面，并且可以具有拥有凹形区域的上表面。

第五导电层132可以具有低于第一功函数的第二功函数，并且可以是例如包含金属元素的层。例如，第五导电层132可以包括含有铝(Al)的合金、含有Al的导电金属碳化物、含有Al的导电金属氮化物或者其组合，并且可以包括TiAl、TiAlC、TiAlN或者其组合。

第二栅电极层GE2和第三栅电极层GE3中的第五导电层132可以设置在第二导电层120b和第三导电层120c上，并且可以具有拥有凹形区域的弯曲上表面。第五导电层132可以沿着第二导电层120b和第三导电层120c共形地形成，例如，沿着第二导电层120b和第三导电层120c中的每一个的外部弯曲表面共形地形成。例如，由于第二导电层120b和第三导电层120c中的每一个的顶部宽度小于相应的底部宽度，所以在顶部第五导电层132的共形结构可以限定第二栅电极层GE2和第三栅电极层GE3中的每一个的顶部中心的凹形区域。

详细地，在第二栅电极层GE2中，由于相对窄的空间，第五导电层132可以被配置为例如完全填充第二导电层120b的下部(例如，底部)的相对表面之间的空间，例如，第五导电层132可以具有Y形。在第三栅电极层GE3中，由于第三导电层120c的下部(例如，底部)的相对表面之间的空间比第二栅电极层GE2中的宽，因此第五导电层132可以被配置为例如仅部分地填充该空间，例如，第五导电层132可以具有U形。因此，第二栅电极层GE2和第三栅电极层GE3中的第五导电层132可以具有U形、Y形或他们的相似形状。第五导电层132可以具有上部的宽度比下部的宽度宽的形状。在这种情况下，宽度可以指在X方向上从一端到另一端的距离(例如，在X方向上第五导电层132的相对端之间)，并且可以指在第五导电层132的上部区域中第五导电层132的两端(例如，相对端)——包括第五导电层132的两端之间的阻挡金属层134——之间的距离。

第四栅电极层GE4中的第五导电层132可以共形地设置在第四导电层120d上。第四栅电极层GE4中的第五导电层132可以不完全填充第四导电层120d的相对表面之间的空间，例如，第四栅电极层GE4中的第五导电层132可以沿第四导电层120d的外表面具有U形(图2A)。

阻挡金属层134可以包括与第五导电层132的材料不同的材料，并且可以包括例如TiN、TaN、W、WCN或其组合。上金属层136可以包括与阻挡金属层134的材料不同的材料，并且可以包括例如TiN、TaN、W、WCN或其组合。根据实施例，阻挡金属层134和上金属层136不一定由金属材料制成，而是可以由半导体材料制成，例如多晶硅。

第二栅电极层GE2和第三栅电极层GE3中的阻挡金属层134可以设置在第五导电层132上，并且可以完全填充第五导电层132之间的凹形区域，例如，阻挡金属层134可以完全填充由第二栅电极层GE2和第三栅电极层GE3上部的第五导电层132限定的凹形区域。阻挡金属层134可以具有与栅极覆盖层140接触的平坦上表面。第二栅电极层GE2和第三栅电极层GE3中的阻挡金属层134可以在下部具有比在上部更窄的宽度。特别地，第三栅电极层GE3中的阻挡金属层134可以在下部具有相对薄且长的突起。第二栅电极层GE2和第三栅电极层GE3中的阻挡金属层134的具体形状可以根据第二栅电极层GE2和第三栅电极层GE3的第二至第四长度L2、L3和L4以及第二至第五导电层120b、120c、120d和132的厚度等而变化。

在第四栅电极层GE4中，阻挡金属层134可以几乎或完全填充第五导电层132的相对表面之间的空间。上金属层136至少可以设置在第四栅电极层GE4的阻挡金属层134上，并且可以延伸到第五导电层132和第四导电层120d的上部。上金属层136可以具有不均匀的厚度，但不限于此。

第一至第五晶体管10、20、30、40和50可以全部是相同导电类型的MOSFET，可以具有彼此不同的阈值电压，并因此具有彼此不同的工作电压。例如，第一至第五晶体管10、20、30、40和50都可以是p型MOSFET。第一晶体管10可以具有最低的阈值电压和工作电压，并且第二晶体管20的阈值电压和工作电压可以高于第一晶体管10的阈值电压和工作电压。第三晶体管30的阈值电压和工作电压可以高于第二晶体管20的阈值电压和工作电压，并且第四晶体管40的阈值电压和工作电压可以高于第三晶体管30的阈值电压和工作电压。第五晶体管50的阈值电压和工作电压可以高于第四晶体管40的阈值电压和工作电压。在本说明书中，阈值电压和工作电压的大小可以用绝对值进行比较。第一晶体管10、第二晶体管20和第四晶体管40之间的阈值电压和工作电压的差异可以通过第一至第三栅电极层GE1、GE2和GE3的结构的差异来确定。而且，第二晶体管20与第三晶体管30之间的阈值电压和工作电压的差异可以是由于第一栅极介电层114与第二栅极介电层115之间的差异。

在第一至第四导电层120a、120b、120c和120d由TiN制成并且第五导电层132由TiAlC制成的实施例中，与第二晶体管20的结构中的阈值电压相比，第一晶体管10的结构中的阈值电压减小了约47mV。另外，与第三晶体管30的结构相比，包括第一栅电极层GE1和第二栅极介电层115的晶体管的结构中的阈值电压减小了约60mV。由此可以看出，在第一栅电极层GE1没有第五导电层132的情况下，p型MOSFET的阈值电压可以相对减小。

在示例性实施例中，半导体器件100还可以包括具有第二栅极介电层115和第三栅电极层GE3的第六晶体管和/或具有第二栅极介电层115和第四栅电极层GE4的第七晶体管。在这种情况下，第六晶体管的阈值电压和工作电压可以高于第四晶体管40的阈值电压和工作电压，并且第七晶体管的阈值电压和工作电压可以高于第五晶体管50的阈值电压和工作电压。即使在晶体管具有相对较长的沟道长度的情况下，通过第一栅极介电层114和第二栅极介电层115以及第一至第五导电层120a、120b、120c、120d和132的不同组合，可以提供具有不同阈值电压和工作电压的四个或更多个晶体管，类似于第一至第四晶体管10、20、30和40。

在示例性实施例中，半导体器件100可以不包括第二至第五晶体管20、30、40和50中的至少一个。例如，半导体器件100可以仅包括第一晶体管10和第二晶体管20，或者可以仅包括第一晶体管10和第四晶体管40。如上所述，可以根据半导体器件100中所需的工作电压的范围来不同地选择包括在半导体器件100中的晶体管的类型。

栅极覆盖层140可以设置为填充第一至第四栅电极层GE1、GE2、GE3和GE4上的栅极间隔物层116之间的区域。栅极覆盖层140可以在第一栅电极层GE1上沿Z方向具有第一厚度T1，并且可以在第二至第四栅电极层GE2、GE3和GE4上沿Z方向具有大于第一厚度T1的第二厚度T2(图2A)。根据实施例，栅极覆盖层140的厚度可以不同地改变。

层间绝缘层190可以被设置为覆盖隔离层107、源极/漏极区150以及第一至第四栅电极层GE1、GE2、GE3和GE4的上表面。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低介电材料。

图3A至图3C是例示了根据示例性实施例的半导体器件的一部分的局部放大视图。图3A至图3C例示了对应于图2A的区域“A”的区域。

参照图3A，图2A的第二栅电极层GE2以放大比例示出。第二栅电极层GE2可以具有与第一栅极介电层114相同高度的上表面。

在第二栅电极层GE2中，第五导电层132可以在上部区域中具有第一宽度W1，并且在下部区域中具有比第一宽度W1窄的第二宽度W2。阻挡金属层134可以设置为在第五导电层132的上部由第五导电层132围绕。阻挡金属层134的上部宽度也可以比下部宽度宽。阻挡金属层134可以仅设置在第五导电层132具有相对宽的宽度的区域中，并且可以不向下延伸。

参照图3B，第二栅电极层GE2a的上表面可以位于比第一栅极介电层114a的上表面更高的水平高度上。第二栅电极层GE2a的第二导电层120b可以在第二栅电极层GE2a的边缘区域中覆盖第一栅极介电层114a的上表面。因此，第五导电层132和阻挡金属层134的轮廓可以相应地改变。

可以形成减小高度的第一栅极介电层114a，使得在下面参照图9H描述的工艺期间，第一栅极介电层114a的一部分与第一层122和第二层124一起被蚀刻。

参照图3C，与图3A和图3B不同，第二栅电极层GE2b可以具有非平坦的上表面。第二栅电极层GE2b可以具有弯曲的上表面，并且栅极覆盖层140可以具有朝向中心部分具有更大厚度的凹形上表面。第二栅电极层GE2b的上表面的形状可以在下面参照图9L描述的工艺期间通过改变蚀刻速率来形成，该蚀刻速率是由于根据区域而改变的蚀刻剂的流动而改变。

如上面参照图3A至图3C所描述的，构成第二栅电极层GE2的各个层的形状以及***层的形状在实施例中可以不同地改变。类似地，在上面参照图2A描述的其他栅电极层GE1、GE3和GE4中，构成栅电极层GE1、GE3和GE4的各个层的形状以及具有***层的相对配置在实施例中可以不同地改变。

图4和图5是例示了根据示例性实施例的半导体器件的横截面视图。

参照图4，在半导体器件100a中，衬底101可以具有第一至第五区域R1、R2、R3、R4和R5a。半导体器件100a可以包括分别设置在第一至第五区域R1、R2、R3、R4和R5a中并且包括第一至第三栅电极层GE1、GE2和GE3的第一至第五晶体管10、20、30、40和50a。

第一至第四晶体管10、20、30和40可以分别与图2A的第一至第四晶体管10、20、30和40相同。因此，能够理解的是，与图2A的半导体器件100相比，半导体器件100a包括第五晶体管50a而不是第五晶体管50。根据实施例，半导体器件100a还可以包括图2A的第五晶体管50。

第一至第五晶体管10、20、30、40和50a都可以是p型MOSFET。第一至第五晶体管10、20、30、40和50a可以具有彼此不同的阈值电压，因此可以具有彼此不同的工作电压。第五晶体管50a可以具有比第四晶体管40更高的阈值电压和更高的工作电压。因此，从第一晶体管10到第五晶体管50a，阈值电压和工作电压可以增加。

第五晶体管50a可以具有与第四晶体管40相同的栅电极层GE3。与第四晶体管40不同，第五晶体管50a可以具有第二栅极介电层115。因此，第五晶体管50a可以具有比第四晶体管40更高的阈值电压和更高的工作电压。

参照图5，在半导体器件100b中，衬底101可以具有第一至第五区域R1、R2b、R3b、R4和R5。半导体器件100b可以包括分别设置在第一至第五区域R1、R2b、R3b、R4和R5中并且包括第一至第四栅电极层GE1、GE2、GE3和GE4的第一至第五晶体管10、20b、30b、40和50。

第一晶体管10、第四晶体管40和第五晶体管50可以分别与图2A的第一晶体管10、第四晶体管40和第五晶体管50相同，并且第三晶体管30b可以与图2A的第二晶体管20相同。因此，能够理解的是，与图2A的半导体器件100相比，半导体器件100b包括第二晶体管20b而不是图2A的第三晶体管30。根据实施例，半导体器件100b还可以包括图4的第五晶体管50a。

第一至第五晶体管10、20b、30b、40和50都可以是p型MOSFET。第一至第五晶体管10、20b、30b、40和50可以具有彼此不同的阈值电压，因此可以具有彼此不同的工作电压。第一晶体管10可以具有最低的阈值电压和工作电压，并且第二晶体管20b的阈值电压和工作电压可以高于第一晶体管10的阈值电压和工作电压。第三晶体管30b的阈值电压和工作电压可以高于第二晶体管20b的阈值电压和工作电压，并且第四晶体管40的阈值电压和工作电压可以高于第三晶体管30b的阈值电压和工作电压。第五晶体管50的阈值电压和工作电压可以高于第四晶体管40的阈值电压和工作电压。

第二晶体管20b可以具有与第一晶体管10相同的栅电极层GE1。与第一晶体管10不同，第二晶体管20b可以具有第二栅极介电层115。因此，第二晶体管20b的阈值电压和工作电压可以高于第一晶体管10的阈值电压和工作电压。

图6是例示了根据示例性实施例的半导体器件的横截面视图。

参照图6，与图2A的半导体器件100不同，半导体器件100c可以不包括栅极覆盖层140。因此，第一至第五晶体管10c、20c、30c、40c和50c中的第一至第四栅电极层GE1c、GE2c、GE3c和GE4c可以具有比图2A的半导体器件100中的第一至第四栅电极层相对大的厚度。

第二栅电极层GE2c和第三栅电极层GE3c中的阻挡金属层134可以在中心部分处沿垂直方向布置得较长。第四栅电极层GE4c中的上金属层136可以布置成在其中心部分处填充阻挡金属层134的相对表面之间的空间。因此，在示例性实施例中，栅极覆盖层140可以以各种厚度设置，并且可以被省略。

图7是例示了根据示例性实施例的半导体器件的横截面视图。

参照图7，半导体器件100d可以包括：具有第六至第九区域R6、R7、R8和R9的衬底101，有源鳍105，源极/漏极区150，第一栅极介电层114和第二栅极介电层115，栅极间隔物层116以及第五栅电极层GE5和第六栅电极层GE6。半导体器件100d还可以包括隔离层107、栅极覆盖层140和层间绝缘层190。

半导体器件100d可以包括围绕彼此交叉的有源鳍105和第五栅电极层GE5和第六栅电极层GE6布置的第六至第九晶体管60、70、80和90。例如，第六至第九晶体管60、70、80和90都可以是n型MOSFET。第六至第九晶体管60、70、80和90可以是在彼此不同的阈值电压下被驱动的晶体管。在示例性实施例中，上面参照图1至图6描述的半导体器件100、100a、100b和100c还可以包括半导体器件100d，或者还可以包括半导体器件100d的第六至第九晶体管60、70、80和90中的至少一个。

第六晶体管60可以包括第二栅极介电层115和第五栅电极层GE5，并且第七晶体管70可以包括第一栅极介电层114和第五栅电极层GE5。第八晶体管80可以包括第二栅极介电层115和第六栅电极层GE6，并且第九晶体管90可以包括第一栅极介电层114和第六栅电极层GE6。第五栅电极层GE5和第六栅电极层GE6可以在沟道方向上(即在X方向上)具有基本相同的宽度。该宽度可以与图1的第一至第四长度L1、L2、L3和L4基本相同或相似。第五栅电极层GE5和第六栅电极层GE6的上表面可以是平坦的，并且可以位于彼此基本相同的高度。

第五栅电极层GE5可以包括第六导电层120e、第五导电层132和阻挡金属层134。第六栅电极层GE6可以包括第七导电层120f、第五导电层132和阻挡金属层134。第五栅电极层GE5和第六栅电极层GE6中的第六导电层120e和第七导电层120f的厚度可以彼此不同。第五栅电极层GE5中的第六导电层120e的厚度可以小于第六栅电极层GE6中的第七导电层120f的厚度。第六栅电极层GE6中的第七导电层120f的厚度可以小于图2A的第三栅电极层GE3中的第六导电层120e的厚度。因此，第五栅电极层GE5和第六栅电极层GE6中的阻挡金属层134的厚度可以彼此不同。此外，根据实施例，第五栅电极层GE5还可以包括在阻挡金属层134上的上金属层136(参见图2A)。

第六至第九晶体管60、70、80和90可以具有彼此不同的阈值电压，并且因此可以具有彼此不同的工作电压。第六晶体管60可以具有最低的阈值电压和工作电压，并且第七晶体管70的阈值电压和工作电压可以高于第六晶体管60的阈值电压和工作电压。第八晶体管80的阈值电压和工作电压可以高于第七晶体管70的阈值电压和工作电压，并且第九晶体管90的阈值电压和工作电压可以高于第八晶体管80的阈值电压和工作电压。第六至第九晶体管60、70、80和90之间的阈值电压和工作电压的差异可能是由于第五栅电极层GE5和第六栅电极层GE6以及第一栅极介电层114和第二栅极介电层115的结构差异。

图8是例示了根据示例性实施例的制造半导体器件的方法的流程图。图9A至图9L是例示了在根据示例性实施例的制造半导体器件的方法中的工艺操作的图。

参照图8和图9A，可以通过将具有第一至第五区域R1、R2、R3、R4和R5的衬底101图案化来形成有源鳍105，然后在衬底101上形成牺牲栅极结构180和源极/漏极区150(S110)。此外，在该操作中，还可以形成栅极间隔物层116和层间绝缘层190。

第一至第五区域R1、R2、R3、R4和R5可以是PMOS晶体管区域。衬底101可以包括导电区域，例如掺杂有杂质的阱结构。有源鳍105可以通过形成隔离层107(参见图2B)来限定，并且可以具有从衬底101突出的形状。有源鳍105可以包括杂质区域，并且可以包括例如n型杂质区域。

通过后续工艺，可以在设置有界面层112、第一栅极介电层114和第二栅极介电层115以及第一至第四栅电极层GE1、GE2、GE3和GE4的区域中形成牺牲栅极结构180。牺牲栅极结构180可以包括牺牲栅极绝缘层182、牺牲栅电极层185和牺牲栅极覆盖层186。牺牲栅极绝缘层182和牺牲栅极覆盖层186可以是绝缘层，并且牺牲栅电极层185可以是导电层，但不限于此。例如，牺牲栅极绝缘层182可以包括氧化硅，牺牲栅电极层185可以包括多晶硅，并且牺牲栅极覆盖层186可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。

可以在牺牲栅极结构180的两个侧壁上形成栅极间隔物层116。栅极间隔物层116可以由低介电材料制成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。

在去除栅极间隔物层116两侧上的有源鳍105的一部分之后，可以在凹陷的有源鳍105上形成源极/漏极区150。可以使用例如选择性外延生长(SEG)工艺来形成源极/漏极区150。源极/漏极区150可以包括掺杂有杂质的半导体材料，例如Si、SiGe或SiC。具体地，源极/漏极区150可以包括p型杂质。可以在形成源极/漏极区150的过程中原位掺杂杂质，或者可以在生长之后单独注入杂质。源极/漏极区150可以在生长过程中沿结晶稳定的表面生长，并且可以具有例如五边形、六边形或他们的类似形状作为Y方向上的横截面，但不限于此。

可以通过沉积绝缘材料以覆盖牺牲栅极结构180和源极/漏极区150，然后通过平坦化工艺暴露牺牲栅极结构180的上表面来形成层间绝缘层190。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低介电材料。

参照图8和图9B，可以去除牺牲栅极结构180，从而形成开口OP(S120)。可以相对于下面的隔离层107和有源鳍105选择性地去除牺牲栅极结构180，以形成暴露隔离层107、有源鳍105和栅极间隔物层116的开口OP。可以使用干法蚀刻工艺和湿法蚀刻工艺中的至少一种来执行牺牲栅极结构180的去除工艺。

参照图8和图9C，可以在开口OP中形成界面层112以及第一栅极介电层114和第二栅极介电层115(S130)。界面层112以及第一栅极介电层114和第二栅极介电层115可以形成为在第一至第五区域R1、R2、R3、R4和R5中具有基本相同的厚度。界面层112可以形成在暴露于开口OP下表面的有源鳍105的上表面上。根据实施例，可以通过对有源鳍105的一部分进行氧化来形成界面层112。

第一栅极介电层114和第二栅极介电层115可以沿着开口OP的侧壁和下表面基本上共形地形成。形成第一栅极介电层114的工艺和形成第二栅极介电层115的工艺可以分开进行。可以使用例如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)工艺来形成第一栅极介电层114和第二栅极介电层115。第一栅极介电层114和第二栅极介电层115可以包括例如氧化物、氮化物或高k材料。第二栅极介电层115可以形成为还包括第一栅极介电层114中不包括的元素。例如，第一栅极介电层114可以包括氧化铪(HfO₂)，并且第二栅极介电层115可以包括氧化镧铪(LaHf_xO_y)。

参照图8和图9D，可以在开口OP中形成初步第一导电层120P和热处理牺牲层SL，然后可以执行热处理工艺(S140)。

初步第一导电层120P可以是与在后续工艺中形成的第一至第四导电层120a、120b、120c和120d相同的材料，但不限于此。例如，初步第一导电层120P可以包括TiN、TaN、W、WCN或其组合。热处理牺牲层SL可以是例如多晶硅。通过形成初步第一导电层120P和热处理牺牲层SL，并执行热处理工艺来防止界面层112的再生长。通过热处理工艺可以去除第一栅极介电层114和第二栅极介电层115中的空穴。

参照图8和图9E，可以去除热处理牺牲层SL，然后可以从第二至第四区域R2、R3和R4去除初步第一导电层120P(S150)。

可以通过例如湿法蚀刻工艺相对于初步第一导电层120P选择性地去除热处理牺牲层SL。在第一区域R1和第五区域R5上形成单独的掩模层之后，可以仅在第二至第四区域R2、R3和R4中去除初步第一导电层120P。因此，初步第一导电层120P可以保留在第一区域R1和第五区域R5中。

参照图8和图9F，可以在第一至第三和第五区域R1、R2、R3和R5中形成第一、第二和第四导电层120a、120b和120d的第一层122(S160)。

第一层122可以是通过后续工艺形成第一导电层120a、第二导电层120b和第四导电层120d的一部分的层。第一至第三层122、124和126可以全部是相同的材料，包括下面参照图9G至图9I描述的第二层124和第三层126。第一至第四导电层120a、120b、120c和120d最终可以由第一至第三层122、124和126中的至少一层形成。

第一层122可以完全形成在第一至第五区域R1、R2、R3、R4和R5中，然后仅在第四区域R4中去除。第一区域R1和第五区域R5中的第一层122可以共形地形成在初步第一导电层120P上。第一层122可以是与初步第一导电层120P相同的材料。同样在这种情况下，由于初步第一导电层120P是经受热处理的层，因此可以由于结晶度差异等来区分第一层122与初步第一导电层120P之间的边界。第二区域R2中的第一层122可以共形地形成在第一栅极介电层114上。第三区域R3中的第一层122可以共形地形成在第二栅极介电层115上。

参照图8和图9G，可以在第一至第五区域R1、R2、R3、R4和R5中形成第一至第四导电层120a、120b、120c和120d的第二层124(S170)。

第二层124可以是通过后续工艺形成第一至第四导电层120a、120b、120c和120d的一部分的层。第二层124可以完全形成在第一至第五区域R1、R2、R3、R4和R5中。第二层124的厚度可以与第一层122的厚度相同或不同，但不限于所示的厚度，并且可以在各种实施例中变化。

第一区域R1、第二区域R2、第三区域R3和第五区域R5中的第二层124可以共形地形成在第一层122上。第二层124可以是与第一层122相同的材料，并且可以不区分边界。第四区域R4中的第二层124可以共形地形成在第一栅极介电层114上。

参照图8和图9H，可以从第二至第四区域R2、R3和R4部分地去除第一层122和第二层124(S180)。

首先，可以在第二层124上形成涂层CL，以将开口OP的下部填充到预定高度。涂层CL可以包括碳质材料，并且可以由例如无定形碳层(ACL)或碳基旋涂硬掩模(C-SOH)层形成。

接下来，可以在第一区域R1和第五区域R5上形成掩模层ML，并且可以将第二至第四区域R2、R3和R4中的涂层CL的上部上的第一层122和第二层124去除到第一深度D1。第一深度D1可以在开口OP的总深度的约20％至70％的范围内。由涂层CL覆盖的下面的第一层122和第二层124可以不被去除。可以在第二区域R2和第三区域R3中去除第一层122和第二层124，并且可以在第四区域R4中去除第二层124。因此，可以确保用于随后在第二至第四区域R2、R3和R4中形成的层的间隙填充的空间。

在第一层122和第二层124的去除工艺期间，第一栅极介电层114和第二栅极介电层115可以保留而不被去除，但不限于此。根据实施例，在该操作中，涂层CL的上部上的第一栅极介电层114和第二栅极介电层115也可以一起被去除。在这种情况下，如上面参照图3B所描述的，可以形成通过后续工艺用第二导电层120b和第三导电层120c覆盖第一栅极介电层114和第二栅极介电层115的上表面的结构。

在第一层122和第二层124的去除工艺之后，可以去除涂层CL和掩模层ML。可以例如通过灰化或剥离工艺去除涂层CL和掩模层ML。

参照图8和图9I，可以在第一至第五区域R1、R2、R3、R4和R5中形成第一至第四导电层120a、120b、120c和120d的第三层126(S190)。

第三层126可以是通过后续工艺形成第一导电层120a、120b、120c和120d的一部分的层。第三层126可以形成在整个第一至第五区域R1、R2、R3、R4和R5上。第三层126的厚度可以与第二层124的厚度相同或不同，但不限于所例示的厚度，并且可以在各种实施例中变化。

第三层126可以是与第二层124相同的材料，并且可以不区分边界。在第一区域R1中，第三层126可以完全填充第二层124的相对表面之间的空间。例如，在第一区域R1中，第三层126可以完全填充开口OP。在第二至第四区域R2、R3和R4中，第三层126可以共形地形成在第一栅极介电层114和第二栅极介电层115以及第二层124上。在第二至第四区域R2、R3和R4中，第三层126可以沿着具有相对低的高度的第一层122和第二层124形成，并且可以具有根据第一层122和第二层124的曲率。在第五区域R5中，第三层126可以共形地形成在第二层124上。

通过形成第三层126，可以在第一至第五区域R1、R2、R3、R4和R5中形成包括第一至第三层122、124和126中的至少一个的第一至第四导电层120a、120b、120c和120d。第一区域R1的第一导电层120a可以包括第一至第三层122、124和126，第二区域R2和第三区域R3的第二导电层120b可以包括第一至第三层122、124和126，第四区域R4的第三导电层120c可以包括第二层124和第三层126，并且第五区域R5的第四导电层120d可以包括第一至第三层122、124和126。

参照图8和图9J，可以在第一至第四导电层120a、120b、120c和120d上顺序地形成第五导电层132、阻挡金属层134和上金属层136(S200)。

第五导电层132可以由功函数低于第一至第四导电层120a、120b、120c和120d的功函数的材料形成。例如，第五导电层132可以包括TiAl、TiAlC、TiAlN或其组合。阻挡金属层134可以由与第五导电层132不同的材料制成，并且可以包括例如TiN、TaN或其组合。上金属层136可以由与阻挡金属层134不同的材料制成，并且可以包括例如W或WCN。

在第一区域R1中，第五导电层132、阻挡金属层134和上金属层136可以堆叠在开口OP的上方。在第二至第四区域R2、R3和R4中，第五导电层132和阻挡金属层134可以形成在开口OP中，并且上金属层136可以形成在开口OP的上方。在第五区域R5中，第五导电层132、阻挡金属层134和上金属层136可以形成在开口OP中。

参照图9K，可以去除层间绝缘层190上的第一至第四导电层120a、120b、120c和120d、第五导电层132、阻挡金属层134和上金属层136。

第一至第四导电层120a、120b、120c和120d、第五导电层132、阻挡金属层134和上金属层136的去除工艺可以通过化学机械抛光(CMP)工艺来执行。如果第一栅极介电层114保留在第一区域R1和第五区域R5中的层间绝缘层190上，则可以在该工艺中将其一起去除。通过这种操作，可以仅保留开口OP中的第一至第四导电层120a、120b、120c和120d、第五导电层132、阻挡金属层134和上金属层136。

参照图8和图9L，可以去除第一栅极介电层114和第二栅极介电层115、第一至第四导电层120a、120b、120c和120d、第五导电层132、阻挡金属层134和上金属层136的一部分(S210)。

可以从层间绝缘层190的上表面将第一栅极介电层114和第二栅极介电层115、第一至第四导电层120a、120b、120c和120d、第五导电层132、阻挡金属层134和上金属层136去除第二深度D2和第三深度D3。可以在第一至第五区域R1、R2、R3、R4和R5中最终形成第一至第四栅电极层GE1、GE2、GE3和GE4。

第二深度D2和第三深度D3可以比图9H中的第一深度D1浅，但不限于此。第一区域R1的第二深度D2可以比第二至第五区域R2、R3、R4和R5的第三深度D3深。由于在第一区域R1的开口OP中仅存在第一导电层120a和初步第一导电层120P，因此在特定蚀刻条件下的蚀刻速率可以与具有第五导电层132和阻挡金属层134的第二至第五区域R2、R3、R4和R5中的蚀刻速率不同。因此，第一导电层120a和初步第一导电层120P可以被凹陷到相对深深度的第二深度D2。

接下来，参照图8与图2A，可以形成填充第一至第四栅电极层GE1、GE2、GE3和GE4上的开口OP的栅极覆盖层140(S220)。因此，可以最终形成第一至第五晶体管10、20、30、40和50。

图10是例示了根据示例性实施例的包括半导体器件的电子装置的框图。

参照图10，根据实施例的电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。

通信单元1010可以包括有线/无线通信模块，并且可以包括无线互联网模块、短距离通信模块、全球定位系统(GPS)模块、移动通信模块等。包括在通信单元1010中的有线/无线通信模块可以根据各种通信标准连接到外部通信网络以发送和接收数据。

作为用户提供的模块以控制电子设备1000的操作，输入单元1020可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元1020可以包括：通过轨迹球或激光指示器方法操作的鼠标，或者手指鼠标装置，并且还可以包括用户可以通过其输入数据的各种传感器模块。

输出单元1030可以以语音或图像的形式输出在电子设备1000中处理的信息，并且存储器1040可以存储用于处理和控制处理器1050的程序或数据。处理器1050可以根据所需操作将指令传送到存储器1040以写入或读取数据。

存储器1040可以嵌入在电子设备1000中，或者可以通过单独的接口与处理器1050通信。当通过单独的接口与处理器1050通信时，处理器1050可以通过各种接口标准将数据写入存储器1040或从存储器1040读取数据，例如，安全数字(SD)、安全数字高容量(SDHC)、安全数字扩展容量(SDXC)、MICRO SD、通用串行总线(USB)等。

处理器1050可以控制电子设备1000中包括的每个部分的操作。处理器1050可以执行与语音通信、视频通信、数据通信等相关的控制和处理，或者还可以执行用于多媒体再现和管理的控制和处理。另外，处理器1050可以处理通过输入单元1020从用户传送的输入，并且可以通过输出单元1030输出结果。另外，如上所述，处理器1050可以将控制电子设备1000的操作所需的数据写入存储器1040，或从存储器1040读取该数据。处理器1050和存储器1040中的至少一个可以包括根据如上参照图1至图7所述的各种实施例的半导体器件。

图11是例示了根据示例性实施例的包括半导体器件的系统的示意图。

参照图11，系统2000可以包括控制器2100、输入/输出设备2200、存储器2300和接口2400。系统2000可以是移动系统或者发送或接收信息的系统。移动系统可以是个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。

控制器2100可以执行程序，并且可以控制系统2000。控制器2100可以是例如微处理器、数字信号处理器、微控制器等。

输入/输出设备2200可以用于输入或输出系统2000的数据。系统2000可以使用输入/输出设备2200连接到外部设备，例如个人计算机或网络，从而与外部设备交换数据。输入/输出设备2200可以是例如按键、键盘或显示器。

存储器2300可以存储用于控制器2100的操作的代码和/或数据，和/或可以存储在控制器2100中处理的数据。

接口2400可以是系统2000与另一外部设备之间的数据传输路径。控制器2100、输入/输出设备2200、存储器2300和接口2400可以通过总线2500彼此通信。

控制器2100或存储器2300中的至少一个可以包括根据如上面参照图1至图7所描述的各种实施例的半导体器件。

通过总结和回顾，根据本公开的实施例，提供了具有改善的电特性的半导体器件。也就是说，例如在每个晶体管中可以改变晶体管的栅电极层的结构，从而提供具有相同沟道长度但不同工作电压的晶体管。

本文已经公开了示例性实施例，并且尽管采用了特定术语，但是他们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在某些情况下，如本领域普通技术人员在提交本申请时显而易见的，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。