阅读说明：本技术 静态随机存取记忆体元件 (Static random access memory device ) 是由 廖忠志 于 2019-02-22 设计创作，主要内容包括：本申请提供一种静态随机存取记忆体元件。在一实施方式中,静态随机存取记忆体元件包含第一传输栅极场效晶体管(FET)和第一上拉场效晶体管,形成于第一N型井区域(N-Well)中的至少一硅锗鳍片之上；第二传输栅极场效晶体管和第二上拉场效晶体管形成于第二N型井区域中的至少一硅锗鳍片之上；第一下拉场效晶体管形成于介于第一和第二N型井区域之间的P型井(P-well)区域中的数个硅鳍片的其中一个之上；以及第二下拉场效晶体管形成于P型井区域中的数个硅鳍片的另一个之上。(The present application provides a static random access memory device. In one embodiment, a static random access memory device includes a first pass gate Field Effect Transistor (FET) and a first pull-up FET formed over at least one silicon germanium fin in a first N-Well region (N-Well); a second pass gate field effect transistor and a second pull-up field effect transistor formed over the at least one silicon germanium fin in the second N-well region; a first pull-down field effect transistor formed over one of the plurality of silicon fins in a P-well (P-well) region between the first and second N-well regions; and a second pull-down field effect transistor formed over another of the plurality of silicon fins in the P-well region.)

静态随机存取记忆体元件

技术领域

本揭露实施例是关于静态随机存取记忆体元件。

背景技术

半导体集成电路(IC)经历指数成长。集成电路材料与设计的技术进步让每一个集成电路世代比先前世代电路更加小巧且复杂。集成电路发展过程中，当几何尺寸(可利用制造程序建立的最小元件(或线))减少，功能密度(单一晶片面积中互联元件的数量)普遍上升。在此缩小的过程中，通常通过提高生产效率和降低相关成本来提供效益，此种缩小过程也增加集成电路加工制造的复杂性。

举例而言，在深次微米(sub-micron)集成电路技术中，静态随机存取记忆体(SRAM)元件已经变成一个热门的高速通信、影像处理以及系统单晶片(system-on-chip,SOC)产品的储存器，在微处理器和系统晶片中，静态随机存取记忆体元件的量增加至满足每一个新技术时代的性能要求，虽然现有的静态随机存取记忆体元件通常已经满足了他们预期的目的，然而它们尚未在每一方面完全满意。

发明内容

本揭露实施方式是提供一种静态随机存取记忆体(SRAM)元件，此静态随机存取记忆体元件包含一P型井区域(P-well)、一第一N型井区域(N-well)、一第二N型井区域、多个硅鳍片、一硅锗鳍片、另一硅锗鳍片、一第一传输栅极场效晶体管(FET)、一第一上拉场效晶体管、一第二传输栅极场效晶体管、一第二上拉场效晶体管、一第一下拉场效晶体管、一第二下拉场效晶体管。第一N型井区域(N-well)和第二N型井区域位于P型井区域的相对两侧。所述多个硅鳍片位于P型井区域中。所述多个硅鳍片位于P型井区域中。所述硅锗鳍片位于第一N型井区域中。所述另一硅锗鳍片位于第二N型井区域中。第一传输栅极场效晶体管(FET)和第一上拉场效晶体管形成于第一N型井区域中的所述硅锗鳍片之上。第二传输栅极场效晶体管和第二上拉场效晶体管，形成于第二N型井区域中的所述另一硅锗鳍片之上。第二传输栅极场效晶体管和第二上拉场效晶体管形成于第二N型井区域中的所述另一硅锗鳍片之上。第一下拉场效晶体管形成于P型井区域中的所述多个硅鳍片的其中一个之上。第二下拉场效晶体管形成于P型井区域中的所述多个硅鳍片中的另一个之上。第一和第二传输栅极场效晶体管以及第一和第二上拉场效晶体管的通道区域包含第一硅锗合金，且第一和第二传输栅极场效晶体管以及第一和第二上拉场效晶体管的源极/漏极区域包含第二硅锗合金，其中第一硅锗合金的组成或杂质掺杂不同于第二硅锗合金。

附图说明

当结合随附附图阅读时，自以下详细描述将很好地理解本揭露。应强调，根据工业中的标准实务，各特征并非按比例绘制。事实上，为了论述清晰的目的，可任意增加或减小特征的尺寸。应强调，附图仅说明此发明的典型实施方式，因此不被认为是范围限制，本揭露可能同样适用于其他实施方式。

图1A依据本揭露的一些实施方式绘示一示例性静态随机存取记忆体元件的布局；

图1B依据本揭露的一些实施方式绘示另一示例性静态随机存取记忆体元件的布局；

图2和图3依据本揭露的一些实施方式绘示数个示例性静态随机存取记忆体元件的电路图；

图4A和图4B依据本揭露的一些实施方式呈现一示例性静态随机存取记忆体元件的一场效晶体管(FET)的透视示意图；

图5A依据本揭露的一些实施方式绘示一示例性静态随机存取记忆体元件的数个电源供给线路和数个信号线的布局；

图5B是绘示该图5A的布局中的数个金属层的一示意图；

图6是依据本揭露的一实施方式绘示形成一静态随机存取记忆体元件的方法的一流程图。

具体实施方式

应理解，以下揭示内容提供许多不同实施例或实例，以便实施本揭露发明实施例的不同特征。以下揭露内容对于实施所提供主题的不同特征提供许多不同的实施方式或实例，下文描述组件及排列的特定实例以简化本揭露书的内容。当然，实例仅为示例性且并不意欲为限制性。举例来说，在以下描述中，第一特征形成于第二特征上或之上包含第一特征与第二特征直接接触的实施例，亦可包含第一特征与第二特征未直接接触的实施例。此外，本揭露可在各实例中重复元件符号及/或字母。此重复是为了简化，并不指示所论述的各实施例及/或配置之间的关系。

另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示的一元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可同样解读本文所使用的空间相对性描述词。

更进一步地说，当一数字或一系列数字叙述“大约”、“近似”及类似者，这些术语旨在涵盖在一合理范围内的数字，包括所述的数字，例如在所述数量的+/-10％或领域技术人员理解的其他数值，举例来说，术语“约5纳米”包括4.5纳米至5.5纳米的尺寸范围。

本揭露是关于包含数个场效晶体管的一静态随机存取记忆体元件，但并非局限于此。举例来说，这些场效晶体管可以是互补式金氧半导体(complementary metal-oxide–semiconductor,CMOS)装置，包含P型金氧半导(PMOS)场效晶体管和N型金氧半导(NMOS)场效晶体管。例如，这些场效晶体管依据这些场效晶体管的通道区域的形状，可以是鳍状场效晶体管(FinFTETs)、纳米线状场效晶体管或纳米片状场效晶体管，以下揭露将继续一或多个鳍状场效晶体管的实施例，用以绘示此揭露的各式实施方式。应理解，除了下文的申请专利范围外，本申请不应被限制于一特定类型的装置。

现在请参考图1A，依据本揭露的一些实施方式所示是为示例性静态随机存取记忆体元件的布局。此处所使用的静态随机存取记忆体元件可参考集成电路布局中的静态随机存取记忆体元件标准元件。在一些实施方式中，静态随机存取记忆体元件100包含在边界108(以虚线绘之)内的数个场效晶体管。如图1A所示的至少一些实施方式中，静态随机存取记忆体元件100可包含位于虚线边界108中的6个场效晶体管。在一些实施例中，静态随机存取记忆体元件100形成在第一N型井(N-well)区域102与第二N型井区域103之间的P型井(P-well)区域101之上。P型井区域101、第一N型井区域102以及第二N型井区域103形成于基材基材或晶圆之上。如图1A所示，静态随机存取记忆体元件100包含位于P型井区域101中的鳍片111和115。鳍片111和115包含硅(Si)，且可以称为硅鳍片111和硅鳍片115。在一些实施方式中，鳍片111和115实质上是不含锗。换句话说，在那些实施方式当中，没有锗是有意地引入鳍片111和115。静态随机存取记忆体元件100亦包含第一N型井区域102中的鳍片112以及第二N型井区域103中的另一鳍片113。在一些实施例中，鳍片112和113包含硅和锗或是硅锗合金，且可称为硅锗鳍片112和硅锗鳍片113。

由图1A所示的实施方式中，静态随机存取记忆体元件100包含第一P型传输栅极场效晶体管(“PG-1”)、第一P型上拉场效晶体管(“PU-1”)、第一N型下拉场效晶体管(“PD-1”)、第二N型下拉场效晶体管(“PD-2”)、第二P型传输栅极场效晶体管(“PG-2”)以及第二P型上拉场效晶体管(“PU-2”)。在这些实施方式中，第一P型传输栅极场效晶体管和第一P型上拉场效晶体管形成于第一N型井区域中的硅锗鳍片112之上，且分别由栅极122和栅极132控制。此外，第一N型下拉场效晶体管和第二N型下拉场效晶体管分别形成于P型井区域101中的硅鳍片115和硅鳍片111之上，且分别由栅极132和栅极123控制之。更进一步地说，第二P型上拉场效晶体管和第二P型传输栅极场效晶体管形成于第二N型井区域103中的硅锗鳍片113之上，且分别由栅极123和栅极133控制之。值得注意的是，在这些实施方式中，第一P型上拉场效晶体管和第一N型下拉场效晶体管共享相同的栅极132，且第二N型下拉场效晶体管和第二P型上拉场效晶体管共享相同的栅极123。另外值得注意的是，由于第一P型传输栅极场效晶体管、第二P型传输栅极场效晶体管、第一P型上拉场效晶体管以及第二P型上拉场效晶体管形成于硅锗鳍片之上，它们具有硅锗通道。

在一些情况下，静态随机存取记忆体元件100包含位线(bit-line,BL)节点141、储存节点142、第一内核漏极电压(CVdd)节点143、第二CVdd节点144、储存节点杆145、位线杆(bit-line bar,BLB)节点146、第一内核源极电压(CVss)节点147以及第二CVss节点148。此外，一些诸如字符线接触104和105的此类节点亦绘示于图1A中。在本实施方式中，对接插头(butted contactplug)170耦接栅极123至被栅极132所控制的第一N型下拉场效晶体管的漏极区域。此外，对接插头171耦接栅极132至被栅极123所控制的第二N型下拉场效晶体管的漏极区域。在一些实施方式中，对接插头170和171可以被其他类型的连接结构所取代。

如图1A所示的一些实施例中，在第一N型井区域102中，硅锗鳍片112在边界108的上部和下部之间是沿着“Y”方向连续延伸的，而边界108在“X”方向上延伸。类似地，在第二N型井区域103中，硅锗鳍片113在边界108的上部和下部之间是沿着“Y”方向连续延伸的，而边界108在“X”方向上延伸。在此，对于上部和下部的参考仅是为了便于参考图1A，且不应被认为是限制静态随机存取记忆体元件100的方向。在此方面，硅锗鳍片112和113是连续的，因为他们不会在“X”方向受到切割或者在两端被切割或修剪得很短。相反地，硅鳍片111和115在边界108中是不连续的。举例来说，当硅鳍片115的一端(图1A中下端)达到边界108的下部，另一端(图1A中上端)不会达到边界108的上部。由于本揭露的数个实施方式中硅锗鳍片112和113是受到应变的，切割他们会释放内置应变，且影响第一P型上拉场效晶体管、第二P型上拉场效晶体管、第一P型传输栅极场效晶体管以及第二P型传输栅极场效晶体管的性能。由于没有特意将晶格应变引入硅鳍片111和115，硅鳍片111和115不像硅锗鳍片112和113对切割和修剪敏感。

图1B绘示本揭露一些实施方式的示例性静态随机存取记忆体元件150的另一布局。此静态随机存取记忆体元件150是相似于图1A中的静态随机存取记忆体元件100，除了P型传输栅极场效晶体管(第一P型传输栅极场效晶体管和第二P型传输栅极场效晶体管)以及上拉场效晶体管(第一P型上拉场效晶体管和第二P型上拉场效晶体管)可以做为多重鳍结构场效晶体管之外。换句话说，第一P型传输栅极场效晶体管、第二P型传输栅极场效晶体管、第一P型上拉场效晶体管以及第二P型上拉场效晶体管可包含(或者建造)多个平行鳍片，但图1B的静态随机存取记忆体元件150中的N型下拉场效晶体管(第一和第二N型下拉场效晶体管)是为单一鳍片场效晶体管。在未示于此的一些实施方式中，第一P型传输栅极场效晶体管和第二P型传输栅极场效晶体管可以包含多个鳍片。通过添加更多鳍片，P型场效晶体管的导通电流(Ion)得到改善，因而静态随机存取记忆体元件150的速度亦可以改进。

如图1B所示，静态随机存取记忆体元件150被定义在用虚线所绘示的边界158内。在一些实施例中，静态随机存取记忆体元件150形成于第一N型井(N-well)区域152和第二N型井区域153之间的P型井(P-well)区域151之上。P型井区域151、第一N型井区域152以及第二N型井区域153形成于基材或晶圆之上。如图1B所示，静态随机存取记忆体元件150包含位于P型井区域151中的鳍片161和165。鳍片161和165包含硅，且分别可称为硅鳍片161和硅鳍片165。在一些实施例中，硅鳍片161和165实质上是不含锗。换句话说，在那些实施例中没有锗是有意地嵌入硅鳍片161和165中。静态随机存取记忆体元件150亦包含存在于第一N型井区域152中的二个鳍片162以及存在于第二N型井区域153中的二个鳍片163。在一些实施例中，鳍片162和163包含硅和锗或是硅锗合金，且可以称为硅锗鳍片，例如硅锗鳍片162和硅锗鳍片163。

在图1B所示的数个实施方式中，静态随机存取记忆体元件150包含第一P型传输栅极场效晶体管(“PG-1”)、第一P型上拉场效晶体管(“PU-1”)、第一N型下拉场效晶体管(“PD-1”)、第二N型下拉场效晶体管(“PD-2”)、第二P型传输栅极场效晶体管(“PG-2”)以及一第二P型上拉场效晶体管(“PU-2”)。在这些实施方式中，第一P型传输栅极场效晶体管和第一P型上拉场效晶体管形成于第一N型井区域152中的硅锗鳍片162之上，且分别由栅极172和栅极182所控制。此外，第一N型下拉场效晶体管和第二N型下拉场效晶体管分别形成于P型井区域151中的硅鳍片165和硅鳍片161之上，且分别由栅极182和栅极173所控制。第二P型上拉场效晶体管和第二P型传输栅极场效晶体管形成于第二N型井区域153中的硅锗鳍片163之上，且分别由栅极173和一栅极183所控制。值得注意的是，在这些实施方式中，第一P型上拉场效晶体管和第一N型下拉场效晶体管共享相同的栅极182。第二N型下拉场效晶体管和第二P型上拉场效晶体管共享相同的栅极173。另外值得注意的是，由于第一P型传输栅极场效晶体管、第二P型传输栅极场效晶体管、第一P型上拉场效晶体管以及第二P型上拉场效晶体管形成于硅锗鳍片(两者如图1B所示)之上，第一P型传输栅极场效晶体管、第二P型传输栅极场效晶体管、第一P型上拉场效晶体管以及第二P型上拉场效晶体管具有硅锗通道。

在一些情形下，静态随机存取记忆体元件150包含位线(BL)节点191、储存节点192、第一CVdd节点193、第二CVdd节点194、储存节点杆195、位线杆(BLB)节点196、第一CVss节点197以及第二CVss节点198。此外，一些诸如字符线接触154和155的一些其他节点亦绘示于图1B中。在此揭露的实施方式中，对接插头170耦接栅极173至被栅极182所控制的第一N型下拉场效晶体管的漏极区域；此外，对接插头171耦接栅极182至被栅极173所控制的第二N型下拉场效晶体管的漏极区域。在一些实施方式中，对接插头170和171可以被其他类型的连接结构所取代。

如图1B所示的一些实施例中，在第一N型井区域152中，硅锗鳍片162在边界158的上部和下部之间是沿着“Y”方向连续延伸的，而边界108在“X”方向上延伸。类似地，在第二N型井区域153中，硅锗鳍片163在边界158的上部和下部之间是沿着“Y”方向连续延伸的，而边界158在“X”方向上延伸。如本文所述，对于上部和下部的参考仅仅是为了便于参考图1A，且不应作为限制静态随机存取记忆体元件150的方向。在此方面，硅锗鳍片162和163是连续的，因为他们不会受制于沿“X”方向切割或是其中一端被切割或修剪得很短。相反地，硅鳍片161和165在等边界158内不是连续的。举例来说，当硅鳍片165的一端(图1B中下端)达到等边界158的下部，另一端(图1B中上端)不会达到等边界158的上部。由于硅锗鳍片162和163于本揭露的数个实施方式中受应变的，切割它们会释放内置应变，且影响第一、第二P型上拉场效晶体管以及第一、第二P型传输栅极场效晶体管的表现。由于没有特意将晶格应变引入硅鳍片165和161，硅鳍片165和161不像硅锗鳍片112和113对切割和修剪敏感。

图2是依据本揭露的一些实施方式绘示静态随机存取记忆体元件200的电路图。在一些实例中，静态随机存取记忆体元件200表示于图1A的静态随机存取记忆体元件100的电路图以及图1B的静态随机存取记忆体元件150的电路图。静态随机存取记忆体元件200包含第一P型传输栅极场效晶体管202(“PG-1)、第二P型传输栅极场效晶体管204(“PG-2)、第一P型上拉场效晶体管206(“PU-1)、第二P型上拉场效晶体管208(“PU-2)、第一P型下拉场效晶体管210(“PD-1)以及第二P型下拉场效晶体管212(“PD-2)。第一和第二P型传输栅极场效晶体管202和204的栅极是电性连接字符线(WL)，其决定静态随机存取记忆体元件200是否被选择。在静态随机存取记忆体元件200中，记忆位(例如：闩锁(latch)或正反器(flip-flop))形成于第一P型上拉场效晶体管206、第二P型上拉场效晶体管208、第一N型下拉场效晶体管210以及第二N型下拉场效晶体管212，以储存一位数据。位的互补数值储存于储存节点214和储存节点216，储存元可以透过位线(BL)和位线杆(BLB)将其写入静态随机存取记忆体元件200或者读取静态随机存取记忆体元件200。在此配置中，位线和位线杆可以携带互补的数个位线信号。静态随机存取记忆体元件200经由正电源供给节点CVdd而被充电，正电源供给节点CVdd具有正电源电压，且亦连接至可作为电气接地的电源供给电压CVss。

由图2的静态随机存取记忆体元件200所示的实施方式中，第一P型上拉场效晶体管206和第二P型上拉场效晶体管208的源极连接至CVdd。第一N型下拉场效晶体管210和第二N型下拉场效晶体管212连接至CVss。第一P型上拉场效晶体管206和第一N型下拉场效晶体管210的栅极连接至位于储存节点214处的第二P型上拉场效晶体管208和第二N型下拉场效晶体管212的漏极。第二P型上拉场效晶体管208和第二N型下拉场效晶体管212的栅极连接至在储存节点216处的第一P型上拉场效晶体管206和第一N型下拉场效晶体管210的漏极。第一P型传输栅极场效晶体管202的源极/漏极区域是连接至位线(BL)。第二P型传输栅极场效晶体管204的源极/漏极区域是连接至位线杆(BLB)。

图3是绘示静态随机存取记忆体元件300的电路图。静态随机存取记忆体元件300可以是图2中的静态随机存取记忆体元件200的替代电路图。特别的是，图3中的第一变流器306(变流器-1)可包含图2中的第一P型上拉场效晶体管206和第一N型下拉场效晶体管210，且第二变流器308(变流器-2)可包含图2中的第二P型上拉场效晶体管208和第二N型下拉场效晶体管212。在一些实施方式中，每一个变流器-1和变流器-2包含附加晶体管。第一变流器306的输出是连接至第一P型传输栅极场效晶体管202和第二变流器308的输入。第二变流器308的输出是连接至第二P型传输栅极场效晶体管204和第一变流器306的输入。第一和第二变流器(变流器-1和变流器-2)形成记忆位(例如：闩锁或正反器)。

图4A和图4B绘示P型场效晶体管400的立体示意图，P型场效晶体管400可作为图1A中静态随机存取记忆体元件100、图1B中静态随机存取记忆体元件150以及图2中静态随机存取记忆体元件200的任一上拉场效晶体管和传输栅极场效晶体管。在一些实施方式中，P型场效晶体管400形成于N型井区域401中基材的鳍片402之上。在此揭露的一些实施方式中，鳍片402包含硅和锗，且可以称为硅锗鳍片402。鳍片402亦可称为包含硅锗合金的鳍片。由图4A所示的数个实施例中，隔离区403形成于硅锗鳍片402的相对两侧。隔离区403可作为数个浅沟槽隔离(STI)区域。如图4A所示的一些实施例中，硅锗鳍片402包含夹置在漏极区域404与源极区域406之间的通道区域405。硅锗鳍片402在漏极区域404和通道区域405之间以及在源极区域406和通道区域405之间连续地延伸。P型场效晶体管400因此具有硅锗通道区域405。栅极介电层415形成于硅锗鳍片402的通道区域405的顶面和侧面，栅极425形成于栅极介电层415上方。

图4A和图4B所示的一些实施方式中，源极/漏极区域406/404和P型场效晶体管的通道区域405，其组成或杂质掺杂不同。图4A所示的数个实施方式中，于硅锗鳍片402的漏极区域404和源极区域406植入P型掺杂剂435，例如硼(B)、镓(Ga)和铟(In)。在一些实施例中，于硅锗鳍片402的漏极区域404和源极区域406植入硼(B)掺杂剂。图4B所示的一些实施方式中，各漏极404和源极406可以包含磊晶特征436，虽然硅晶格中锗的存在会产生应变从而增加空穴迁移率，但相邻结构和数层的性质可以对磊晶特征436和通道区域405中的锗浓度施加限制。举例来说，在一些实施方式中，硅化物(诸如硅化钛或硅化镍)形成于磊晶特征436和源极/漏极接触之间的界面处，当磊晶特征436中锗浓度是大于约70％，例如75％，较低的硅浓度将阻止硅化物的生成。同时，当磊晶特征436中锗浓度小于约35％时，例如30％，磊晶特征436将导致低导电性。举另一例子而言，在一些实施方式中，硅氧化物层形成于通道和高K界面层之间的界面处，以减轻通道和高K界面层之间的晶格不匹配(latticemismatch)。当通道区域405中的锗浓度是高于约35％时，例如40％，较低的硅浓度将阻止通道区域405上的硅氧化物的生成。同时，当通道区域中的锗浓度小于约15％时，例如10％，产生的通道区域405将导致较差的性能，例如低的导通电流(Ion)。由于上述示例考虑因素和其他考虑因素，在一些实施例中，磊晶特征436包含硅锗合金，其锗浓度高于在通道区域405中的锗浓度的硅锗合金。在一些实例中，磊晶特征436中的锗浓度是介于约30％至75％之间，且通道区域405中的锗浓度是介于约10％至40％之间。在一些实例中，磊晶特征436中的锗浓度是介于约35％至70％之间，而通道区域405中的锗浓度是介于约15％至35％之间。为了形成磊晶特征436，蚀刻硅锗鳍片402的漏极404和源极406以形成凹槽，且通过磊晶技术在凹槽中形成磊晶特征436。通过让元件包括具有高于硅锗鳍片的锗浓度的磊晶特征436，漏极404和源极406具有高于通道区域405的锗浓度。在一些实施方式中，P型场效晶体管的漏极404和源极406不仅只掺杂P型掺杂剂，也包含数个硅锗磊晶特征，其锗浓度是高于通道区域405中的锗浓度。由图4B所示的一些实施例中，由于存在磊晶特征436，P型场效晶体管400包含凸起的源极/漏极区域404/406。由于磊晶特征436仅存在于源极/漏极404/406中，从隔离(STI)区403的顶面测量源极/漏极区域404/406的高度是高于硅锗通道405的高度。

在静态随机存取记忆体元件(例如静态随机存取记忆体元件100和静态随机存取记忆体元件150)上方，多个金属化层或金属线层形成于第一、第二P型上拉场效晶体管、第一、第二P型传输栅极场效晶体管以及第一、第二N型下拉场效晶体管上方，以提供他们之间的连接。现在请参考图5A，其中绘示诸如图1A的静态随机存取记忆体元件100或图1B的静态随机存取记忆体元件150的示例性静态随机存取记忆体元件的示例性静态随机存取记忆体元件的电源供给线路和信号线的布局500。在此处，电源供给线路和信号线的布局500可称为金属线路布局500。由图5A所示的实施方式中，金属线路布局500包含设置在三个金属层中的金属线：第一金属层M1、置于第一金属层M1上方的第二金属层M2以及置于第二金属层M2上方的第三金属层M3。第一金属层M1至少包含金属线501、502和503。金属线501经由通孔531连接至位线杆(BLB)节点。金属线502分别经由通孔533和543连接至CVss。金属线503经由通孔532连接至位线(BL)节点。第二金属层M2至少包含金属线511、512和513。金属线511经通过字符线接触结构(word-line contact)连接第一和第二P型栅极传输栅极场效晶体管的栅极。金属线512和513是为CVdd着陆垫，且连接至CVdd节点。第三金属层M3至少包含金属线521和522。金属线521通过CVdd着陆垫512连接至CVdd节点，且可视为第一CVdd导体。金属线522经由CVdd着陆垫513连接至CVdd节点，且可视为第二CVdd导体。

图5B是绘示图5A中所述的金属层M1、M2和M3的示意图。如图5A所述，第一金属层M1至少包含所述金属线501、502和503；第二金属层M2至少包含所述金属线511、512和513；且第三金属层M3至少包含所述金属线521和522。第一金属层M1具有第一厚度T1，第二金属层具有第二厚度T2以及第三金属层具有第三厚度T3。在一些实施方式中，第二厚度T2是大于第一厚度T1和第三厚度T3。在那些实施方式中，较厚的第二金属层可具有较低电阻值，因此可减少功率消耗以及电压沿着第二金属层的长度下降。

图6是绘示形成静态随机存取记忆体元件(诸如图1A中的静态随机存取记忆体元件100以及图1B中的静态随机存取记忆体元件150)的方法600的流程图。方法600仅为实施例，而非意欲于将本揭露内容局限在申请专利范围无明确记载的限制条件。于方法600之前、期间和之后可提供附加的操作，且对于方法600的附加实施方式可替换、消除或移动上述的一些操作。以下将结合图1A、图1B、图4A、图4B、图5A以及图5B来描述方法600的操作。

在方法600的操作602，接收工作件。在一些实施方式中，工作件可包含基材，此基材具有夹置在第一N型井区域和第二N型井区域之间的P型井区域的基材。P型井区域以及第一和第二N型井区域的示例性的布局绘示于图1A和图1B。在方法600的操作604，每一个第一和第二N型井区域中形成至少一硅锗鳍片，以及形成多个硅鳍片于P型井区域中。硅锗鳍片是为包含硅(Si)和锗(Ge)的第一硅锗合金的鳍片。第一硅锗合金包含第一锗浓度。图4A和图4B绘示N型井区域中的硅锗鳍片(硅锗鳍片402)。在一些实施方式中，硅锗和硅鳍片的形成是透过伴随其他数个适当过程的数个磊晶过程所执行。在方法600的操作606，形成第一N型下拉场效晶体管于P型井中的其中一个硅鳍片之上，且形成第二N型下拉场效晶体管于另一个硅鳍片之上。在方法600的操作608，形成第一P型传输栅极场效晶体管和第一P型上拉场效晶体管于第一N型井区域中的该至少一硅锗鳍片之上，且形成第二P型传输栅极场效晶体管和第二P型上拉场效晶体管于第二N型井区域中的该至少一硅锗鳍片之上。

接着，方法600分岔成操作610和操作612。在一些实施方式中，方法600可分别进行操作610和612的其中一个。在一些其他的实施方式中，方法600可同时地或按顺序地进行操作610和612。在操作610，在第一、第二P型传输栅极场效晶体管的源极/漏极区域以及第一、第二P型上拉场效晶体管的源极/漏极区域掺杂诸如硼、镓和铟的P型掺杂剂。在一些实施方式中，P型掺杂剂是为硼。操作610的实施例绘示于图4A。在操作612处，形成磊晶特征于第一、第二P型传输栅极场效晶体管以及第一、第二P型上拉场效晶体管的源极/漏极区域之上，以成为源极/漏极区域的一部分。在一些实施方式中，磊晶特征是由硅(Si)和锗(Ge)的第二硅锗合金所形成。第二硅锗合金包含大于第一锗浓度的第二锗浓度。因此，使用方法600形成的P型传输栅极场效晶体管和上拉场效晶体管包含具有第一锗浓度的通道区域以及具有第二锗浓度的磊晶特征(在源极/漏极区域)。如上述所说，第一和第二锗浓度范围的选择是基于多个考量因素，为了简洁起见，在此不再重复。操作612的实施例是绘示于图4B。在一些实例中，当磊晶特征形成时，操作610和612可按顺序地执行，接着进行诸如硼植入的P型杂质掺杂制程。在一些其他情形下，当磊晶特征经过磊晶形成时受到原位掺杂，可同时执行操作610和612。在操作614，形成金属层(诸如结合图5A和图5B描述的第一、第二和第三金属层)以互联第一和第二P型传输栅极场效晶体管、第一和第二P型上拉场效晶体管以及第一和第二N型下拉场效晶体管。

基于上述的讨论，可以看出本揭露内容提供优于传统静态随机存取记忆体元件的优点。然而，应理解，其他实施方式可提供额外优点，并不是所有优点都必须于此揭露，且所有实施方式都不需要特别优势。一优点是在静态随机存取记忆体元件中用于P型场效晶体管的连续硅锗鳍片，减少了硅锗鳍片中内置应变的不利释放。此不利的应变释放可导致P型场效晶体管的性能下降。当揭露的静态随机存取记忆体元件中所述的二者源极/漏极区域和通道区域形成于硅锗鳍片时，此揭露的静态随机存取记忆体元件中的P型场效晶体管的源极/漏极区域是不同于杂质掺杂和锗浓度中的硅锗通道区域。依据此揭露的各种实施方式，使用诸如硼的P型掺杂剂以掺杂源极/漏极，或是于P型场效晶体管的源极/漏极区域上形成磊晶特征，可提高Ion(导通电流)性能，且提供有利的速度增益。在这些实施方式中，磊晶特征的锗浓度是高于硅锗鳍片和硅锗通道中的锗浓度。

在一示例性态样，本揭露内容是关于静态随机存取记忆体(SRAM)元件装置。此元件包含P型井(P-well)区域、第一N型井(N-well)区域、P型井区域两侧的第二N型井区域、P型井区域中的硅鳍片、第一N型井区域中的至少一硅锗鳍片、第二N型井区域中的至少一硅锗鳍片、形成于第一N型井区域中的至少一硅锗鳍片之上的第一传输栅极场效晶体管(FET)和第一上拉场效晶体管、形成于第二N型井区域中的至少一硅锗鳍片之上的第二传输栅极场效晶体管和第二上拉场效晶体管、形成于P型井区域中的其中一个硅鳍片之上的第一下拉场效晶体管以及形成于P型井区域中的硅鳍片中的另一个之上的第二下拉场效晶体管。第一、第二传输栅极场效晶体管以及第一、第二上拉场效晶体管的通道区域包含第一硅锗合金，且第一、第二传输栅极场效晶体管以及第一、第二上拉场效晶体管的源极/漏极区域包含第二硅锗合金。第一硅锗合金在组成或杂质掺杂中是不同于第二硅锗合金。

在此装置的一实施方式中，第一、第二传输栅极场效晶体管以及第一、第二上拉场效晶体管的源极/漏极区域包含P型掺杂剂，且第一、第二传输栅极场效晶体管以及第一、第二上拉场效晶体管的通道区域实质上不含P型掺杂剂。

在此装置的另一实施方式中，第一、第二传输栅极场效晶体管以及第一、第二上拉场效晶体管的源极/漏极区域包含磊晶特征。第一、第二传输栅极场效晶体管以及第一、第二上拉场效晶体管的通道区域包含第一锗浓度；且磊晶特征包含大于第一锗浓度的一第二锗浓度。在一实施方式中，第一锗浓度是介于约10％至约40％。在另一实施方式中，第二锗浓度是介于约30％至约75％。

在此装置的又一实施方式中，静态随机存取记忆体元件还包含：包括静态随机存取记忆元件的位线(BL)和位线杆(BLB)的第一金属层、在第一金属层上的第二金属层，第二金属层包含耦接第一和第二传输栅极场效晶体管的栅极的字符线(WL)以及在第二金属层上的第三金属层，第三金属层包含电性连接第一和第二上拉场效晶体管的源极区域的数个电源供给(Vdd)导体。第二金属层包含一厚度，其大于第一金属层的厚度和第三金属层的厚度。

在此装置的另一实施方式中，此装置包含第一边界和平行于第一边界的第二边界。第一N型井区域中的至少一硅锗鳍片，在第一边界和第二边界之间连续着；且第二N型井区域中的至少一硅锗鳍片，在第一边界和第二边界之间连续着。

在另一示例性方面，此揭露是涉及静态随机存取记忆体(SRAM)元件装置。此装置包含第一P型上拉场效晶体管(FET)和第一N型下拉场效晶体管，第一P型上拉场效晶体管和第一N型下拉场效晶体管形成第一变流器；第二P型上拉场效晶体管和第二N型下拉场效晶体管，第二P型上拉场效晶体管和第二N型下拉场效晶体管形成第二变流器；第一P型传输栅极场效晶体管耦接第一变流器的输出以及第二变流器的输入；以及第二P型传输栅极场效晶体管耦接第二变流器的输出和第一变流器的输入。每个第一、第二P型传输栅极场效晶体管以及第一、第二P型上拉场效晶体管，包含具有硅锗通道区域的鳍片以及夹在硅锗通道区域的二个硅锗源极/漏极区域。硅锗通道区域包含第一锗浓度，且硅锗源极/漏极区域包含第二锗浓度，其浓度大于第一锗浓度。

在此装置的一实施方式中，第一锗浓度是介于约15％至约35％。在此装置的另一实施方式中，第二锗浓度是介于约35％至约70％。在此装置的又一实施方式中，硅锗源极/漏极区域包含P型掺杂剂，且硅锗通道区域实质上不含P型掺杂剂。在一实施方式中，P型掺杂剂是为硼。

在此装置的又一实施方式中，每个第一和第二N型下拉场效晶体管包含具有硅通道区域的另一鳍片，以及夹在硅通道区域的二个硅源极/漏极区域。

在此装置的另一实施方式中，静态随机存取记忆体元件还包含，包含静态随机存取记忆体元件的位线(BL)和位线杆(BLB)的第一金属层、位于第一金属层上的第二金属层，第二金属层包含耦接第一和第二P型传输栅极场效晶体管的栅极的字符线(WL)，以及位于第二金属层上的第三金属层，第三金属层包含电性连接第一和第二P型上拉场效晶体管的源极区域的电源供给(Vdd)导体。第二金属层包含一厚度，其大于第一金属层的厚度和第三金属层的厚度。

在又一示例性方法中，此揭露关于静态随机存取记忆体(SRAM)元件装置。此装置包含，包含栅极的P型传输栅极场效晶体管、包含栅极的第二P型传输栅极场效晶体管、包含源极区域的第一P型上拉场效晶体管、包含源极区域的第二P型上拉场效晶体管、第一N型下拉场效晶体管、第二N型下拉场效晶体管、包含静态随机存取记忆体元件的位线(BL)和位线杆(BLB)的第一金属层、位于第一金属层上的第二金属层，第二金属层包含耦接第一和第二P型传输栅极场效晶体管的栅极的字符线(WL)以及位于第二金属层上的第三金属层，第三金属层包含电性连接第一和第二P型上拉场效晶体管的源极区域的电源供给(Vdd)导体，第二金属层包含一厚度，其大于第一金属层的厚度和第二金属层的厚度。

在此装置的一实施方式中，第一P型传输栅极场效晶体管和第一P型上拉场效晶体管，形成于静态随机存取记忆体元件的一第一N型井(N-well)区域中的至少一硅锗鳍片之上。第二P型传输栅极场效晶体管和第二P型上拉场效晶体管，形成于静态随机存取记忆体元件的第二N型井区域中的至少一硅锗鳍片之上。第一和第二N型下拉场效晶体管分别形成于静态随机存取记忆体元件的P型井区域中的硅鳍片之上。P型井区域是设置于第一N型井区域和第二N型井区域之间。

在装置的另一实施方式中，第一、第二P型传输栅极场效晶体管以及第一、第二P型上拉场效晶体管的源极/漏极区域包含磊晶特征。第一、第二P型传输栅极场效晶体管的通道区域以及第一、第二P型上拉场效晶体管的通道区域包含第一锗浓度。磊晶特征包含大于第一锗浓度的第二锗浓度。在一实施方式中，第一锗浓度是介于约10％至约40％；第二锗浓度是介于约30％至约75％。

在装置的又一实施方式中，第一、第二P型传输栅极场效晶体管以及第一、第二P型上拉场效晶体管的源极/漏极区域包含P型掺杂剂，且第一、第二P型上拉场效晶体管以及第一、第二P型上拉场效晶体管的通道区域实质上不含P型掺杂剂。在一实施方式中，P型掺杂剂是为硼。

上文概述若干实施例或示例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为基础来设计或修改其他制程及结构，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。举例来说，透过位线导体和字符线导体以实施不同厚度，一者可透过等导体以实现不同的电阻，然而，亦可利用其他技术以改变所述金属导体的电阻。