具体实施方式

以下公开内容提供了许多用于实现在此所提供的标的不同部件的不同 实施例或范例。以下描述组件和排列的具体范例以简化本公开的实施例。当 然，这些仅仅是范例，而不在于限制本公开的保护范围。例如，在以下描述 中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以 直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间 形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外， 本公开的实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关 系。

另外，在空间上的相关用语，例如“在…之下(beneath)”、“之下 (below)”、“低于(lower)”、“在…之上(above)”、“之上(upper)” 或类似的用语，是用于说明显示于图中的某一特征与另一特征之间的关系。 除了描绘于图中的方向以外，这些相对用语包括使用或操作这些元件的不同 方向。元件也有可能具有其他方向(转90度或位于其他方向)，且内文中 关于空间的相对叙述可依据上述原则作类似的解释。

根据各种实施例提供了静态随机存取存储器(SRAM)单元。本公开讨 论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的参考标 记用于表示使用相似的制程形成的相似元件。此外，尽管在SRAM布局的特 定上下文中描述了各种实施例，但是其他实施例也可以应用于其他存储器单 元配置，例如只读存储器(ROM)单元、动态随机存取存储器(DRAM)单 元、磁性随机存取存储器(MRAM)单元、相变随机存取存储器(PRAM) 单元和电阻性随机存取存储器(RRAM)单元。

以下公开的实施例可以减少来自SRAM电路的待机漏电。通常，随着 SRAM电路设计尺寸的不断缩小，SRAM电路中的待机漏电问题的严重性可 能会增加。SRAM电路中的大多数待机漏电来自低于次临界(subthreshold) 通道电流。对于具有较小晶体管尺寸和较低临界电压的SRAM电路设计，可 能难以减少次临界通道电流的待机漏电。为了减少待机漏电，实施例可包括 在SRAM单元和电源电压Vss之间的可切换的高阻抗路径。高阻抗路径可以是形成在电性插入(electrically interposed)在SRAM单元和电源电压Vss(可 以是电性接地)之间的SRAM阵列的边缘上的虚拟(dummy)区中的一或多 个晶体管。在待机模式下，虚拟区中的晶体管可以作为电阻器，从而限制或 减小漏电电流，以及在主动模式下，虚拟区中的晶体管处于低阻抗状态导通 电流。在一些实施例中，相较于在虚拟区中没有晶体管连接到Vss的设计， 待机电流可以减少例如大约70％。在虚拟区中具有晶体管的SRAM阵列设计的实施例可以实现更好的结果而不会影响读取/写入能力，由于通过利用虚 拟区实现较小的阵列尺寸而使位元线负载更短。

图1是显示SRAM阵列1000，其包括存储器区100、在存储器区100 的相对侧上的P型井/N型井(PW/NW)拾取(pickup)区200以及设置在 存储器区100以及PW/NW拾取区200之间的虚拟区150。虚拟区150可以 提供空间以将存储器区100中的SRAM单元与PW/NW拾取区150相连接， 并在SRAM单元与SRAM阵列1000的边缘之间提供缓冲空间。在一些实施 例中，虚拟区150包括三个虚拟栅极和/或在虚拟区150与存储器区100的边 界之间以及虚拟区150与PW/NW拾取区200的相对边界之间等于一或多个 虚拟栅极的宽度(例如等于三个虚拟栅极间距的宽度)。在一些实施例中， 虚拟区150包括少于三个的虚拟栅极，例如两个虚拟栅极，或大于三个虚拟 栅极，例如四或五个虚拟栅极。区110是表示将更详细地描述的参考布局的 区，例如参考下面，例如，图7A-图7F和图8A-图8F的描述。

SRAM阵列1000形成在可以是掺杂(例如用p型掺杂或n型掺杂)的 基底上，而基底可以是例如体(bulk)半导体、绝缘体上半导体(SOI)基底 之类的半导体基底。基底可以是晶片，例如硅晶片或单一晶粒(例如在晶片 中进行制程，然后使用切单制程从晶片的其他元件中去除)。

图2A-图2C是显示根据一些实施例所述的第一存储器阵列布局。如将 在下面更详细地讨论的，例如图2A至图2C所显示的实施例提供了一种存储 器阵列，其中与虚拟区150相邻的存储器单元经由截止晶体管连接至电源电 压Vss。存储器阵列内的其他晶体管可以不经由截止晶体管而连接至电源电 压Vss。以这种方式，沿着与虚拟区150的边界的存储器单元具有高阻抗路 径至电源电压Vss，这可以减少沿着存储器阵列边界的漏电，同时避免电源 电压Vss的高阻抗问题。在一些实施例中，SRAM阵列1000包括通过字元 线WL的128位元的字元线负载以及通过位元线BL的64位元的位元线负载 的总存储容量为8Kb。在沿着每个虚拟区150的边界的字元线WL的下方使 用128个SRAM单元20，可以将SRAM阵列1000的8Kb的128乘以2位 元(256位元)的待机漏电电流减小，例如，大约3％。

现在参考图2A，其显示分别包括SRAM单元10和20的SRAM阵列。 SRAM单元10沿着存储器阵列的内部区而设置，而SRAM单元20沿着存储 器阵列与边界区150之间的介面而设置。驱动器40连接到垂直位元线(BL) 314和反位元线(BLB)316。在SRAM阵列的每一行(column)中的各SRAM 单元10和各SRAM单元20电性连接到一位元线314和一反位元线316。SRAM阵列的每一列(row)中的各SRAM单元10和各SRAM单元20是连 接到一水平字元线WL。

图2B是显示根据一些实施例所述的SRAM单元10的电路图。如图1 和图2A所显示，SRAM单元10是与存储器阵列100和边界区150(参考图 1)之间的介面分离的存储器阵列100(参考图1)中的存储器单元。SRAM 单元10包括下拉(PD)晶体管T1和T2，其可以是N型金属氧化物半导体 (NMOS)晶体管；上拉(PU)晶体管T3和T4，其可以是P型金属氧化物 半导体(PMOS)晶体管，以及传输闸(PG)晶体管T5和T6，其可以是 NMOS晶体管。PG晶体管T5和T6的栅极由确定是否选择SRAM单元10 的字元线(WL)所控制。由PU晶体管T3和T4以及PD晶体管T1和T2 形成的锁存器会存储一个位元，其中该位元的互补值会存储在存储数据(SD) 节点310和SD节点312中。所存储的位元可以通过包括位元线(BL)314 和反位元线(BLB)316的互补位元线而写入至SRAM单元10或从中读取。 SRAM单元10通过具有正电源电压(也表示为CVdd)的正电源节点VDD 所供电。SRAM单元10亦连接到电源电压Vss(也表示为CVss)。在一些 实施例中，Vss或CVss是电性接地。晶体管T3和T1形成第一反相器，而 晶体管T4和T2形成第二反相器。第一反相器的输入会在节点324连接到晶 体管T6和第二反相器的输出。第一反相器的输出会在节点322连接到晶体 管T5和第二反相器的输入。

PU晶体管T3和T4的源极分别连接到CVdd节点302和CVdd节点304， 其更连接到电源电压(和线)VDD。PD晶体管T1和T2的源极分别连接到 CVss节点306和CVss节点308，其更连接到电源电压/线Vss。晶体管T3 和T1的栅极连接到晶体管T4和T2的漏极，其形成一个连接节点并称为SD 节点310。晶体管T4和T2的栅极连接到晶体管T3和T1的漏极，其连接节 点称为SD节点312。PG晶体管T5的源极/漏极区在BLB节点320连接到反 位元线316。PG晶体管T6的源极/漏极区在BL节点318连接到位元线314。

图2C是显示根据本公开一些实施例所述的图2A中SRAM单元20的电 路图。如图1和图2A所显示，SRAM单元20是沿着存储器阵列100与边界 区150(参考图1)之间的介面在存储器阵列100(参考图1)中的存储器单 元。SRAM单元20的电路图相似于SRAM单元10的布局，其中PD晶体管 T1和T2的源极/漏极连接到附加截止晶体管T7的第一源极/漏极，而不是 CVss节点306和CVss节点308，如图2B的SRAM单元10一样。截止晶体 管T7可以是NMOS晶体管。截止晶体管T7的第二源极/漏极区连接到电源 电压Vss。截止晶体管T7的栅极是由相邻于边界区150的该列的存储器单元 的字元线WL所控制。当SRAM单元20处于待机模式并且字元线WL未成 立时，截止晶体管T7将被截止并且作为高阻抗。晶体管T1或T2通过截止 晶体管T7到Vss的漏电路径可以分离电压并减小SRAM单元20的待机漏 电。附加截止晶体管T7可以位于包含SRAM单元20的SRAM阵列的虚拟 区内，因此与不包括截止晶体管T7的设计相比，截止晶体管T7可不需要其 他制程步骤来建立或占用面积。

图3A-图3B是显示根据本公开一些实施例所述的第二存储器阵列的布 局。如将在下面更详细地讨论的，例如图3A-图3B所示的实施例提供了一 种存储器阵列，其中存储器单元通过位于虚拟区150中的截止晶体管连接到 电源电压Vss。例如，沿着位元线的多个存储器单元可以通过虚拟区150中 的单一截止晶体管连接到电源电压，从而允许在每个存储器单元和电源电压 Vss之间建立高阻抗路径，从而减少在待机模式下个别存储器单元的漏电。 使用SRAM单元20'(参考图3B)代替SRAM单元10可以减少SRAM的 待机漏电。相较于仅由具有六个晶体管等的SRAM单元10组成的设计，待 机电流可以减少大约70％，因为使用SRAM单元20'可以通过减少或限制经 过截止晶体管T7和/或T8的漏电来降低待机电流。

现在参考图3A，其显示包括SRAM单元20'(参考图3B)的SRAM阵 列。每一SRAM单元20'的PD晶体管T1和T2的源极是连接到位于虚拟区 150中的SRAM阵列外部的一或多个截止晶体管T7的第一源极/漏极区。截 止晶体管T7的第二源极/漏极连接到电源电压Vss。截止晶体管T7的栅极由 各自的控制线CL所控制。在一些实施例中，耦接至单一位元线的每一行的 SRAM单元20'是连接至截止晶体管T7，以及存储器阵列或存储器子阵列的 每一行存在一个截止晶体管T7。在一些实施例中，在一行中控制截止晶体管 T7的栅极的控制线CL是连接到个别行的位元线与反位元线，以及当SRAM 单元20'在相同行且连接到相同个别的位元线与反位元线被选为读取及/或写 入时，控制线CL可被配置为导通截止晶体管T7。

图3B是显示根据一些实施例所述的图3A的SRAM单元20'的电路图。 SRAM单元20'的电路图相似于SRAM单元20的布局(参考图2C)，但是 截止晶体管T7是连接到单独的控制线CL而不是字元线WL。截止晶体管 T7可以位于包含SRAM单元20'的SRAM阵列的虚拟区150中，因此相较 于不包括截止晶体管T7的设计，截止晶体管T7可不需要额外的制程步骤来建立或占用面积。

图4A-图4B是显示根据一些实施例所述的第三存储器阵列布局。如将 在下面更详细地讨论的，例如图4A-图4B所显示的实施例提供了一种存储 器阵列，其中相邻于虚拟区150的存储器单元经由多个截止晶体管连接到电 源电压Vss。例如，如下面更详细地讨论的，下拉晶体管T1经由第一截止晶 体管电性耦接到电源电压Vss，以及下拉晶体管T2经由第二截止晶体管电性 耦接到电源电压Vss。存储器阵列中的其他存储器单元可以不通过任何一个 截止晶体管而连接到电源电压Vss。以这种方式，沿着与虚拟区150的边界 的存储器单元具有高阻抗路径至电源电压Vss，从而减少了沿着存储器阵列 边界的漏电。在一些实施例中，在一些实施例中，SRAM阵列1000包括通 过字元线WL的128位元的字元线负载以及通过位元线BL的64位元的位元 线负载的总存储容量为8Kb。在沿着每个虚拟区150的边界的字元线WL的 下方使用128个SRAM单元20，可以将SRAM阵列1000的8Kb的128乘 以2位元(256位元)的待机漏电电流减小，例如大约3％。

现在参考图4A，其显示分别包括SRAM单元10和30的SRAM阵列。SRAM单元10是沿着存储器阵列的内部区而设置，以及SRAM单元30是沿 着存储器阵列与边界区150之间的介面而设置。驱动器40连接到垂直位元 线314和反位元线316。SRAM阵列的每一行中的各SRAM单元10和各 SRAM单元30电性连接到一位元线314和一反位元线316。在SRAM阵列 的每一列中的各SRAM单元10和各SRAM单元30是连接到一水平字元线 WL。

图4B是显示根据一些实施例所述的SRAM单元30的电路图。SRAM 单元30的电路图相似于SRAM单元20的布局，其中相同的参考标记是表示 相同组成。另外，PD晶体管T1的源极连接到第一截止晶体管T7的第一源 极/漏极区，而PD晶体管T2的源极连接到第二截止晶体管T8的第一源极/ 漏极区。第一截止晶体管T7和第二截止晶体管T8可以是NMOS晶体管。第一截止晶体管T7的第二源极/漏极区和第二截止晶体管T8的第二源极/漏 极区连接至电源电压Vss。第二截止晶体管T8的栅极由相邻于边界区150 的存储器单元的字元线WL所控制。当SRAM单元20处于待机模式并且 WL未成立时，第一截止晶体管T7和第二截止晶体管T8将被关闭，并作为 高阻抗。晶体管T1或T2通过第一截止晶体管T7和第二截止晶体管T8分别到达电源电压Vss的漏电路径可以分离电压并且减小SRAM单元20的待 机漏电。截止晶体管T7和T8可以位于包含SRAM单元30的SRAM阵列的 虚拟区150中，因此相较于不包括截止晶体管T7和T8的设计，截止晶体管 T7和T8可不需要额外的制程步骤来建立或占据面积。

图5A-图5B是显示根据一些实施例所述的第四存储器阵列布局。如下 面将更详细地讨论的，例如图5A-图5B所显示的实施例提供了一种存储器 阵列，其中存储器单元通过位于虚拟区150中的多个截止晶体管连接到电源 电压Vss。例如，沿着位元线的多个存储器单元可以通过第一截止晶体管和 第二截止晶体管被连接到电源电压，而每个存储器单元可以位于虚拟区150 中并且通过如下所述的金属层被连接到个别存储器单元，从而允许在每个存 储器单元和电源电压Vss之间产生高阻抗路径，因此减少待机模式下各个存 储器单元的漏电。使用SRAM单元30'(参考图5B)代替SRAM单元10可 以减少SRAM的待机漏电。相较于仅由具有六个晶体管等的SRAM单元10 组成的设计，待机电流可以减少大约70％，因为使用SRAM单元30'可以通 过截止晶体管T7和/或T8的漏电来降低待机电流。

现在参考图5A，其显示包括SRAM单元30'(参考图5B)的SRAM阵 列。每一SRAM单元30'的PD晶体管T1和T2的源极分别连接到位于虚拟 区150中的SRAM阵列之外的截止晶体管T7和T8的第一源极/漏极区。截 止晶体管T7和T8的第二源极/漏极连接到电源电压Vss。截止晶体管T7和 T8的栅极由各自的控制线CL所控制。在一些实施例中，耦接到单一位元线的SRAM单元30'的每一行中的每一SRAM单元30'的每一下拉晶体管T1会 连接到第一截止晶体管T7，以及在耦接到单一位元线的每一行的SRAM单 元30'的每个SRAM单元30'的下拉晶体管T2是耦接到第二截止晶体管T8。 因此，每行有两个截止晶体管T7和T8。在一些实施例中，控制在一行中的 截止晶体管T7和T8的栅极的控制线CL会连接到个别行的位元线和反位元 线，以及当SRAM单元30'在相同行且连接到相同个别的位元线与反位元线 被选为读取及/或写入时，控制线CL可被配置为导通截止晶体管T7和T8。

图5B是显示根据一些实施例所述的SRAM单元30'的电路图。SRAM单 元30'的电路图相似于SRAM单元30的布局(参考图4A-图4B)，但是截 止晶体管T7和T8是连接到单独的控制线CL而不是字元线WL。截止晶体 管T7和T8可以位于包含SRAM单元30'的SRAM阵列的虚拟区150中，因 此相较于不包括截止晶体管T7和T8的设计，截止晶体管T7和T8可不需 要额外的制程步骤来建立或占用面积。

图6是显示SRAM单元10、20、20'、30和30'中所涉及的多个层的示 意剖面图，而这些层是形成在半导体晶片或晶圆上。须注意，图6示意性地 显示出各种层级的互连结构和晶体管，以便为下面所提供的布局描述提供参 考，并且可以不反映SRAM单元10、20、20'、30或30'的实际剖面图。互 连结构包括接点层、OD(氧化物定义或主动区)层、导通孔层Via_0、Via_1、 Via_2和Via_3，以及金属层M1，M2，M3和M4。所说明的每一层包括一 或一个以上介电层以及在其中形成的导电特征。处于相同水平的导电特征可 以具有彼此大体上水平的顶表面、彼此大体上水平的底表面，并且可以同时 形成。接点层可以包括用于将晶体管的栅极(例如所示的示例性晶体管T3 和T4)连接至例如导通孔层Via_0之类的上层的栅极接点(也称为接点)， 以及源极/漏极接点(标记为“接点”)，用于将晶体管的源极/漏极连接到上层。

图7A至图7F是显示根据一些实施例所述的图1的区110的详细图，其 显示存储器单元(例如图2C所示的SRAM单元20)的特征的布局图。区 110包括一部分的存储器区100、一部分的虚拟区150和一部分的PW/NW拾 取区200。在SRAM单元20的不同层级(例如OD层、接触层、导通孔层 via_0、金属层M1、导通孔层via_1、金属层M2，参考图6)中描述特征， 为清楚起见依序进行描述。

首先参考图7A，其显示在OD层(图6)中以及在SRAM单元20中各 种晶体管的栅极电极上的特征。主动区62a、62b和62c从存储器区100延 伸到虚拟区150。主动区62a、62b和62c可以是多个鳍，例如两个鳍。在一 些实施例中，主动区62a、62b和62c跨过虚拟区150延伸到PW/NW拾取区 200的边界。主动区64也延伸跨过存储器区100与虚拟区150的边界。主动 区64可以是单鳍。主动区66a可以是存储器区100中的单鳍。主动区66b 可以是虚拟区150中沿着线纵向地穿过主动区66a的单鳍。主动区62a、62b、 62c、64、66a和66b可以沿着垂直方向Y。

仍参考图7A，栅极电极52、54、56a、56b、56c、56d、58a、58b、58c 和58d可以沿着垂直于垂直方向Y的水平方向X。栅极电极52和54可以沿 着水平线位于存储器区100中。栅极电极56a和58a可以沿着另一水平线在 存储器区100中。在一些实施例中，栅极电极52和54之间的第一间隙不会 对准栅极电极56a和58a之间的第二间隙。栅极电极56b-56d和58b-58d可 以在虚拟区150中并且通过大体上相似于宽度W2的间隙而彼此分开。在一 些实施例中，不是晶体管的一部分的栅极电极56b-56d和58b-58d可以是伪 栅极，例如非主动栅极。栅极电极56a-56d和58a-58d之间的间隙可以分别 沿着垂直方向对准。

更参考图7A，在存储器区100中，栅极电极56与下方的主动区62b形 成PD晶体管T1，以及主动区62b可以是设置在栅极电极56a(例如栅极电 极56a可以设置在主动区62b的侧壁上并沿着主动区62b的侧壁延伸)下方 的两个或更多个鳍，例如鳍62b。栅极电极56a与下方的主动区64更形成 PU晶体管T3。在一些实施例中，主动区T3是设置在栅极电极56a(例如栅 极电极56a可以设置在主动区64上方并沿着主动区64的侧壁延伸)下方的 单鳍64。栅极电极52与主动区62b形成PG晶体管T5，而主动区62b可以 是两个或更多个鳍，例如鳍62b。

如图7A进一步所显示，栅极电极54与下方的主动区66a形成PU晶体 管T4。在一些实施例中，主动区66a是单鳍，例如设置在栅极电极54(例 如栅极电极54可设置在主动区66a的上方并沿着主动区66a的侧壁延伸)下 方的鳍66a。栅极电极54与下方的主动区62c更形成PD晶体管T2。在一些 实施例中，主动区62c包括设置在栅极电极54(例如栅极电极54可以设置 在主动区62c的上方并沿着主动区62c侧壁延伸)下方的两个或更多个鳍， 例如鳍62c。栅极电极58a与下方的主动区62c形成PG晶体管T6。在一些 实施例中，栅极电极58a设置在主动区62c的侧壁上方并沿着主动区62c的 侧壁延伸。

在虚拟区150中，栅极电极56b与主动区62b形成截止晶体管T7，而主 动区62b可以是两个或更多个鳍，例如鳍62b。因为截止晶体管T7位于SRAM 阵列1000的虚拟区150中，所以相较于不包括截止晶体管的设计，截止晶 体管T7可不需要额外的制程步骤来建立或占用面积。

根据本公开的一些实施例，PD晶体管T1和T2、PU晶体管T3和T4、 PG晶体管T5和T6以及截止晶体管T7是鳍式场效应晶体管(FinFET)。 如先前所描述，主动区64和66a是单鳍，以及主动区62b和62c包括多鳍。 主动区62b、62c、64和66a在个别的栅极电极的相对侧上提供各种晶体管 的源极/漏极。

图7B是显示在接点层(参考图6)及更低层的SRAM单元20的特征。 如图7B所显示，SD节点310(也参考图2A-图2C)包括源极/漏极接点70A 和栅极接点72A，其是在SRAM单元20(参考图6)的接点层的特征。在物 理半导体晶片上制造SRAM单元20的一些实施例中，接点70A和72A可以 形成为单一连续的对接接点，例如L形对接接点。源极/漏极接点70A可以 是细长的，并且具有在X方向上的纵向方向，而纵向方向是平行于栅极电极 56a和54的延伸方向。一部分的栅极接点72A在栅极电极56a上并与栅极电 极56a电性连接。根据本公开的一些实施例，栅极接点72A具有在Y方向上 的纵向方向，其是垂直于X方向。

SD节点312包括源极/漏极接点70B和栅极接点72B。栅极接点72B具 有与源极/漏极接点70B重叠的部分。由于SD节点310可以与SD节点312 对称，所以栅极接点72B和源极/漏极接点70B的细节可以分别相似于栅极 接点72A和源极/漏极接点70A，且为了简单起见不再重复于此。

图7B亦显示连接至栅极电极52、56b和58a的栅极接点74，其可用于 将栅极电极52、56b和58a电性耦接至一或多个字元线WL，将更详细描述 于后。

再者，细长接点70C是用于透过截止晶体管T7将PD晶体管T1和T2 的源极区连接到CVss线(例如电性接地线)。细长接点70C具有与X方向 平行的长度方向，并且可以形成为与SRAM单元20的边缘重叠。此外，细 长接点70C可进一步延伸到与SRAM单元20邻接的不同行(column)的相 邻SRAM单元中。可以在彼此相邻的不同列(row)中的两个相邻SRAM单 元之间更共享细长接点70C。另外，接点70D是用于将PU晶体管T3和T4 的源极区连接到CVdd线(例如电源电压线)。接点70D是CVdd节点302 和304的一部分(也参考图2A-图2C)。

如图7B进一步所显示，接点70E和70F是用于将PG晶体管T5和T6 的源极/漏极区分别连接到位元线BL和反位元线BLB。接点70E和70F分别 是反位元线节点320和位元线节点316的一部分(也参考图2A-图2C)。接 点70E和70F可以进一步在彼此邻接的不同列中的两个相邻SRAM单元之 间共享。细长接点70G是用于将截止晶体管T7的源极/漏极区连接至CVss 线(例如电性接地线)。在与SRAM单元20相邻的另一个SRAM单元中晶 体管的主动区62a的源极/漏极区上方形成附加接点70H和70I。

图7C是显示导通孔层via_0(参考图6)及更低层的SRAM单元20的 特征。例如，位于导通孔层via_0中(参考图6)的导通孔76(标记为76A 至76F)。

如图7C所显示，导通孔76A连接到栅极接点74(例如用于晶体管T5、 T6、T7或T8的栅极接点)。导通孔76A随后连接到导线80(参见之后的 图7D)，导线80可用于将晶体管T5、T6和T7的栅极电极电性耦接到一或 多个字元线WL，如下面图7E更详细地描述。此外，导通孔76B连接到细 长接点70C(例如PD晶体管T1和T2的源极接点)。导通孔76B更连接至 导线82(参考图7D)，而导线82可用于将PD晶体管T1和T2的源极区域 彼此电性耦接，并电性耦接于截止晶体管T7的源极/漏极区，其是连接至 CVss线(例如电性接地线)，如下面图7D更详细地描述。再者，导通孔76B 可以更延伸到与SRAM单元20邻接的不同行中的相邻SRAM单元中。导通 孔76B可以进一步在彼此相邻的不同列中的两个相邻的SRAM单元之间共 享。

另外，导通孔76C连接到接点70D(例如PU晶体管T3和T4的源极接 点)。导通孔76C随后将连接到CVdd线，其将PU晶体管T3和T4的源极 电性连接到CVdd，如下面图7D所显示。于是，导通孔76C是CVdd节点 302和304的一部分(也参考图2A-图2C)。导通孔76C可以进一步在彼此 邻接的不同列中的两个相邻的SRAM单元之间共享。

如图7C进一步所显示，导通孔76D和76E分别连接到接点70E和70F (例如PG晶体管T5和T6的源极/漏极接点)。导通孔76D和76E随后将 分别连接到反位元线316和位元线314。因此，导通孔76D和76E分别是位 元线节点320和反位元线节点318的一部分(也参考图2A-图2C)。导通孔 76D和76E可以在彼此邻接的不同列中的两个相邻SRAM单元之间共享。

仍然参考图7C，导通孔76F连接到细长接点70G。导通孔76F随后将 连接到Vss或CVss线(例如电性接地线)，如下面图7D更详细地描述。

图7D是显示在金属层M1及更低层(参考图6)的SRAM单元20的特 征。例如，各种导线，例如导线80、导线82、位元线314、CVdd线、反位 元线316和Vss或CVss线是设置在金属层M1中并位于导通孔层via_0中的 各种导通孔上方。

如图7D所显示，导线80连接到导通孔76A。导线80可以用于将PG 晶体管T5和T6以及截止晶体管T7的栅极电极电性耦接到一或多个字元线 WL，如下面图7E更详细地描述。此外，导线82连接到导通孔76B，并且 导线82可用于随后经由截止晶体管T7将PD晶体管T1和T2的源极区电性 耦接到CVss线(例如电性接地线)。再者，导线82可以更延伸到与SRAM 单元20邻接的不同行中的相邻SRAM单元中。导线82可以进一步在彼此相 邻的不同列中的两个相邻的SRAM单元之间共享。Vss或CVss线(例如电 性接地线)可以通过导通孔76F连接到截止晶体管T7的源极/漏极区。

图7E是显示在金属层M2和导通孔层via_1以及更低层的SRAM单元20的特征(参考图6)。导通孔86设置在导通孔层via_1中并连接到导线 80，其是电性连接到导通孔76A和栅极接点74(例如用于晶体管T5、T6或 T7的栅极接点)。导通孔86更连接至金属层M2的字元线WL。经由导通 孔76A和86、导线80和栅极接点74字线，字元线WL分别电性耦接到晶 体管T5、T6和T7的栅极电极52、56a和56b。在一些实施例中，截止晶体 管T7可以耦接至控制线CL，而不是耦接至晶体管T5和T6的字元线WL。 因此，SRAM单元20包括电性连接至PG晶体管T5和T6以及附加截止晶 体管T7的栅极的字元线节点。

如图7E进一步所显示，将导通孔88设置在与导线82连接的导通孔层 via_1中，而导线82会连接到导通孔76B。导通孔88可经由通过截止晶体 管T7随后将PD晶体管T1和T2的源区电性耦接至CVss线(例如电性接地 线)。导通孔88更连接到金属层M2的导线90。

图7F是显示金属层M3和导通孔层via_2(参考图6)及更低层的SRAM 单元20的特征。在图7F中，导通孔94设置在导通孔层via_2中(参考图6)， 而导线98是设置在金属层M3中(参考图6)。如图7F所显示，导线98和 导通孔94是经由截止晶体管T7将PD晶体管T1和T2的源极区电性连接到 Vss或CVss线(例如电性接地线)。因此，导线98经由截止晶体管T7的源极/漏极区将PD晶体管T1和T2的源极区电性连接到CVss线(例如电性 接地线)。

在一些实施例中，导通孔94连接到多条导线98，而导线98经由较高的 导通孔和导线彼此连接，例如在导通孔层via_3和金属层M4中(参考图6)。 例如，在一些实施例中，每个存储器单元的导线98可以更连接到相邻SRAM 单元20中的PD晶体管T1和T2的其他源极区，并且可以经由截止晶体管 T7将相邻的SRAM单元20中的PD晶体管T1和T2的源极区耦接至Vss线。 当截止晶体管T7处于待机模式并且作为阻抗时，晶体管T1或T2的源极区 通过截止晶体管T7到Vss线的漏电路径可以减少SRAM单元20的待机漏 电。

图7A至图7F是显示根据图2A至图2C所示的实施例的电路图，而该 电路图包括图2C所示的SRAM单元20。在图3A和图3B的一些实施例中， SRAM单元20'(参考图3B)具有与如图7A至图7F所显示的SRAM单元20相似的布局，但是截止晶体管T7和T8是连接至一或多个单独的控制线 CL而不是字元线WL。

图8A至图8F是显示根据一些实施例所述的图1的区域110，其显示存 储器单元(例如图4B所显示的SRAM单元30)的特征的布局。区域110包 括一部分的存储器区100、一部分的虚拟区150和一部分的PW/NW拾取区 200。在SRAM单元30的不同层级(例如OD层、接触层、导通孔层via_0、 金属层M1、导通孔层via_1、金属层M2，参考图6)中描述特征，为清楚 起见依序进行描述。

首先参考图8A，其显示在OD层(图6)中以及在SRAM单元30中各 种晶体管的栅极电极上的特征。主动区和栅极电极可以具有与上面关于图7A 所示的SRAM单元20大体上相似的布局。

在虚拟区150中，栅极电极56b与主动区62b形成附加截止晶体管T7， 而主动区可以是两个或多个鳍，例如鳍62b。栅极电极58c与主动区62c形 成附加截止晶体管T8，而主动区可以是两个或多个鳍，例如鳍62c。由于附 加截止晶体管T7和T8位于SRAM阵列1000的虚拟区150中，因此相比于 不包括附加截止晶体管T7和T8的设计，附加截止晶体管T7和T8不需要 额外的制程步骤来建立或占用面积。

根据本公开的一些实施例，PD晶体管T1和T2、PU晶体管T3和T4、 PG晶体管T5和T6，以及附加晶体管T7和T8是鳍式场效应晶体管(FinFET)。 如先前所描述，主动区64和66a是单鳍，而主动区62b和62c包括多个鳍。 主动区62b、62c、64和66a在个别的栅极电极的相对侧上提供各种晶体管 的源极/漏极。

图8B是显示在接点层(参考图6)及更低层的SRAM单元30的特征。 如图8B所显示，SD节点310(也参考图3A-图3B)包括源极/漏极接点70A 和栅极接点72A，其是SRAM单元30(参考图6)的接点层的特征。在物理 半导体晶片上制造SRAM单元30的一些实施例中，接点70A和72A可以形 成为单一连续的对接接点，例如L形对接接点。源极/漏极接点70A可以是细长的，并且具有在X方向上的纵向方向，而纵向方向是平行于栅极电极 56a和54的延伸方向。一部分的栅极接点72A在栅极电极56a上并与栅极电 极56a电性连接。根据本公开的一些实施例，栅极接点72A具有在Y方向上 的纵向方向，其是垂直于X方向。

SD节点312包括源极/漏极接点70B和栅极接点72B。栅极接点72B具 有与源极/漏极接点70B重叠的部分。由于SD节点310可以与SD节点312 对称，所以栅极接点72B和源极/漏极接点70B的细节可以分别相似于栅极 接点72A和源极/漏极接点70A，且为了简单起见不再重复于此。

图8B亦显示连接至栅极电极52、56b和58a的栅极接点74，其可用于 将栅极电极52、56b和58a电性耦接至一或多个字元线WL，将更详细描述 于后。

再者，细长接点70C是用于透过截止晶体管T7将PD晶体管T1的源极 区连接到CVss线(例如电性接地线)。当晶体管T1处于待机模式并且作为 阻抗时，晶体管T1或T2的源极区通过晶体管T1到Vss线的漏电路径可以 减少SRAM单元30的待机漏电。细长接点70C具有与X方向平行的长度方 向，并且可以形成为与SRAM单元30的边缘重叠。此外，细长接点70C可进一步延伸到与SRAM单元30邻接的不同行的相邻SRAM单元中。可以在 彼此相邻的不同列中的两个相邻SRAM单元之间更共享细长接点70C。另外， 接点70D是用于将PU晶体管T3和T4的源极区连接到CVdd线(例如电源 电压线)。接点70D是CVdd节点302和304的一部分(也参考图3A-图3B)。

如图8B进一步所显示，接点70E和70F是用于将PG晶体管T5和T6 的源极/漏极区分别连接到位元线BL和反位元线BLB。接点70E和70F分别 是反位元线节点320和位元线节点316的一部分(也参考图3A-图3B)。接 点70E和70F可以进一步在彼此邻接的不同列中的两个相邻SRAM单元之 间共享。细长接点70G是用于将附加晶体管T7的源极/漏极区连接至CVss 线(例如电性接地线)。在与SRAM单元30相邻的另一个SRAM单元中晶 体管的主动区62a的源极/漏极区上方形成附加接点70H和70I。

仍参考图8B，细长接点70J和70L用于将PD晶体管T2的源极区连接 到截止晶体管T8的源极/漏极区，其是连接到CVss线(例如电性接地线)。 细长接点70K是用于将截止晶体管T8的源极/漏极区连接到CVss线(例如 电性接地线)。

图8C是显示导通孔层via_0(参考图6)及更低层的SRAM单元30的 特征。例如，位于导通孔层via_0中(参考图6)的导通孔76(标记为76A 至76G)。

如图8C所显示，导通孔76A连接到栅极接点74(例如用于晶体管T5、 T6、T7或T8的栅极接点)。导通孔76A随后连接到导线80(参见之后的 图8D)，导线80可用于将晶体管T5、T6、T7和T8的栅极电极电性耦接到 一或多个字元线WL，如下面图8E更详细地描述。此外，导通孔76B和76G 连接到细长接点70L与70J(例如晶体管T2和T8分别的源极或源极/漏极接点)。导通孔76B和76G更连接至导线82(参考图8D)，而导线82可用 于将PD晶体管T2的源极区域电性耦接于截止晶体管T8的源极/漏极区，其 是连接至CVss线(例如电性接地线)，如下面图8D更详细地描述。再者， 导通孔76B可以更延伸到与SRAM单元30邻接的不同行中的相邻SRAM单 元中。导通孔76B可以进一步在彼此相邻的不同列中的两个相邻的SRAM 单元之间共享。

另外，导通孔76C连接到接点70D(例如PU晶体管T3和T4的源极接 点)。导通孔76C随后将连接到CVdd线，其将PU晶体管T3和T4的源极 电性连接到CVdd，如下面图8D所显示。于是，导通孔76C是CVdd节点 302和304的一部分(也参考图3A-图3B)。导通孔76C可以进一步在彼此 邻接的不同列中的两个相邻的SRAM单元之间共享。

如图8C进一步所显示，导通孔76D和76E分别连接到接点70E和70F (例如PG晶体管T5和T6的源极/漏极接点)。导通孔76D和76E随后将 分别连接到反位元线316和位元线314。因此，导通孔76D和76E分别是位 元线节点320和反位元线节点318的一部分(也参考图2A-图2C)。导通孔 76D和76E可以在彼此邻接的不同列中的两个相邻SRAM单元之间共享。

仍然参考图8C，导通孔76F连接到细长接点70G和70K。导通孔76F 将更连接到Vss或CVss线(例如电性接地线)，如下面图8D更详细地描述。

图8D是显示在金属层M1及更低层(参考图6)的SRAM单元30的特 征。例如，各种导线，例如导线80、导线82、位元线314、CVdd线、反位 元线316和Vss或CVss线是设置在金属层M1中并位于导通孔层via_0中的 各种导通孔上方。

如图8D所显示，导线80连接到导通孔76A。导线80可以用于将PG 晶体管T5和T6以及附加截止晶体管T7和T8的栅极电极电性耦接到一或 多个字元线WL，如下面图8F更详细地描述。此外，导线82连接到导通孔 76B，并且导线82可用于随后经由晶体管T8将PD晶体管T2的源极区电性 耦接到CVss线(例如电性接地线)。再者，导线82可以更延伸到与SRAM 单元30邻接的不同行中的相邻SRAM单元中。导线82可以进一步在彼此相 邻的不同列中的两个相邻的SRAM单元之间共享。Vss或CVss线(例如电 性接地线)可以通过导通孔76F连接到截止晶体管T7和T8的源极/漏极区。

图8E是显示在金属层M2和导通孔层via_1以及更低层的SRAM单元 30的特征(参考图6)。导通孔86设置在导通孔层via_1中并连接到导线 80，其是电性连接到导通孔76A和栅极接点74(例如用于晶体管T5、T6、 T7或T8的栅极接点)。导通孔86更连接至金属层M2的字元线WL。经由 导通孔76A和86、导线80和栅极接点74字线，字元线WL分别电性耦接 到晶体管T5、T6、T7和T8的栅极电极52、56a、56b和58c。在一些实施 例中，截止晶体管T7和T8可以耦接至控制线CL，而不是耦接至晶体管T5 和T6的字元线WL。因此，SRAM单元30包括电性连接至PG晶体管T5 和T6以及附加截止晶体管T7和T8的栅极的字元线节点。

如图8E进一步所显示，将导通孔88设置在与导线82连接的导通孔层 via_1中，而导线82会连接到导通孔76B。导通孔88可经由通过晶体管T8 随后将PD晶体管T2的源区电性耦接至CVss线(例如电性接地线)。导通 孔88更连接到金属层M2的导线90。

图8F是显示金属层M3和导通孔层via_2(参考图6)及更低层的SRAM 单元30的特征。在图8F中，导通孔94设置在导通孔层via_2中(参考图6)， 而导线98是设置在金属层M3中(参考图6)。如图8F所显示，导线98连 接于导通孔94，其更经由截止晶体管T8将PD晶体管T2的源极区电性连接 到Vss或CVss线(例如电性接地线)。因此，导线98经由截止晶体管T8的源极/漏极区将PD晶体管T2的源极区电性连接到CVss线(例如电性接地 线)。

在一些实施例中，导通孔94连接到多条导线98，而导线98经由较高的 导通孔和导线彼此连接，例如在导通孔层via_3和金属层M4中(参考图6)。 当截止晶体管T8处于待机模式并且作为阻抗时，晶体管T2的源极区通过截 止晶体管T8到Vss线的漏电路径可以减少SRAM单元30的待机漏电。在 一些实施例中，导线98可以更连接到相邻SRAM单元30中的PD晶体管 T2的其他源极区，并且可以经由截止晶体管T8将相邻的SRAM单元20中 的PD晶体管T2的源极区耦接至Vss线。其他导线和导通孔(未显示)可以 将相邻的SRAM单元30中的PD晶体管T1的源极区通过截止晶体管T7耦 接至Vss。

图8A至图8F是显示根据图4A与图4B所示的实施例的电路图，而该 电路图包括图4B所示的SRAM单元30。在图5A和图5B的一些实施例中， SRAM单元30'(参考图5B)具有与如图8A至图8F所显示的SRAM单元 30相似的布局，但是截止晶体管T7和T8是连接至一或多个单独的控制线 CL而不是字元线WL。

本公开实施例的存储器电路可以实现优点，包括减少来自SRAM电路的 待机漏电。晶体管可以形成在SRAM阵列边缘上的虚拟区中，并用于SRAM 单元以提供电源电压Vss(可以是电性接地)，这可以有效地减少待机漏电， 而无需使用额外的晶片面积或制程步骤。当控制字元线切断时，虚拟区中的 晶体管可以视为阻抗。相较于虚拟区中没有晶体管连接到Vss的设计，通过 虚拟区中的晶体管将SRAM阵列内部的SRAM电路至Vss的待机漏电可减 少约70％。在虚拟区中具有晶体管的SRAM阵列设计的实施例可实现更好 的结果，而不会由于较短的位元线负载而影响读取/写入能力。

本公开提供一种半导体装置。半导体装置包括位于一存储器区的多个存 储器单元以及位于一虚拟区的一第一截止晶体管。每一存储器单元包括一静 态随机存取存储器单元，而静态随机存取存储器单元包括一第一下拉晶体管 和一第二下拉晶体管。存储器单元包括一第一存储器单元。虚拟区相邻于存 储器区。在第一存储器单元中的第一下拉晶体管的一第一源极/漏极区是电性 耦接到第一截止晶体管的一第一源极/漏极区，以及第一截止晶体管的一第二 源极/漏极区是电性耦接至一电源电压。

在一些实施例中，电源电压是接地。

在一些实施例中，第二下拉晶体管的一第一源极/漏极区是电性耦接至第 一截止晶体管的第一源极/漏极区。

在一些实施例中，第一截止晶体管的一栅极电极是电性耦接于一字元 线。

在一些实施例中，半导体装置更包括位于虚拟区的一第二截止晶体管。 在第一存储器单元中的第二下拉晶体管的一第一源极/漏极区是电性耦接于 第二截止晶体管的一第一源极/漏极区。第二截止晶体管的一第二源极/漏极 区是电性耦接至电源电压。

在一些实施例中，第一截止晶体管的一栅极电极以及第二截止晶体管的 一栅极电极是电性耦接于一字元线。

在一些实施例中，存储器包括一第二存储器单元，以及第一存储器单元 以及第二存储器单元是电性耦接于相同的位元线，其中第二存储器单元的第 一下拉晶体管是电性耦接于第一截止晶体管的第一源极/漏极区。

在一些实施例中，存储器包括一第二存储器单元，以及第一存储器单元 以及第二存储器单元是电性耦接于相同的位元线。半导体装置更包括位于虚 拟区的一第二截止晶体管。在第二存储器单元中的第二下拉晶体管的一第一 源极/漏极区是电性耦接于第二截止晶体管的一第一源极/漏极区。第二截止 晶体管的一第二源极/漏极区是电性耦接至电源电压。

在一些实施例中，第一截止晶体管与第二截止晶体管的栅极电极是耦接 于相同的控制线。

本公开提供一种半导体装置。半导体装置包括一第一存储器单元、一虚 拟区、一第一截止晶体管与一井拾取区。第一存储器单元位于一存储器阵列， 包括一静态随机存取存储器单元，其中静态随机存取存储器单元包括一第一 下拉晶体管以及一第二下拉晶体管。虚拟区沿着存储器阵列的边界。第一截 止晶体管位于虚拟区，具有电性耦接于第一下拉晶体管的一第一源极/漏极区 的一第一源极/漏极区以及电性耦接于一接地端的一第二源极/漏极区。井拾 取区相邻于虚拟区，其中虚拟区是介于井拾取区和存储器阵列之间。

在一些实施例中，第一存储器单元是连接到相同位元线的存储器单元中 最接近虚拟区的存储器单元。

在一些实施例中，半导体装置更包括位于存储器阵列的一第二存储器单 元。第一存储器阵列和第二存储器单元是电性耦接至相同的位元线，其中第 一截止晶体管不会电性插入(electrically interposed)于第二存储器单元和接 地端之间。

在一些实施例中，半导体装置更包括位于存储器阵列的一第二存储器单 元。第一存储器阵列和第二存储器单元是电性耦接至相同的位元线，其中第 二存储器单元的第一下拉晶体管的一第一源极/漏极区是电性耦接于第一截 止晶体管。

在一些实施例中，第一截止晶体管的一栅极电极以及第二截止晶体管的 一栅极电极是电性耦接于不同于一字元线的一控制线。

在一些实施例中，半导体装置更包括一第二截止晶体管。第二截止晶体 管，具有电性耦接于第二下拉晶体管的一第一源极/漏极区的一第一源极/漏 极区以及电性耦接于接地端的一第二源极/漏极区。

在一些实施例中，第一截止晶体管的一栅极电极以及第二截止晶体管的 一栅极电极是电性耦接于一字元线。

在一些实施例中，半导体装置更包括位于存储器阵列一第二存储器单元 以及一第二截止晶体管。第一存储器阵列和第二存储器单元是电性耦接至相 同的位元线，其中第二存储器单元的第一下拉晶体管的一第一源极/漏极区是 电性耦接于第一截止晶体管的第一源极/漏极区。第二截止晶体管具有一第一 源极/漏极区，电性耦接于第一存储器单元的第二下拉晶体管的一第一源极/ 漏极区，并电性耦接于第二存储器单元的第二下拉晶体管的一第一源极/漏极 区，以及第二截止晶体管具有耦接于接地端的一第二源极/漏极区。

在一些实施例中，第一截止晶体管的一栅极电极以及第二截止晶体管的 一栅极电极是电性耦接于不同于一字元线的一控制线。

本公开提供一种形成一半导体装置的方法。在一存储器阵列内形成一存 储器单元。在存储器阵列的一存储器区内形成一第一下拉晶体管以及一第二 下拉晶体管。在存储器阵列的一虚拟区内形成一第一截止晶体管。将第一截 止晶体管的一第一源极/漏极区电性连接至第一下拉晶体管的一源极/漏极 区。将第一截止晶体管的一第二源极/漏极区电性连接至一电源电压。

在一些实施例中，在存储器阵列的虚拟区内形成一第二截止晶体管。将 第二截止晶体管的一第一源极/漏极区电性连接至第二下拉晶体管的一源极/ 漏极区。将第二截止晶体管的一第二源极/漏极区电性连接至电源电压。

虽然本公开已以优选实施例发明如上，然其并非用以限定本公开，任何 所属技术领域中包括通常知识者，在不脱离本公开的精神和范围内，当可作 些许的更动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为 准。