具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围。需知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参考图1的本发明一实施例的静态随机存取存储器(SRAM)的一存储单元(bitcell)的电路图。本发明的静态随机存取存储器的各存储单元包括6个晶体管，因此也可被称为六晶体管静态随机存取存储器(6T-SRAM)。详细来说，各存储单元包括一第一上拉晶体管(Pull-Up transistor)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(Pull-Downtransistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(Access transistor)PG1以及一第二存取晶体管PG2。

第一上拉晶体管PL1和第二上拉晶体管PL2的导电型与第一下拉晶体管PD1和第二下拉晶体管PD2的导电型相反。举例来说，第一上拉晶体管PL1和第二上拉晶体管PL2可为P型金属氧化物半导体晶体管(P-type metal oxide semiconductor transistor,PMOStransistor)，第一下拉晶体管PD1和第二下拉晶体管PD2可为N型金属氧化物半导体晶体管(N-type metal oxide semiconductor transistor,NMOS transistor)。

第一上拉晶体管PL1的源极端与电源电压(supply voltage,Vcc)电连接，第一上拉晶体管PL1的漏极端与第一下拉晶体管PD1的漏极端电连接，第一下拉晶体管PD1的源极端与接地电压(ground voltage,Vss)电连接，且第一上拉晶体管PL1的栅极端和第一下拉晶体管PD1的栅极端电连接，构成一反向器(inverter)。类似的，第二上拉晶体管PL2的源极端与电源电压(Vcc)电连接，第二上拉晶体管PL2的漏极端与第二下拉晶体管PD2的漏极端电连接，第二下拉晶体管PD2的源极端与接地电压(Vss)电连接，且第二上拉晶体管PL2的栅极端和第二下拉晶体管PD2的栅极端电连接，以构成另一反向器。通过将上述两反向器交叉耦合，例如将第一上拉晶体管PL1和第一下拉晶体管PD1的栅极端耦合至第二上拉晶体管PL2和第二下拉晶体管PD2的漏极端，并且将第二上拉晶体管PL2和第二下拉晶体管PD2的栅极端耦合至第一上拉晶体管PL1和第一下拉晶体管PD1的漏极端而形成栓锁电路(latch)，使数据可以被栓锁在存储节点(Storage Node)SN1或SN2中。

第一存取晶体管PG1和第二存取晶体管PG2用来控制存储单元的数据的写入和读取。详细来说，第一存取晶体管PG1连接在存储节点SN1和位线BL之间，第二存取晶体管PG2连接在存储节点SN2和位线BLB之间，第一存取晶体管PG1的栅极和第二存取晶体管PG2的栅极与字符线WL电连接，由字符线WL控制第一存取晶体管PG1和第二存取晶体管PG2的导通(on)或关闭(off)。当第一存取晶体管PG1和第二存取晶体管PG2的导通(on)时，位线BL和位线BLB即可写入或读取数据。

请参考图2至图4。图2为本发明一实施例的静态随机存取存储器100于第一方向X和第二方向Y定义的平面(XY平面)的局部平面示意图。图3为沿着图2中切线AA’于第二方向Y和第三方向Z定义的平面(YZ平面)的剖面示意图，图4为沿着图2中切线BB’于第一方向X和第三方向Z定义的平面(XZ平面)的剖面示意图。静态随机存取存储器100例如是一种六晶体管静态随机存取存储器(6T-STAM)，包括基底10，基底10上包括多个主动区，沿着第一方向X延伸并沿着第二方向Y平行排列。基底10例如硅基底、硅覆绝缘(SOI)基底或三五族半导体，但不限于此。如图2所示，主动区至少包括沿着第二方向Y相邻排列的第一主动区22、第二主动区24、第三主动区26和第四主动区28，其中第一主动区22位于第二主动区24和第三主动区26之间，第三主动区26位于第一主动区22和第四主动区28之间。可通过任何合适的制作工艺在基底上形成主动区，例如可通过单或多重图案化制作工艺蚀刻基底10而在基底10中定义出主动区，或者通过选择性外延成长制作工艺而在基底10上形成主动区，但不限于此。可选择性在第一主动区22、第二主动区24、第三主动区26和第四主动区28中加入不同种类的掺杂，使第一主动区22和第二主动区24具有第一导电型，第二主动区24和第四主动区28具有第二导电型，且第一导电型和第二导电型相反。例如在一些实施例中，第一导电型可为N型，第二导电型可为P型。基底10上还包括隔离结构10围绕着各主动区以实现各主动区之间的电性隔离。隔离结构10例如是浅沟隔离结构(STI)，但不限于此。

静态随机存取存储器100还包括多个栅极结构位于基底10上并跨过部分主动区以形成静态随机存取存储器100的晶体管。如图2所示，栅极结构至少包括相邻的第一栅极结构32、第二栅极结构34，第三栅极结构36以及第四栅极结构38，沿着第二方向Y延伸并沿着第一方向X平行排列，其中第一栅极结构32位于第二栅极结构34和第三栅极结构36之间，第三栅极结构36位于第一栅极结构32和第四栅极结构38之间，且第二栅极结构34邻近第一栅极结构32的第一侧32a，第三栅极结构36邻近第一栅极结构32的第二侧32b。在一些实施例中，图2示出的各栅极结构可包括切除区域(图未示)，用来将栅极结构区分成多个区段以构成如图1所示电路的电连接关系。为了简化图示，切除区域并未绘示于图中。

栅极结构与主动区的重叠区域大致上为静态随机存取存储器100的晶体管的位置。如图2所示，第一栅极结构32跨过该第一主动区22以及该第二主动区24，与第一主动区22重叠形成第一晶体管T1，与第二主动区24重叠形成第二晶体管T2。第二栅极结构34跨过第一主动区22，与第一主动区22重叠形成第三晶体管T3。第一晶体管T1、第二晶体管T2和第三晶体管T3构成图1的电路图的其中一组反向器(inverter)，其中第一晶体管T1对应于第一下拉晶体管PD1、第二晶体管T2对应于第一上拉晶体管PL1，第三晶体管T3对应于第一存取晶体管PG1。在一些实施例中，当第一主动区22具有N导电型而第二主动区24具有P导电型时，第一晶体管T1和第三晶体管T3分别为N型金属氧化物半导体晶体管(NMOS)，第二晶体管T2为P型金属氧化物半导体晶体管。类似的，第三栅极结构36跨过并重叠第一主动区22以及第二主动区24以形成两个晶体管，第四栅极结构38跨过第一主动区22以形成一个晶体管构成另一组反向器。

静态随机存取存储器100还包括多个接触结构以构成如图1所示电路的电连接关系。请参考图2和图3，静态随机存取存储器100至少包括第一下接触结构62a位于第一主动区22上并邻近第一栅极结构32相对于第一侧32a的第二侧32b，以及第一上接触结构62b设置在第一下接触结构62a上并与第一下接触结构62a直接接触。静态随机存取存储器100还包括第二下接触结构64a位于第二主动区24上并邻近第一栅极结构32的第二侧32b，以及第二上接触结构64b设置在第二下接触结构64a上并与第二下接触结构64a直接接触。在一些实施例中，第一上接触结构62b连接至接地电压(Vss)，第二上接触结构64b连接至电源电压(Vcc)。

在一些实施例中，如图3所示，第一主动区22、第二主动区24、第三主动区26和第四主动区28被隔离结构12围绕，并且包括鳍状结构(fin structure)凸出于隔离结构12的顶面。第一下接触结构62a和第二下接触结构64a设置在位于隔离结构10以及第一主动区22以及该第二主动区24上的第一层间介电层52中。第一上接触结构62b和第二上接触结构64b设置在位于第一层间介电层52上的第二层间介电层56中。第一层间介电层52和第二层间介电层56之间可包括另一蚀刻停止层54。第一层间介电层52和基底10(或隔离结构12)之间可包括一蚀刻停止层50，如图4所示。

栅极结构可包括金属栅极。例如请参考图4示出的第一栅极结构32和第三栅极结构36的剖面，可包括功函数金属层42、低阻抗金属层44、硬掩模层46、间隙壁48。第一下接触结构的一顶面62c与第一栅极结构32的顶面32c和第三栅极结构36的顶面36c齐平。在其他实施例中，栅极结构可以是多晶硅栅极。

值得注意的是，本发明通过使第一上接触结构62b往相对于第二上接触结构64b的方向内缩，并使第一下接触结构62a往相对于第二下接触结构64的方向外延，能够提升第一上接触结构62b和第二上接触结构64b之间的制作工艺余裕度。

例如从图2的平面图来看，第一下接触结构62a重叠第一主动区22的两个边缘22a和22b，而第一上接触结构62b重叠第一主动区22的两边缘的其中之一，例如重叠边缘22a。第二下接触结构64a重叠第二主动区24的两个边缘，而第二上接触结构64b也重叠第二主动区24的两个边缘。

从图3的剖视图来看，第一下接触结构62a覆盖第一主动区22的鳍状结构的至少三边缘，包括顶面22c以及两侧壁22d和22e。侧壁22d于对应于图2的边缘22a，侧壁22e对应于图2的边缘22b。另外值得注意的是，第一上接触结构62b仅重叠第一下接触结构62a的部分顶面22c，且第一上接触结构62b的侧壁62f与第一下接触结构62a的顶面62c之间包括一阶梯部。

第二下接触结构64a覆盖第二主动区24的鳍状结构的至少三边缘，包括顶面以及两侧壁，第二上接触结构64b则重叠部分或全部第二下接触结构64a的顶面。

第一下接触结构62a与第一上接触结构62b重叠的侧壁62d至第一主动区22包括距离D1，第一下接触结构62a不与第一上接触结构62b重叠的侧壁62e至第一主动区22包括距离D2。较佳者，距离D1大于距离D2。第一下接触结构62a与第二下接触结构64a之间包括距离D3，第一上接触结构62b与第二上接触结构64b之间包括距离D4。较佳者，距离D4大于距离D3。

在一些实施例中，静态随机存取存储器100还包括第三下接触结构62a’位于第三主动区26上并邻近第一栅极结构32的一第二侧32b、第四下接触结构66a位于第四主动区28上并邻近第一栅极结构32的第二侧32b，以及第四上接触结构66b位于第四下接触结构66a上并与第四下接触结构66a直接接触。第三下接触结构62a’和第四下接触结构66a设置在第一层间介电层52中，第四上接触结构66b设置在第二层间介电层56中。在本实施例中，第一上接触结构62b同时与第一下接触结构62a和第三下接触结构62a’直接接触并电连接至接地电压(Vss)，第四上接触结构66b则电连接至电源电压(Vcc)。第三下接触结构62a’、第四下接触结构66a、第一上接触结构62b和第四上接触结构66b之间的位置关系可类似于前文所述第一下接触结构62a、第二下接触结构64a、第一上接触结构62b和第二上接触结构64b之间的位置关系，在此不再重述。

如图3所示，第三下接触结构62a’覆盖第三主动区26的鳍状结构的至少三边缘，包括顶面26c以及两侧壁26d和26e。侧壁26d于对应于图2的边缘26a，侧壁26e对应于图2的边缘26b。还值得注意的是，第一上接触结构62b仅重叠第三下接触结构62a’的部分顶面26c，且第一上接触结构62b的侧壁与第一下接触结构62a的顶面之间包括一阶梯部。第四下接触结构66a覆盖第四主动区28的鳍状结构的至少三边缘，包括顶面以及两侧壁，第四上接触结构66b则重叠部分或全部第四下接触结构66a的顶面。

请参考图5和图6。图5为本发明另一实施例的静态随机存取存储器100于XY平面的局部平面示意图。图6为沿着图5中切线AA’于YZ平面的剖面示意图。本实施例与前文图2至图4的实施例的差异处在于，本实施例的第一下接触结构62a在Y方向上更延伸而同时位于第一主动区22和第三主动区26上。如图5所示，第一下接触结构62a重叠第一主动区22的两边缘22d和22e以及第三主动区26的两边缘26a和26b。第一上接触结构62b位于第一下接触结构62a上，并重叠第一主动区22的两边缘的其中之一以及第三主动区26的两边缘的其中之一，例如重叠第一主动区22的边缘22d和第三主动区26的边缘26b。相较于图2和图3分别以第一下接触结构62a和第三下接触结构62a’电连接第一主动区22和第三主动区26，本实施例以第一下接触结构62a同时电连接第一主动区22和第三主动区26可避免第一下接触结构62a和第三下接触结构62a’之间的间距过小造成图案化异常，进一步提升制作工艺余裕。

请参考图7和图8。图7为本发明又另一实施例的静态随机存取存储器于XY平面的局部平面示意图。图8为沿着图7中切线AA’于YZ平面的剖面示意图。本实施例的特点在于，在第一下接触结构62a与第一上接触结构62b有足够的重叠面积的情况下，可使第一上接触结构62b更往相对于第二上接触结构64b的方向内缩，以再增加第一上接触结构62b与第二上接触结构64b之间的距离D4，进一步提升制作工艺余裕。

综上所述，本发明的静态随机存取存储器主要通过使位于第一层间介电层中的第一下接触结构往相对于第二下接触结构的方向外延，同时使位于第二层间介电层中的第一上接触结构往相对于第二上接触结构的方向内缩，因此能够在第一下接触结构与第一上接触结构之间具有足够的重叠面积的情况下(减少对阻值的影响)增加第一上接触结构与第二上接触结构之间的距离，提升制作工艺余裕，也由于增加了静态随机存取存储器的接地电压(Vss)源与电源电压(Vcc)源之间的距离，可减少两者之间互相干扰。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。