阅读说明：本技术 半导体装置 (semiconductor device with a plurality of semiconductor chips ) 是由 李承镐 于 2018-12-28 设计创作，主要内容包括：本申请公开了一种半导体装置。一种半导体装置包括：第一电压检测电路,其被配置为响应于第一电压的电压电平、电流控制信号和第二电压检测信号而产生第一电压检测信号；以及储存和输出电路,其被配置为响应于电压检测信号而产生电力控制信号和电流控制信号。(The application discloses a semiconductor device. A semiconductor device includes: a first voltage detection circuit configured to generate a first voltage detection signal in response to a voltage level of a first voltage, a current control signal, and a second voltage detection signal; and a storage and output circuit configured to generate the power control signal and the current control signal in response to the voltage detection signal.)

半导体装置

相关申请的交叉引用

本申请要求2018年5月31日在韩国知识产权局提交的申请号为10-2018-0063012的韩国申请的优先权，该申请通过引用整体合并于此。

技术领域

各种实施例一般涉及半导体集成电路，并且更具体地，涉及半导体装置。

背景技术

开发了一种用来以高速发送/接收更大量数据的半导体装置。

为了正常地以高速发送/接收更大量数据，半导体装置被设计成使得其中使用的电压被分成由发送/接收数据的电路所使用的电压和不发送/接收数据的电路所使用的电压。

半导体装置被设计为基于从多个电压源接收的电压进行操作，并且被开发用来降低其中使用的能量消耗。

发明内容

在一个实施例中，一种半导体装置可以包括第一电压检测电路，其被配置为响应于第一电压的电压电平、电流控制信号和第二电压检测信号而产生第一电压检测信号；以及储存和输出电路，其被配置为响应于电压检测信号而产生电力控制信号和电流控制信号。

在一个实施例中，一种半导体装置可以包括：第一电压检测电路，其被配置为当第一电压的电压电平变得高于第一设置电压电平时将第一电压检测信号使能；第二电压检测电路，其被配置为当第一电压检测信号被使能且第二电压的电压电平变得高于第二设置电压电平时，将第二电压检测信号使能，以及被配置为响应于电流控制信号而将第二电压检测信号禁止；以及储存和输出电路，其被配置为当第二电压检测信号被使能时将电流控制信号使能，以及被配置为通过锁存被使能的第二电压检测信号来产生电力控制信号。

在一个实施例中，一种半导体装置可以包括：第一电压检测电路，其被配置为当第一电压的电压电平变得高于第一设置电压电平时将第一电压检测信号使能；第二电压检测电路，其被配置为当第一电压检测信号被使能并且第二电压的电压电平变得高于第二设置电压电平时将第二电压检测信号使能，并且当第一电压的电压电平变得高于第一设置电压电平且第二电压低于第二设置电压电平时，将第二电压检测信号禁止；以及储存和输出电路，其被配置为当第二电压检测信号被使能时将电流控制信号使能，以及通过锁存被使能的第二电压检测信号来产生电力控制信号。

在一个实施例中，一种半导体装置可以包括：数据输入/输出电路，其被配置为通过接收第一电压来操作；核心电路，其被配置为通过接收第二电压来操作；以及控制电路，其被配置为当第一电压高于第一设置电压且第二电压高于第二设置电压时，输出用于激活数据输入/输出电路的电力控制信号。

附图说明

图1是示出根据实施例的半导体装置的配置图。

图2是示出图1的控制电路的配置图。

图3是示出图2的第一电压检测电路的配置图。

图4是示出图2的第二电压检测电路的配置图。

图5是示出图2的储存和输出电路的配置图。

图6是用于描述图2的控制电路的操作的时序图。

图7是示出根据图1的另一实施例的控制电路的配置图。

图8是示出图7的第二电压检测电路的配置图。

图9是示出图7的储存和输出电路的配置图。

图10是用于描述图7的控制电路的操作的时序图。

具体实施方式

在下文中，将通过示例性实施例参考附图在下面描述根据本公开的半导体装置。

各种实施例涉及能够降低功耗的半导体装置。

如图1中所示，根据实施例的半导体装置1000可以包括多个控制电路100、多个数据输入/输出电路200和核心电路300。

每个控制电路100可以检测核心电路300中使用的第一电压和数据输入/输出电路200中使用的第二电压。每个控制电路100可以将数据输入/输出电路200激活或去激活。例如，当第一和第二电压两者都变得等于或高于设置电压电平时，每个控制电路100可以将多个数据输入/输出电路200激活。另一方面，当第一和第二电压中的任一个变得低于设置电压电平时，每个控制电路100可以将多个数据输入/输出电路200去激活。

多个数据输入/输出电路200可以被激活，以发送从核心电路300输出的数据或者接收要输入到核心电路300的数据。另一方面，多个数据输入/输出电路200可以被去激活，以将输出节点的状态转换为高阻抗状态。

核心电路300可以被配置为储存从多个数据输入/输出电路200传送的数据或者将储存在其中的数据传送到多个数据输入/输出电路200。

图2是示出图1中所示的多个控制电路100当中的一个控制电路100的配置图。

如图2中所示，控制电路100可以包括第一电压检测电路110、第二电压检测电路120以及储存和输出电路130。

第一电压检测电路110可以响应于第一电压VCCQ的电压电平而产生第一电压检测信号D_s1。例如，当第一电压VCCQ的电压电平变得等于或高于第一设置电压电平时，第一电压检测电路110可以将第一电压检测信号D_s1使能在高电平。另一方面，当第一电压VCCQ的电压电平低于第一设置电压电平时，第一电压检测电路110可以将第一电压检测信号D_s1禁止在低电平。

第二电压检测电路120可以响应于第一电压检测信号D_s1、电流控制信号I_c和第二电压VDD而产生第二电压检测信号D_s2。例如，当第一电压检测信号D_s1被使能并且第二电压VDD的电压电平变得等于或高于第二设置电压电平时，第二电压检测电路120可以将第二电压检测信号D_s2使能在高电平。另一方面，当第一电压检测信号D_s1被禁止时，第二电压检测电路120可以将第二电压检测信号D_s2禁止在低电平。当电流控制信号I_c被使能在高电平时，第二电压检测电路120可以将第二电压检测信号D_s2禁止在低电平。此外，当电流控制信号I_c被使能在高电平时，第二电压检测电路120可以降低其电力或电流消耗。

储存和输出电路130可以响应于第二电压检测信号D_s2而产生电力控制信号IO_pc。例如，当第二电压检测信号D_s2被使能时，储存和输出电路130可以将电流控制信号I_c使能，锁存被使能的第二电压检测信号D_s2，并输出被锁存的信号以作为电力控制信号IO_pc。另一方面，当第二电压检测信号D_s2被禁止时，储存和输出电路130可以将电流控制信号I_c禁止并且将电力控制信号IO_pc禁止在低电平。

此时，第一电压VCCQ可以被提供给图1的多个数据输入/输出电路200，并且可以将第二电压VDD提供给图1的核心电路300。电力控制信号IO_pc可以被输入给多个数据输入/输出电路200。当电力控制信号IO_pc被使能时，多个数据输入/输出电路200可以被激活，以及当电力控制信号IO_pc被禁止时，多个数据输入/输出电路200可以被去激活。

图3是示出图2的第一电压检测电路110的配置图。

如图3中所示，第一电压检测电路110可以包括第一晶体管P1、第一电容器C1和第二电容器C2。第一电压检测电路110还可以被配置为执行第一反相操作和第二反相操作。例如，第一电压检测电路110可以包括第一反相器IV1、第二反相器IV2。

第一晶体管P1可以具有被配置为接收第一电压VCCQ的源极、以及被共同耦接到第一节点N_A的漏极和栅极。

第一电容器C1可以具有耦接到第一节点N_A的一个端子和耦接到接地端子VSS的另一个端子。

第一反相器IV1可以具有耦接到第一节点N_A的输入端子。

第二反相器IV2可以具有耦接到第一反相器IV1的输出端子的输入端子和被配置为输出第一电压检测信号D_s1的输出端子。

第二电容器C2可以具有耦接到第二反相器IV2的输出端子的一个端子、以及耦接到接地端子VSS的另一个端子。

图4是示出图2的第二电压检测电路120的配置图。

如图4中所示，第二电压检测电路120可以包括第一电流源电路121、第一电流阱(sink)电路122、第二电流源电路123、第三电流源电路124和第三电容器C3。第二电压检测电路120还可以被配置为执行第三反相操作。例如，第二电压检测电路120可以包括第三反相器IV3。

第一电流源电路121可以响应于电流控制信号I_c来向第二节点N_B提供电流。例如，当电流控制信号I_c被禁止在低电平时，第一电流源电路121可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。另一方面，当电流控制信号I_c被使能在高电平时，第一电流源电路121可以停止向第二节点N_B提供电流。

第一电流源电路121可以包括第三电容器C3、第二晶体管P2和电阻器R。

第三电容器C3可以具有耦接到第二晶体管P2的栅极的一个端子、以及耦接到接地端子VSS的另一个端子。

第二晶体管P2可以具有被配置为接收电流控制信号I_c的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到电阻器R的一个端子的漏极。

电阻器R可以具有耦接到第二晶体管P2的漏极的一个端子和耦接到第二节点N_B的另一个端子。

当第一电压检测信号D_s1被使能并且第二电压VDD的电压电平变得等于或高于第二设置电压电平时，第一电流阱电路122可以通过将第二节点N_B的电流传递到接地端子VSS来降低第二节点N_B的电压电平。

第一电流阱电路122可以包括第三和第四晶体管N1和N2。

第三晶体管N1可以具有被配置为接收第一电压检测信号D_s1的栅极和被耦接到第二节点N_B的漏极。

第四晶体管N2可以具有被配置为接收第二电压VDD的栅极、被耦接到第三晶体管N1的源极的漏极、以及被耦接到接地端子VSS的源极。

当第一电压检测信号D_s1被禁止时，第二电流源电路123可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

第二电流源电路123可以包括第五晶体管P3。

第五晶体管P3可以具有被配置为接收第一电压检测信号D_s1的栅极，被配置为接收第一电压VCCQ的源极，以及被耦接到第二节点N_B的漏极。

当电流控制信号I_c被使能时，第三电流源电路124可以通过将第二节点N_B的电流传递到接地端子VSS来降低第二节点N_B的电压电平。

第三电流源电路124可以包括第六晶体管N3。

第六晶体管N3可以具有被配置为接收电流控制信号I_c的栅极，被耦接到第二节点N_B的漏极，以及被配置为接收第一电压VCCQ的源极。

第四电容器C4可以具有被配置为接收第一电压VCCQ的一个端子和被耦接到第二节点N_B的另一个端子。

第三反相器IV3可以对第二节点N_B的电压电平进行反相并输出被反相的电压电平以作为第二电压检测信号D_s2。第三反相器IV3可以具有耦接到第二节点N_B的输入端子和被配置为输出第二电压检测信号D_s2的输出端子。因此，第二节点N_B可以用作第三反相器IV3的输入节点。

图5是示出图2的储存和输出电路130的配置图。

如图5中所示，储存和输出电路130可以包括控制信号生成电路131、开关132、锁存电路133、第五电容器C5和电力控制信号输出电路134。

当第二电压检测信号D_s2被使能时，控制信号生成电路131可以将开关控制信号SW_c和电流控制信号I_c使能。例如，当第二电压检测信号D_s2被使能时，控制信号生成电路131可以将开关控制信号SW_c使能预设时间。此外，控制信号生成电路131可以在第二电压检测信号D_s2被使能时将电流控制信号I_c使能，并且在第二电压检测信号D_s2被禁止时将电流控制信号I_c禁止。当通过第二电压检测信号D_s2来使能时，可以在保持使能状态达预设时间之后将所述开关控制信号SW_c禁止。

本文关于参数(例如预设时间)使用的词语“预设”意味着在参数被使用在过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，参数的值在过程或算法期间、但在参数被用于过程或算法中之前被确定。

控制信号生成电路131可以包括施密特触发电路131-1、第一延迟电路131-2和第二延迟电路131-2。控制信号生成电路131还可以被配置为执行与运算。例如，控制信号生成电路131可以包括与门AND。

当第二电压检测信号D_s2的电压电平变得高于预设电压电平或者第二电压检测信号D_s2被使能在高电平时，施密特触发电路131-1可以产生高电平输出信号。另一方面，当第二电压检测信号D_s2的电压电平变得低于预设电压电平或者第二电压检测信号D_s2被禁止在低电平时，施密特触发电路131-1可以产生低电平输出信号。

第一延迟电路131-2可以将施密特触发电路131-1的输出信号延迟并反相，并输出被延迟和反相的信号。

第二延迟电路131-3可以将第一延迟电路131-2的输出信号延迟并反相，并输出被延迟和反相的信号以作为电流控制信号I_c。

与门AND可以接收施密特触发电路131-1和第一延迟电路131-2的输出信号，并产生开关控制信号SW_c。例如，与门AND可以产生开关控制信号SW_c，该开关控制信号SW_c仅在施密特触发电路131-1和第一延迟电路131-2的输出信号二者都处于高电平的时段期间被使能在高电平。此时，开关控制信号SW_c的使能时段可以等于第一延迟电路131-2的延迟时间。

当开关控制信号SW_c被使能时，开关132可以输出第二电压检测信号D_s2以作为锁存反相信号L_sb。另一方面，当开关控制信号SW_c被禁止时，开关132可以停止将第二电压检测信号D_s2输出为锁存反相信号L_sb的操作。

锁存电路133可以将锁存反相信号L_sb锁存并反相，并输出被锁存和反相的信号以作为锁存信号L_s。

锁存电路133可以被配置为执行第四和第五反相操作。例如，锁存电路133可以包括第四和第五反相器IV4和IV5。

第四反相器IV4可以接收锁存反相信号L_sb、对所接收的信号进行反相、并输出被反相的信号以作为锁存信号L_s。

第五反相器IV5可以接收第四反相器IV4的输出信号、对所接收的信号进行反相，并输出被反相的信号以作为第四反相器IV4的输入信号。

此时，第五电容器C5可以耦接到开关132和锁存电路133所耦接到的节点。第五电容器C5可以具有耦接到开关132和锁存电路133所耦接到的节点的一个端子、以及耦接到接地端子VSS的另一个端子。当开关控制信号SW_c被使能时，开关132可以将第二电压检测信号D_s2传送到锁存电路133，并且当开关控制信号SW_c被禁止时，开关132可以将第二电压检测信号D_s2与锁存电路133电分离。

电力控制信号输出电路134可以被配置为执行第六反相操作。例如，电力控制信号输出电路134可以包括第七至第十一晶体管N4、N5和P4至P6、第六反相器IV6和第六电容器C6。

第七晶体管N4可以具有被配置为接收锁存信号L_s的栅极和被耦接到接地端子VSS的源极。

第八晶体管N5可以具有被配置为接收锁存反相信号L_sb的栅极和被耦接到接地端子VSS的源极。

第九晶体管P4可以具有耦接到第八晶体管N5的漏极的栅极、被配置为接收第一电压VCCQ的源极、以及耦接到第七晶体管N4的漏极的漏极。

第十晶体管P5可以具有耦接到第七晶体管N4的漏极的栅极、被配置为接收第一电压VCCQ的源极、以及耦接到第八晶体管N5的漏极的漏极。

第十一晶体管P6可以具有被配置为接收第二电压检测信号D_s2的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到第八和第十晶体管N5和P5所共同耦接到的节点的漏极。

第六反相器IV6可以具有耦接到第八、第十和第十一晶体管N5、P5和P6所共同耦接到的节点的输入端子、以及被配置为输出电力控制信号IO_pc的输出端子。

第六电容器C6可以具有耦接到第六反相器IV6的输出端子的一个端子、以及耦接到接地端子VSS的另一个端子。

参照图2至图6，将如下描述具有根据本实施例的上述配置的半导体装置。

参照图3，将描述第一电压检测电路110的操作。

当第一电压VCCQ的电压电平变得高于第一设置电压电平时，第一晶体管P1可以被导通以升高第一节点N_A的电压电平。通过第一和第二反相器IV1和IV2的第一节点N_A的电压电平可以被输出为第一电压检测信号D_s1。

因此，当第一电压VCCQ的电压电平变得高于第一设置电压电平时，第一电压检测电路110可以将第一电压检测信号D_s1使能在高电平。

参照图4，将描述第二电压检测电路120的操作。

当电流控制信号I_c被禁止在低电平时，第一电流源电路121可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

当第一电压检测信号D_s1被使能在高电平并且第二电压VDD的电压电平变得高于第二设置电压电平时，第一电流阱电路122可以通过将第二节点N_B的电流传递到接地端子VSS来降低第二节点N_B的电压电平。

当第一电压检测信号D_s1被禁止在低电平时，第二电流源电路123可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

当电流控制信号I_c被使能在高电平时，第三电流源电路124可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

第三反相器IV3可以将第二节点N_B的电压电平反相并输出被反相的电压电平以作为第二电压检测信号D_s2。

因此，当第一电压检测信号D_s1被使能在高电平并且第二电压VDD的电压电平变得高于第二设置电压电平时，第二电压检测电路120可以将第二电压检测信号D_s2使能在高水平。另一方面，当第一电压检测信号D_s1被禁止在低电平或者电流控制信号I_c被使能在高电平时，第二电压检测电路120可以将第二电压检测信号D_s2禁止在低电平。

参照图5，将描述储存和输出电路130的操作。

第二电压检测信号D_s2可以被延迟第一和第二延迟电路131-2和131-3的延迟时间，并且被输出为电流控制信号I_c。

当第二电压检测信号D_s2被使能时，可以产生具有与第一延迟电路131-2的延迟时间对应的使能时段的开关控制信号SW_c。

在开关控制信号SW_c的使能时段期间，第二电压检测信号D_s2可以被输入到锁存电路133。

锁存电路133可以锁存第二电压检测信号D_s2，并输出作为锁存信号L_s的被锁存的信号和锁存反相信号L_sb。此时，锁存信号L_s和锁存反相信号L_sb可以具有彼此相反的电平。

当锁存信号L_s被使能在高电平时，电力控制信号输出电路134可以输出被禁止在低电平的电力控制信号IO_pc。另一方面，当锁存信号L_s被禁止在低电平时，电力控制信号输出电路134可以输出被使能在高电平的电力控制信号IO_pc。此外，当第二电压检测信号D_s2被禁止在低电平时，电力控制信号输出电路134可以输出被禁止在低电平的电力控制信号IO_pc。

因此，当第二电压检测信号D_s2被使能在高电平时，储存和输出电路130可以输出被使能在高电平的电流控制信号I_c和电力控制信号IO_pc。当第二电压检测信号D_s2被禁止在低电平时，储存和输出电路130可以输出被禁止在低电平的电流控制信号I_c和电力控制信号IO_pc。

当如图6的时序图所示、第一电压VCCQ变得高于第一设置电压电平并且第二电压VDD变得高于第二设置电压电平时，包括如上所述那样操作的第一电压检测电路110、第二电压检测电路120以及储存和输出电路130的控制电路100可以将电力控制信号IO_pc使能在高电平。另一方面，当第一电压VCCQ的电压电平变得低于第一设置电压电平时，控制电路100可以将电力控制信号IO_pc禁止在低电平。

图1的数据输入/输出电路200可以仅在电力控制信号IO_pc的使能时段被激活，并且输入/输出数据。

图7是示出图1中所示的多个控制电路100当中的一个控制电路100的配置图，其示出了与图2的控制电路不同的实施例。

如图7中所示，控制电路100可以包括第一电压检测电路110、第二电压检测电路120以及储存和输出电路130。

第一电压检测电路110可以响应于第一电压VCCQ的电压电平而产生第一电压检测信号D_s1。例如，当第一电压VCCQ的电压电平变得等于或高于第一设置电压电平时，第一电压检测电路110可以将第一电压检测信号D_s1使能在高电平。另一方面，当第一电压VCCQ的电压电平低于第一设置电压电平时，第一电压检测电路110可以将第一电压检测信号D_s1禁止在低电平。

第二电压检测电路120可以响应于第一电压检测信号D_s1、电流控制信号I_c以及第一和第二电压VCCQ和VDD来产生第二电压检测信号D_s2。例如，当第一电压检测信号D_s1被使能并且第二电压VDD的电压电平变得等于或高于第二设置电压电平时，第二电压检测电路120可以将第二电压检测信号D_s2使能在高电平。另一方面，当第一电压检测信号D_s1被禁止时，第二电压检测电路120可以将第二电压检测信号D_s2禁止在低电平。当第二电压VDD等于或低于预设电压电平时，第二电压检测电路120可以将第二电压检测信号D_s2禁止在低电平。此外，当电流控制信号I_c被使能在高电平时，第二电压检测电路120可以降低其电力或电流消耗。

储存和输出电路130可以响应于第二电压检测信号D_s2和第二电压VDD的电压电平而产生电力控制信号IO_pc。例如，当第二电压检测信号D_s2被使能并且第二电压VDD的电压电平高于预设电压电平时，储存和输出电路130可以将电流控制信号I_c使能，锁存被使能的第二电压检测信号D_s2，并输出被锁存的信号以作为电力控制信号IO_pc。另一方面，当第二电压检测信号D_s2被禁止或第二电压VDD的电压电平变得低于预设电压电平时，储存和输出电路130可以将电流控制信号I_c禁止以及将电力控制信号IO_pc禁止在低电平。

此时，第一电压VCCQ可以被提供给图1的多个数据输入/输出电路200，以及第二电压VDD可以被提供给图1的核心电路300。电力控制信号IO_pc可以被输入到多个数据输入/输出电路200。当电力控制信号IO_pc被使能时，该多个数据输入/输出电路200可以被激活，并且当电力控制信号IO_pc被去激活时，该多个数据输入/输出电路200被去激活。

由于图7的第一电压检测电路110可以以与图2的第一电压检测电路110相同的方式来配置，所以可以用对图2的第一电压检测电路110的配置的描述来替换对图7的第一电压检测电路110的配置的描述。

图8是示出图7的第二电压检测电路120的配置图。

如图8中所示，第二电压检测电路120可以包括第一电流源电路121、第一电流阱电路122、第二电流源电路123、第三电流源电路124、第三电容器C3和第三反相器IV3。

第一电流源电路121可以响应于电流控制信号I_c向第二节点N_B提供电流。例如，当电流控制信号I_c被禁止在低电平时，第一电流源电路121可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。另一方面，当电流控制信号I_c被使能在高电平时，第一电流源电路121可以停止向第二节点N_B提供电流。

第一电流源电路121可以包括第三电容器C3、第二晶体管P2和电阻器R。

第三电容器C3可以具有耦接到第二晶体管P2的栅极的一个端子、以及耦接到接地端子VSS的另一个端子。

第二晶体管P2可以具有被配置为接收电流控制信号I_c的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到电阻器R的一个端子的漏极。

电阻器R可以具有被耦接到第二晶体管P2的漏极的一个端子和被耦接到第二节点N_B的另一个端子。

当第一电压检测信号D_s1被使能并且第二电压VDD的电压电平变得等于或高于第二设置电压电平时，第一电流阱电路122可以通过将第二节点N_B的电流传递到接地端子VSS而将第二节点N_B的电压电平降低。

第一电流阱电路122可以包括第三和第四晶体管N1和N2。

第三晶体管N1可以具有被配置为接收第一电压检测信号D_s1的栅极和被耦接到第二节点N_B的漏极。

第四晶体管N2可以具有被配置为接收第二电压VDD的栅极、被耦接到第三晶体管N1的源极的漏极、以及被耦接到接地端子VSS的源极。

当第一电压检测信号D_s1被禁止时，第二电流源电路123可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

第二电流源电路123可以包括第五晶体管P3。

第五晶体管P3可以具有被配置为接收第一电压检测信号D_s1的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到第二节点N_B的漏极。

当第一电压VCCQ的电压电平变得高于第一设置电压电平并且第二电压VDD的电压电平低于第二设置电压电平时，第三电流源电路124可以通过向第二节点N_B施加电流来升高第二节点N_B的电压电平。当第二电压VDD的电压电平高于第二设置电压电平时，第三电流源电路124可以中断施加到第二节点N_B的电流。

第三电流源电路124可以被配置为执行第四反相操作。例如，第三电流源电路124可以包括第六晶体管N3、第七晶体管P4和第四反相器IV4。

第六晶体管N3可以具有被配置为接收第四反相器IV4的输出信号的栅极、被耦接到第二节点N_B的漏极、以及被配置为接收第一电压VCCQ的源极。

第七晶体管P4可以具有被配置为接收第一电压VCCQ的源极、以及被共同耦接的栅极和漏极。

第四反相器IV4可以具有被配置为接收第二电压VDD的输入端子和被耦接到第七晶体管P4的漏极的电压端子。

第四电容器C4可以具有被配置为接收第一电压VCCQ的一个端子和被耦接到第二节点N_B的另一个端子。

第三反相器IV3可以将第二节点N_B的电压电平反相并输出被反相的电压电平以作为第二电压检测信号D_s2。第三反相器IV3可以具有耦接到第二节点N_B的输入端子和被配置为输出第二电压检测信号D_s2的输出端子。

图9是示出图7的储存和输出电路130的配置图。

如图9中所示，储存和输出电路130可以包括控制信号生成电路131、开关132、锁存电路133、第五电容器C5和电力控制信号输出电路134。

当第二电压检测信号D_s2被使能时，控制信号生成电路131可以将开关控制信号SW_c和电流控制信号I_c使能。例如，当第二电压检测信号D_s2被使能时，控制信号生成电路131可以将开关控制信号SW_c使能预设时间。此外，控制信号生成电路131可以在第二电压检测信号D_s2被使能时将电流控制信号I_c使能，并且在第二电压检测信号D_s2被禁止时将电流控制信号I_c禁止。当通过第二电压检测信号D_s2使被能时，开关控制信号SW_c可以在保持使能状态达预设时间之后被禁止。

控制信号生成电路131可以包括施密特触发电路131-1、第一延迟电路131-2和第二延迟电路131-2。控制信号生成电路131还可以被配置为执行与运算。例如，控制信号生成电路131可以包括与门AND。

当第二电压检测信号D_s2的电压电平变得高于预设电压电平或者第二电压检测信号D_s2被使能在高电平时，施密特触发电路131-1可以产生高电平输出信号。另一方面，当第二电压检测信号D_s2的电压电平变得低于预设电压电平或者第二电压检测信号D_s2被禁止在低电平时，施密特触发电路131-1可以产生低电平输出信号。

第一延迟电路131-2可以将施密特触发电路131-1的输出信号延迟并反相，并输出被延迟和反相的信号。

第二延迟电路131-3可以将第一延迟电路131-2的输出信号延迟并反相，并输出被延迟和反相的信号以作为电流控制信号I_c。

与门AND可以接收施密特触发电路131-1和第一延迟电路131-2的输出信号，并产生开关控制信号SW_c。例如，与门AND可以产生开关控制信号SW_c，该开关控制信号SW_c仅在施密特触发电路131-1和第一延迟电路131-2的输出信号二者都处于高电平的时段期间被使能在高电平。此时，开关控制信号SW_c的使能时段可以等于第一延迟电路131-2的延迟时间。

当开关控制信号SW_c被使能时，开关132可以输出第二电压检测信号D_s2以作为锁存反相信号L_sb。另一方面，当开关控制信号SW_c被禁止时，开关132可以停止将第二电压检测信号D_s2输出为锁存反相信号L_sb的操作。

锁存电路133可以将锁存反相信号L_sb锁存并反相，并输出被锁存和反相的信号以作为锁存信号L_s。

锁存电路133可以被配置为执行第四和第五反相操作。例如，锁存电路133可以包括第四和第五反相器IV4和IV5。

第四反相器IV4可以接收锁存反相信号L_sb，对被接收的信号进行反相，并输出被反相的信号以作为锁存信号L_s。

第五反相器IV5可以接收第四反相器IV4的输出信号，对被接收的信号进行反相，以及将被反相的信号作为第四反相器IV4的输入信号而输入。

此时，第五电容器C5可以耦接到开关132和锁存电路133所耦接到的节点。第五电容器C5可以具有被耦接到开关132和锁存电路133所耦接到的节点的一个端子、以及被耦接到接地端子VSS的另一个端子。当开关控制信号SW_c被使能时，开关132可以将第二电压检测信号D_s2传送到锁存电路133，并且当开关控制信号SW_c被禁止时，开关132可以将第二电压检测信号D_s2与锁存电路133电分离。

电力控制信号输出电路134可以被配置为执行第六反相操作。例如，电力控制信号输出电路134可以包括第八至第十四晶体管N4至N7和P4至P6、第六反相器IV6和第六电容器C6。

第八晶体管N4可以具有被配置为接收第二电压VDD的栅极。

第九晶体管N5可以具有被配置为接收第二电压VDD的栅极。

第十晶体管N6可以具有被配置为接收锁存信号L_s的栅极，被耦接到接地端子VSS的源极、以及被耦接到第八晶体管N4的源极的漏极。

第十一晶体管N7可以具有被配置为接收锁存反相信号L_sb的栅极、被耦接到接地端子VSS的源极、以及被耦接到第九晶体管N5的源极的漏极。

第十二晶体管P5可以具有被耦接到第九晶体管N5的漏极的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到第八晶体管N4的漏极的漏极。

第十三晶体管P6可以具有被耦接到第八晶体管N4的漏极的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到第九晶体管N5的漏极的漏极。

第十四晶体管P7可以具有被配置为接收第二电压检测信号D_s2的栅极、被配置为接收第一电压VCCQ的源极、以及被耦接到第九和第十三晶体管N5和P6所共同耦接到的节点的漏极。

第六反相器IV6可以具有被耦接到第九、第十三和第十四晶体管N5、P6和P7所共同耦接到的节点的输入端子、以及被配置为输出电力控制信号IO_pc的输出端子。

第六电容器C6可以具有被耦接到第六反相器IV6的输出端子的一个端子、以及被耦接到接地端子VSS的另一个端子。

参照图7至图10，将如下描述具有根据本实施例的上述配置的半导体装置。

参照图3，将描述第一电压检测电路110的操作。

当第一电压VCCQ的电压电平变得高于第一设置电压电平时，第一晶体管P1可以被导通以升高第一节点N_A的电压电平。通过第一和第二反相器IV1和IV2的第一节点N_A的电压电平可以被输出为第一电压检测信号D_s1。

因此，当第一电压VCCQ的电压电平变得高于第一设置电压电平时，第一电压检测电路110可以将第一电压检测信号D_s1使能在高电平。

参照图8，将描述第二电压检测电路120的操作。

当电流控制信号I_c被禁止在低电平时，第一电流源电路121可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

当第一电压检测信号D_s1被使能在高电平并且第二电压VDD的电压电平变得高于第二设置电压电平时，第一电流阱电路122可以通过将第二节点N_B的电流传递到接地端子VSS来降低第二节点N_B的电压电平。

当第一电压检测信号D_s1被禁止在低电平时，第二电流源电路123可以通过向第二节点N_B提供电流来升高第二节点N_B的电压电平。

当第一电压VCCQ的电压电平变得高于第一设置电压电平并且第二电压VDD的电压电平变得低于第二设置电压电平时，第三电流源电路124可以通过向第二节点N_B施加电流来升高第二节点N_B的电压电平。当第二电压VDD的电压电平变得高于第二设置电压电平时，第三电流源电路124可以中断施加给第二节点N_B的电流。

第三反相器IV3可以将第二节点N_B的电压电平反相并输出被反相的电压电平以作为第二电压检测信号D_s2。

因此，当第一电压检测信号D_s1被使能在高电平并且第二电压VDD的电压电平变得高于第二设置电压电平时，第二电压检测电路120可以将第二电压检测信号D_s2使能在高电平。另一方面，当第一电压检测信号D_s1被禁止在低电平或者电流控制信号I_c被禁止在低电平时，第二电压检测电路120可以将第二电压检测信号D_s2禁止在低电平。

参照图9，将描述储存和输出电路130的操作。

第二电压检测信号D_s2可以被延迟第一和第二延迟电路131-2和131-3的延迟时间，并且被输出为电流控制信号I_c。

当第二电压检测信号D_s2被使能时，可以产生具有与第一延迟电路131-2的延迟时间对应的使能时段的开关控制信号SW_c。

在开关控制信号SW_c的使能时段期间，第二电压检测信号D_s2可以被输入到锁存电路133。

锁存电路133可以锁存第二电压检测信号D_s2，并输出作为锁存信号L_s的被锁存的信号和锁存反相信号L_sb。此时，锁存信号L_s和锁存反相信号L_sb可以具有彼此相反的电平。

当锁存信号L_s被使能在高电平或第二电压VDD变得低于预设电压电平时，电力控制信号输出电路134可以输出被禁止在低电平的电力控制信号IO_pc。另一方面，当锁存信号L_s被禁止在低电平或第二电压VDD变得高于预设电压电平时，电力控制信号输出电路134可以输出被使能在高电平的电力控制信号IO_pc。此外，当第二电压检测信号D_s2被禁止在低电平时，电力控制信号输出电路134可以输出被禁止在低电平的电力控制信号IO_pc。

因此，当第二电压VDD高于预设电压电平并且第二电压检测信号D_s2被使能在高电平时，储存和输出电路130可以输出被使能在高电平的电流控制信号I_c和电力控制信号IO_pc。当第二电压检测信号D_s2被禁止在低电平或第二电压VDD低于预设电压电平时，储存和输出电路130可以输出被禁止在低电平的电流控制信号I_c和电力控制信号IO_pc。

当如图10的时序图所示、第一电源时电压VCCQ变得高于第一设置电压电平并且第二电压VDD变得高于第二设置电压电平时，包括如上所述那样操作的第一电压检测电路110、第二电压检测电路120以及储存和输出电路130的控制电路100可以将电力控制信号IO_pc使能在高电平。另一方面，当第一电压VCCQ的电压电平变得低于第一设置电压电平或第二电压VDD变得低于第二设置电压电平时，控制电路100可以将电力控制信号IO_pc禁止在低电平。

图1的数据输入/输出电路200可以仅在电力控制信号IO_pc的使能时段中被激活，并且输入/输出数据。

仅当第一和第二电压两者都变得高于设置电压电平时，图2和图3中所示的控制电路才可以将数据输入/输出电路激活。当第一电压变得低于预设电压电平时，图2的控制电路可以将数据输入/输出电路去激活，以及当第一和第二电压中的任何一个变得低于预设电压电平时，图3的控制电路可以将数据输入/输出电路去激活。

根据本实施例的半导体装置可以降低功耗。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制在此描述的数据存储装置的操作方法。