阅读说明：本技术 垂直半导体装置 (Vertical semiconductor device ) 是由 李炅奂 姜昌锡 金容锡 林濬熙 金森宏治 于 2019-04-08 设计创作，主要内容包括：公开了一种垂直半导体装置,该垂直半导体装置包括其中绝缘图案和导电图案交替且重复地堆叠在基底上的导电图案结构。导电图案结构包括具有阶梯形状的边缘部分。导电图案中的每个导电图案包括与边缘部分中的阶梯的上表面对应的垫区域。垫导电图案被设置为接触垫区域的上表面的一部分。掩模图案设置在垫导电图案的上表面上。接触塞穿透掩模图案以接触垫导电图案。(A kind of vertical semiconductor device is disclosed, which includes that wherein insulating pattern and conductive pattern replace and be repeatedly stacked on the conductive pattern structure in substrate.Conductive pattern structure includes having the marginal portion of stairstepping.Each conductive pattern in conductive pattern includes pad area corresponding with the upper surface of the ladder in marginal portion.Pad conductive pattern is arranged to contact a part of the upper surface of pad area.Mask pattern is arranged on the upper surface of pad conductive pattern.Contact plug penetrates mask pattern with engagement pad conductive pattern.)

垂直半导体装置

本申请要求于2018年5月23日在韩国知识产权局提交的第10-2018-0058097号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开的示例实施例涉及垂直半导体装置，更具体地，涉及具有结构稳定性的垂直半导体装置。

背景技术

已经开发了在基底上垂直堆叠存储器单元的垂直半导体装置。垂直半导体装置可以包括分别电连接到存储器单元的接触塞。

发明内容

根据示例实施例，公开涉及一种垂直半导体装置，该垂直半导体装置包括：基底；导电图案结构，在导电图案结构中，绝缘图案和导电图案交替且重复地堆叠在基底上，其中，导电图案结构包括具有阶梯形状的边缘部分，导电图案中的每个导电图案包括具有与边缘部分中的阶梯的上表面对应的上表面的垫区域；垫导电图案，接触垫区域的上表面的一部分；掩模图案，位于垫导电图案的上表面上；以及接触塞，穿透掩模图案以接触垫导电图案。

根据示例实施例，公开涉及一种垂直半导体装置，该垂直半导体装置包括：基底；导电图案结构，在导电图案结构中，绝缘图案和导电图案交替且重复地堆叠在基底上，其中，导电图案在与基底的上表面平行的第一方向上延伸，导电图案的边缘部分在第一方向上并且在与第一方向垂直且与基底的上表面平行的第二方向上具有阶梯形状，导电图案分别包括与阶梯的上表面对应的垫区域；垫导电图案，分别位于导电图案的垫区域上；掩模图案，分别位于垫导电图案上；以及接触塞，分别接触垫导电图案，并分别电连接到导电图案。

根据示例实施例，公开涉及一种垂直半导体装置，该垂直半导体装置包括：基底；导电图案结构，在导电图案结构中，绝缘图案和导电图案交替且重复地堆叠在基底上，其中，导电图案结构包括具有阶梯形状的边缘部分，导电图案中的每个导电图案包括与边缘部分中的阶梯的上表面对应的垫区域；间隔件，位于阶梯的壁上；垫导电图案，位于垫区域上并且远离间隔件；掩模图案，位于垫导电图案的上表面上；以及接触塞，穿透掩模图案以接触垫导电图案。

附图说明

图1是示出根据示例实施例的垂直半导体装置的剖视图。

图2A、图2B和图2C是示出根据示例实施例的垂直半导体装置的一部分的剖视图。

图3和图4是示出根据示例实施例的垂直半导体装置的平面图和透视图。

图5至图18是示出根据示例实施例的制造垂直半导体装置的方法的剖视图、平面图和透视图。

图19至图21是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。

图22是示出根据示例实施例的垂直半导体装置的剖视图。

图23至图25是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。

图26是示出根据示例实施例的垂直半导体装置的剖视图。

图27是示出根据示例实施例的垂直半导体装置的剖视图。

具体实施方式

现在将参照示出一些示例实施例的附图来更充分地描述各种示例实施例。然而，发明构思可以以许多可选择的形式来实施，而不应被解释为仅限于在这里阐述的示例实施例。

图1是示出根据示例实施例的垂直半导体装置的剖视图。图2A、图2B和图2C是示出根据示例实施例的垂直半导体装置的一部分的剖视图。图3和图4是示出根据示例实施例的垂直半导体装置的平面图和透视图。在图4中，省略了接触塞。

参照图1至图4，在根据示例实施例的垂直半导体装置中，导电图案结构106a可以设置在基底100上。导电图案结构106a可以包括在与基底100的上表面垂直的第三方向上交替且重复地堆叠在基底100上的绝缘图案102a和导电图案104a。导电图案104a的边缘部分可以具有阶梯形状。例如，随着在绝缘图案102a和导电图案104a与基底100之间沿第三方向的距离增大，绝缘图案102a和导电图案104a可以具有越来越短的长度。每个导电图案104a可以包括与每个阶梯的上表面对应的垫区域。垫导电图案112a和112b可以设置为接触各垫区域的上表面的一部分。掩模图案116a可以设置为覆盖垫导电图案112a和112b的上表面。接触塞134可以设置为穿透掩模图案116a以接触垫导电图案112a和112b。接触塞134可以电连接到每个导电图案104a。垂直半导体装置还可以包括沟道结构128和一个或更多个间隔件110，所述沟道结构128穿透导电图案结构106a，所述一个或更多个间隔件110覆盖导电图案结构106a的阶梯部分(或边缘部分)的侧壁。如这里使用的，描述为“电连接”的物件被构造为使得电信号可从一个物件传输到另一物件。如这里使用的，除非上下文另外指出，否则术语“接触”指直接连接(即，碰触)。

基底100可以是半导体基底，例如，硅基底、锗基底或硅锗基底。

导电图案结构106a可以在与基底100的上表面平行的第一方向上纵向延伸。多个导电图案结构106a可以在与第一方向垂直且与基底100的上表面平行的第二方向上彼此分隔开地布置。开口136可以设置在导电图案结构106a之间。因为单元块通过开口136划分，所以开口136可以以单元块为单位进行设置。被描述为在特定方向上“纵向”延伸的物件、层或者物件或层的一部分具有在所述特定方向上的长度和与该方向垂直的宽度，其中，长度大于宽度。

每个导电图案104a可以包括与其它导电图案104a不叠置的部分。导电图案104a的不叠置的部分可以设置为垫区域。垫区域可以位于不同水平处。

在一些实施例中，导电图案结构106a可以在第一方向上并且在第二方向上具有阶梯形状。在导电图案结构106a中，在第一方向上的一个阶梯中可以包括多个导电图案104a。例如，导电图案结构106a的每个阶梯可以包括多于一个的导电图案104a。导电图案104a在第一方向上的一个阶梯中的堆叠数量可以等于在第二方向上的阶梯的数量。如图中所示，两个导电图案104a可以包括在第一方向上的一个阶梯中，在这种情况下，可以在第二方向上形成两个阶梯。在这样的实施例中，在第二方向上的最下面的阶梯可以仅包括单个导电图案104a。

在一些实施例中，导电图案104a可以包括多晶硅。在一些实施例中，导电图案104a可以包括能够通过干法蚀刻容易地去除的金属或金属化合物。例如，导电图案104a可以包括钛、氮化钛、钽或氮化钽。

在一些实施例中，导电图案104a可以包括地选择线(GSL)、串选择线(SSL)以及位于GSL与SSL之间的字线。

间隔件110可以包括第一间隔件110a和第二间隔件110b。

参照图3和图4，第一间隔件110a可以设置在上阶梯的壁上，接触与在第二方向上的最上面的阶梯的上表面对应的垫区域。这里，上阶梯可以指与其上形成有间隔件的一阶梯相邻且位于比该阶梯更高水平处的阶梯。例如，第一间隔件110a可以设置于在第一方向上的上阶梯的壁上。第一间隔件110a可以在第二方向上纵向延伸。

第二间隔件110b可以设置在上阶梯的壁上，接触与位于在第二方向上的最上面的阶梯下方的阶梯的上表面对应的垫区域。第二间隔件110b可以分别设置在阶梯的在第一方向上的壁上和阶梯的在第二方向上的壁上。参照图3，第二间隔件110b可以包括在第二方向上纵向延伸的第一部分和从第一部分的端部在第一方向上纵向延伸的第二部分。在平面图中，第二间隔件110b可以在第一部分和第二部分交会的部分处具有弯曲形状。例如，第一部分和第二部分的相交处可以形成直角。

垫导电图案112a和112b可以设置为与相应导电图案104a的端部或边缘部分的上表面接触。垫导电图案112a和112b可以与上阶梯的壁分隔开，接触对应的垫区域。例如，垫导电图案112a和112b可以与相邻的上阶梯和下阶梯的侧壁分隔开且电隔离，使得垫导电图案112a和112b的下表面可以仅接触相应导电图案104a的边缘部分，并且垫导电图案112a和112b的侧壁可以不接触相邻导电图案104a的侧壁。当在平面图中观看时，垫导电图案112a和112b可以在第一方向和第二方向上不延伸越过相应导电图案104a的边缘。

在一些实施例中，垫导电图案112a和112b可以包括多晶硅。在一些实施例中，垫导电图案112a和112b可以包括能够通过干法蚀刻容易地去除的金属或金属化合物。例如，垫导电图案112a和112b可以包括钛、氮化钛、钽或氮化钽。

在一些实施例中，垫导电图案112a和112b可以包括与导电图案104a相同的材料。在一些实施例中，垫导电图案112a和112b可以包括与导电图案104a不同的材料。

作为示例，导电图案104a以及垫导电图案112a和112b可以包括多晶硅。作为另一示例，导电图案104a可以包括多晶硅，垫导电图案112a和112b可以包括钛、氮化钛、钽、氮化钽或钨。

在一些实施例中，垫导电图案112a和112b可以设置为与间隔件110分隔开。例如，垫导电图案112a和112b可以在第一方向和第二方向上与间隔件110分隔开。

垫导电图案112a和112b可以包括远离第一间隔件110a设置的第一垫导电图案112a和远离第二间隔件110b设置的第二垫导电图案112b。相应导电图案104a可以暴露在第一垫导电图案112a与第一间隔件110a之间以及第二垫导电图案112b与第二间隔件110b之间。当在平面图中观看时，导电图案104a的在第一垫导电图案112a与第一间隔件110a之间暴露的上表面的形状和导电图案104a的在第二垫导电图案112b与第二间隔件110b之间暴露的上表面的形状可以彼此不同。导电图案104a的在第一垫导电图案112a与第一间隔件110a之间暴露的上表面可以具有在第二方向上纵向延伸的形状。导电图案104a的在第二垫导电图案112b与第二间隔件110b之间暴露的上表面可以具有弯曲形状，并且包括在第一方向上纵向延伸的部分和在第二方向上纵向延伸的部分。例如，导电图案104a的在第二垫导电图案112b与第二间隔件110b之间暴露的上表面可以具有彼此形成直角的第一部分和第二部分。

在一些实施例中，第一垫导电图案112a的上表面的面积可以等于第二垫导电图案112b的上表面的面积。在这种情况下，位于第二垫导电图案112b下方的垫区域的上表面的面积可以大于位于第一垫导电图案112a下方的垫区域的上表面的面积。在一些实施例中，第一垫导电图案112a的上表面的面积可以与第二垫导电图案112b的上表面的面积不同。无论哪种情况，位于第一垫导电图案112a下方的垫区域的上表面的面积可以大于相应第一垫导电图案112a的面积，并且位于第二垫导电图案112b下方的垫区域的上表面的面积可以大于相应第二垫导电图案112b的面积。

在一些实施例中，第一垫导电图案112a和第二垫导电图案112b中的每个的厚度可以大于或等于每个导电图案104a的厚度的0.5倍，并且可以小于导电图案结构106a的在第一方向上的一个阶梯的高度。在一些实施例中，在第一方向上的一个阶梯的高度可以是两个绝缘图案102a与两个导电图案104a堆叠的组合高度。

掩模图案116a可以设置在垫导电图案112a和112b上，并且可以覆盖垫导电图案112a和112b的上表面。在一些实施例中，掩模图案116a可以包括相对于垫导电图案112a和112b、导电图案104a以及绝缘图案102a具有高蚀刻选择性的材料。掩模图案116a可以包括氮化物，例如，氮化硅。在这种情况下，掩模图案116a可以用作蚀刻停止图案。

在一些实施例中，掩模图案116a可以包括例如氧化硅。

上垫导电图案113a和掩模图案116a可以设置在导电图案结构106a的绝缘图案102a中的最上面的绝缘图案102a上。例如，上垫导电图案113a可以形成在最上面的绝缘图案102a的整个上表面上，掩模图案116a可以形成在上垫导电图案113a上。上垫导电图案113a可以设置为在操作中基本不使用的虚设导电图案。

掩模图案116a的形状以及第一垫导电图案112a和第二垫导电图案112b的形状可以根据蚀刻工艺而改变。

例如，如图1中所示，掩模图案116a可以不覆盖间隔件110的上部。在这种情况下，垫导电图案112a和112b以及掩模图案116a可以仅设置在导电图案104a上。

在一些实施例中，如图2A中所示，掩模图案116a可以覆盖间隔件110的上部的一部分。例如，垫导电图案112a和112b以及掩模图案116a可以形成在导电图案104a的上表面和间隔件110的上表面上。

在一些实施例中，如图2A中所示，垫导电图案112a和112b与间隔件110之间的导电图案104a可以被暴露。在其它实施例中，如图2B中所示，位于垫导电图案112a和112b与间隔件110之间的导电图案104a的厚度(在垂直方向或第三方向上的厚度)可以减小。在另外的实施例中，如图2C中所示，垫导电图案112a和112b的一部分可以保留在垫导电图案112a和112b与间隔件110之间，垫导电图案112a和112b与间隔件110之间的导电图案104a可以不被暴露。

第一上层间绝缘层120可以设置为覆盖导电图案结构106a。例如，第一上层间绝缘层120可以设置为覆盖导电图案结构106a的顶表面和侧表面、间隔件110的顶表面和侧表面、上垫导电层113的侧表面以及掩模图案116a的顶表面和侧表面。第一上层间绝缘层120的上表面可以是平坦的。第一上层间绝缘层120可以包括例如氧化硅。如这里所使用的，术语“平坦的”可以指平的且沿单个平面形成的表面。第一上层间绝缘层120的上表面可以平行于基底100的上表面。

沟道结构128可以设置为穿透第一上层间绝缘层120和导电图案结构106a以电连接到基底100。例如，沟道结构128可以设置为穿透第一上层间绝缘层120、掩模图案116a、上垫导电图案113a以及交替堆叠的绝缘图案102a和导电图案104a。沟道结构128可以设置在导电图案结构106a中的未形成阶梯的部分中。

在一些实施例中，半导体图案122可以设置在基底100与沟道结构128之间。半导体图案122可以包括例如单晶硅或多晶硅。半导体图案122的下表面可以与基底100接触。

沟道结构128可以包括介电结构124a、沟道124b和掩埋绝缘图案124c以及上导电图案126。沟道124b可以具有中空圆柱形形状或杯形形状。沟道124b可以包括多晶硅或单晶硅。掩埋绝缘图案124c可以填充沟道124b的内部。介电结构124a可以具有覆盖沟道124b的外侧壁的形状。虽然未在图1中示出，但介电结构124a可以包括从沟道124b的外侧壁朝向导电图案104a顺序堆叠的隧道绝缘层、电荷存储层和阻挡层。上导电图案126可以设置在介电结构124a、沟道124b和掩埋绝缘图案124c上。

第二上层间绝缘层130可以设置在第一上层间绝缘层120上。第二上层间绝缘层130和第一上层间绝缘层120可以被统称为层间绝缘层132。在一些实施例中，第一上层间绝缘层120和第二上层间绝缘层130可以设置为一个层间绝缘层。

接触塞134可以设置为穿透第一上层间绝缘层120和第二上层间绝缘层130以及掩模图案116a以接触垫导电图案112a和112b的上表面。在一些实施例中，接触塞134可以设置在各个水平的垫导电图案112a和112b上。例如，接触塞134可以设置为在阶梯状的导电图案结构106a的每个台阶处接触垫导电图案112a和112b的上表面。在一些实施例中，接触塞134可以包括阻挡金属图案和金属图案。

接触塞134的下表面可以设置在垫导电图案112a和112b的上表面上或中(例如，设置在垫导电图案112a和112b与其下方的导电图案104a的组合结构的上表面上或中)。因此，接触塞134的下表面所位于的区域的高度(在第三方向上的高度)可以相对于基底100的上表面增大，因此，接触塞134的高度(在第三方向上的高度)可以减小。因此，工艺裕度可以增大，使得可以减少接触塞134的接触失效。

另外，接触塞134可以穿透掩模图案116a。因为掩模图案116a被设置为蚀刻停止层，所以接触塞134的下表面可以容易地形成在垫导电图案112a和112b上。因此，可以减少接触塞134的接触失效。

布线(未示出)可以设置在第二上层间绝缘层130上以电连接到接触塞134的上表面。布线可以在第二方向上延伸。

图5至图18是示出根据示例实施例的制造垂直半导体装置的方法的剖视图、平面图和透视图。图5、图7、图8、图11至图14、图16和图18是剖视图。图10、图15和图17是平面图。图6和图9是透视图。

参照图5和图6，可以使其中绝缘层102和导电层104交替堆叠在基底100上的初始导电图案结构106形成为在其边缘部分处具有阶梯形状。例如，绝缘层102和导电层104可以具有随着在绝缘层102和导电层104与基底100之间沿第三方向的距离增大而逐渐变短的长度。可以在初始导电图案结构106的边缘部分处暴露导电层104的上表面。可以在初始导电图案结构106的最上面的层处形成绝缘层102。例如，初始导电图案结构106的最下面的层和最上面的层中的每层可以是绝缘层102。

具体地，可以在基底100上交替且重复地堆叠绝缘层102和导电层104。在一些实施例中，绝缘层102可以由氧化硅或诸如碳氧化硅或氟氧化硅的氧化物类材料形成。在一些实施例中，导电层104可以由多晶硅形成。在一些实施例中，导电层104可以由能够通过干法蚀刻容易地去除的金属或金属化合物形成。例如，导电层104可以包括钛、氮化钛、钽或氮化钽。

可以阶梯式地蚀刻绝缘层102和导电层104的部分，使得可以使初始导电图案结构106在其边缘部分处形成为阶梯形状。在一些实施例中，可以使初始导电图案结构106形成为在第一方向上并且在第二方向上具有阶梯形状。

例如，为了形成初始导电图案结构106，可以蚀刻导电层104和绝缘层102的部分，使得可以形成分离沟槽以在第二方向上形成阶梯。其后，可以顺序地蚀刻导电层104和绝缘层102的部分以在第一方向上形成阶梯。因此，导电层104和绝缘层102可以通过分离沟槽而在第一方向上并且在第二方向上具有阶梯形状。

作为另一示例，为了形成初始导电图案结构106，可以蚀刻导电层104和绝缘层102的部分以在第一方向上具有阶梯形状。其后，可以蚀刻在第一方向上形成的每个阶梯处暴露的导电层104和绝缘层102的部分，以在第二方向上具有阶梯形状。

在初始导电图案结构106中，可以将在每个阶梯处暴露的每个导电层104的上表面设置为初始垫区域。可以通过后面的工艺来将初始垫区域设置为包括在存储器单元中的导电图案的垫区域。

在一些实施例中，如图中所示，在初始导电图案结构106中，可以在第一方向上形成的阶梯中包括两个导电层104。在这种情况下，可以在第二方向上形成两个阶梯。当在第二方向上形成的阶梯的数量增加时，包括在第一方向上的一个阶梯中的导电层104的数量可以增加。然而，在第一方向和第二方向中的每个方向上形成的阶梯的数量不受限制。

在一些实施例中，如图中所示，可以在初始导电图案结构106的最上部处在第一方向上的一个阶梯中包括一个导电层104。

参照图7，可以形成间隔件层108以覆盖初始导电图案结构106的上表面和侧壁。

间隔件层108可以由相对于导电层104具有蚀刻选择性的材料形成。在一些实施例中，间隔件层108可以由例如氮化硅的氮化物形成。在一些实施例中，间隔件层108可以包括氧化硅。

参照图8至图10，可以各向异性地蚀刻间隔件层108以形成覆盖初始导电图案结构106的侧壁的间隔件110。

可以在初始导电图案结构106的阶梯形部分(或边缘部分)的每个阶梯的壁上形成间隔件110，以覆盖导电层104和绝缘层102的与每个阶梯的壁对应的部分。另外，可以暴露同初始导电图案结构106的与间隔件110相邻的每个阶梯的上表面对应的导电层104。在一些实施例中，导电层104的上表面的一部分可以被间隔件110覆盖。

间隔件110可以包括第一间隔件110a和第二间隔件110b。

可以在上阶梯的壁上形成第一间隔件110a，所述第一间隔件110a接触与在第二方向上的最上面的阶梯的上表面对应的初始垫区域。例如，可以在第一方向上的阶梯的壁上设置第一间隔件110a。

可以在上阶梯的壁上形成第二间隔件110b，所述第二间隔件110b接触与位于在第二方向上的最上面的阶梯下方的阶梯的上表面对应的初始垫区域。可以分别在第一方向上的阶梯的壁和第二方向上的阶梯的壁上设置第二间隔件110b。

在平面图中，第一间隔件110a可以形成为沿第二方向纵向延伸，第二间隔件110b可以包括沿第二方向纵向延伸的第一部分和从第一部分的端部沿第一方向弯曲且沿第一方向纵向延伸的第二部分。

参照图11，可以形成垫导电层111以覆盖初始导电图案结构106和间隔件110。可以沿初始导电图案结构106和间隔件110的表面轮廓形成垫导电层111。

在一些实施例中，垫导电层111可以由多晶硅形成。在一些实施例中，垫导电层111可以由能够通过干法蚀刻容易地去除的材料形成。例如，垫导电层111可以包括钛、氮化钛、钽或氮化钽。

在一些实施例中，垫导电层111可以包括与导电层104相同的材料。在一些实施例中，垫导电层111可以包括与导电层104不同的材料。

可以通过后面的工艺将垫导电层111设置为垫导电图案。当垫导电层111薄时，接触裕度会由于薄的垫导电层111而减小。当垫导电层111厚时，会难于调整垫导电层111的去除厚度。在一些实施例中，垫导电层111可以大于或等于导电层104的厚度厚的0.5倍，并且可以比第一方向上的一个阶梯的高度薄。在一些实施例中，第一方向上的一个阶梯的高度可以是两个绝缘层102与两个导电层104堆叠的组合高度。

参照图12，可以在垫导电层111上形成初始掩模层。可以使初始掩模层的平坦的上表面A选择性地硬化以形成掩模层114。可以沿垫导电层111的表面轮廓共形地形成掩模层114。

掩模层114可以由相对于垫导电层111具有高蚀刻选择性的绝缘材料形成。

在一些实施例中，掩模层114可以由例如氮化硅的氮化物形成。当掩模层114包括氮化物时，掩模层114可以相对于氧化硅具有高蚀刻选择性。因此，掩模层114可以在形成接触孔的后面的工艺中用作蚀刻停止层。

在一些实施例中，初始掩模层可以包括包含氢的氮化硅。使初始掩模层的表面选择性硬化的工艺可以包括例如等离子体处理工艺。当执行等离子体处理工艺时，可以对初始掩模层的平坦上表面A进行等离子体处理。当执行等离子体处理工艺时，初始掩模层的平坦上表面A可以被等离子体处理，而间隔件110上的初始掩模层可以不被等离子体处理。通过等离子体处理，可以去除包含在初始掩模层的平坦上表面A中的氮化硅中的氢，从而使初始掩模层硬化。然而，相对大量的氢可以包含间隔件110上的初始掩模层的表面中的氮化硅中。例如，间隔件110上的初始掩模层的表面可以不被硬化。间隔件110上的初始掩模层可以位于相邻的平坦上表面A之间。间隔件110上的初始掩模层可以包括水平分量和竖直分量两者，而平坦上表面A可以仅具有水平分量。

在一些实施例中，掩模层114可以包括氧化硅。在这种情况下，可以通过等离子体处理工艺来使初始掩模层的平坦上表面A中的氧化硅硬化以形成掩模层114。

参照图13，可以蚀刻掩模层114的未硬化部分，以形成初始掩模图案116。通过蚀刻工艺，掩模层114的包含氢的部分可以具有相对高的蚀刻速率。在蚀刻工艺中，可以蚀刻掩模层114的位于间隔件110上的垫导电层111上的部分。

在一些实施例中，初始掩模图案116可以具有覆盖垫导电层111的平坦上表面的形状。可以暴露垫导电层111的在间隔件110上的部分。

参照图14和图15，可以使用初始掩模图案116作为蚀刻掩模来蚀刻垫导电层111的暴露的部分，使得垫导电层111可以分离为各个层。因此，可以与每个阶梯的上表面对应地在每个导电层104上形成初始垫导电图案112。

在蚀刻工艺中，可以去除垫导电层111的在间隔件110上的至少一部分。另外，可以在蚀刻工艺中不去除位于垫导电层111下方的导电层104。

在一些实施例中，可以在导电层104的边缘部分的上表面上形成初始垫导电图案112。

在一些实施例中，可以去除间隔件110上的垫导电层111，以形成初始垫导电图案112。因此，初始垫导电图案112可以设置在距离间隔件110的一定距离处。

如图15中所示，初始垫导电图案112可以包括远离第一间隔件110a设置的第一部分和远离第二间隔件110b设置的第二部分。

可以在蚀刻工艺中不去除形成在初始导电图案结构106的最上面的部分上的上垫导电层113和初始掩模图案116。因此，上垫导电层113和初始掩模图案116可以覆盖初始导电图案结构106的最上面的绝缘层102。可以通过后面的工艺将上垫导电层113设置为虚设导电图案。

可以根据初始掩模图案116的形状和垫导电层111的蚀刻程度来改变在后面的工艺中形成的垫导电图案的形状。

例如，初始掩模图案116可以不覆盖间隔件110。在这种情况下，如图1中所示，垫导电图案112a和掩模图案116a可以仅形成在导电图案104a上。例如，如图2A至图2C中所示，在初始掩模图案116覆盖间隔件110的上部的情况下，垫导电图案112a和掩模图案116a可以形成在导电图案104a的上表面和间隔件110的上表面上。

例如，在蚀刻垫导电层111的工艺中，可以使导电层104在初始垫导电图案112与间隔件110之间暴露。在一些实施例中，在蚀刻垫导电层111的工艺中，可以去除导电层104的在初始垫导电图案112与间隔件110之间的部分，使得导电图案104a的一部分可以如图2B中所示变薄。在其它实施例中，如图2C中所示，根据蚀刻垫导电层111的工艺，可以使垫导电层111的一部分保留在初始垫导电图案112与间隔件110之间，使得垫导电图案112a的薄的突出部分可以接触间隔件110。

参照图16，可以形成第一上层间绝缘层120以覆盖初始导电图案结构106。例如，可以形成第一上层间绝缘层120以覆盖初始导电图案结构106的顶表面和侧表面、间隔件110的顶表面和侧表面、上垫导电层113的侧表面以及掩模图案116a的顶表面和侧表面。第一上层间绝缘层120的上表面可以是平坦的。

在一些实施例中，可以通过形成包括氧化硅、碳氧化硅或氟氧化硅的氧化物层并且使氧化物层平坦化来形成第一上层间绝缘层120。平坦化工艺可以包括化学机械抛光工艺和/或回蚀工艺。

其后，可以形成沟道孔以穿透第一上层间绝缘层120和初始导电图案结构106，来暴露基底100。可以分别在每个沟道孔中形成沟道结构128。在一些实施例中，可以在沟道结构128下方形成接触基底100的半导体图案122。其后，可以在第一上层间绝缘层120和初始导电图案结构106上形成第二上层间绝缘层130。第二上层间绝缘层130的上表面可以是平坦的。

具体地，可以通过对由沟道孔暴露的基底100执行选择性外延工艺来形成半导体图案122。可以在半导体图案122上形成包括介电结构124a、沟道124b、掩埋绝缘图案124c和上导电图案126的沟道结构128。可以在第一上层间绝缘层120上形成第二上层间绝缘层130以覆盖沟道结构128和第一上层间绝缘层120。

参照图17，可以各向异性地蚀刻第一上层间绝缘层120和第二上层间绝缘层130以及初始导电图案结构106，以形成在第一方向上纵向延伸的开口136。可以形成开口136以使存储器装置的单元块分离。

因此，可以划分初始导电图案结构106以在开口136的相对侧中的每侧处形成导电图案结构106a。导电图案结构106a可以在第一方向上纵向延伸。可以通过开口136暴露基底100的上表面。导电图案结构106a可以包括绝缘图案102a和导电图案104a。

在一些实施例中，如图3和图4中所示，垫区域可以设置在导电图案结构106a的每个阶梯的上表面上。当形成开口136时，可以一起蚀刻初始垫导电图案112和初始掩模图案116以形成垫导电图案112a和112b以及掩模图案116a。另外，可以通过形成开口136来切割间隔件110。

在导电图案结构106a中，垫导电图案112a和112b可以包括远离第一间隔件110a设置的第一垫导电图案112a和远离第二间隔件110b设置的第二垫导电图案112b。

因为第二间隔件110b形成在第一方向和第二方向上的阶梯的壁上，所以第二间隔件110b的覆盖导电图案104a的上表面的面积可以大于形成在仅第一方向上的阶梯的壁上的第一间隔件110a的覆盖导电图案104a的上表面的面积。

在一些实施例中，第二垫导电图案112b的上表面的面积可以与第一垫导电图案112a的上表面的面积相同。为此，可以调整位于第二垫导电图案112b下方的垫区域的面积。例如，位于第二垫导电图案112b下方的垫区域在第二方向上的长度可以大于位于第一垫导电图案112a下方的垫区域在第二方向上的长度。

在一些实施例中，第二垫导电图案112b的上表面的面积可以与第一垫导电图案112a的上表面的面积不同。

参照图18，可以形成接触塞134以穿透第一上层间绝缘层120和第二上层间绝缘层130，来接触垫导电图案112a和112b。在用于形成接触塞134的蚀刻工艺中，可以使用垫导电图案112a和112b上的掩模图案116a作为蚀刻掩模。

具体地，可以蚀刻第一上层间绝缘层120和第二上层间绝缘层130以形成使垫导电图案112a和112b上的掩模图案116a的上表面暴露的初始接触孔。可以使用掩模图案116a作为蚀刻掩模来蚀刻第一上层间绝缘层120和第二上层间绝缘层130。其后，可以去除掩模图案116a的由初始接触孔暴露的部分，使得可以使接触孔形成为暴露垫导电图案112a和112b。在将阻挡金属层形成在接触孔的内表面上并且然后在阻挡金属层上形成金属层之后，可以使阻挡金属层和金属层平坦化以暴露第二上层间绝缘层130的上表面。

因为使用掩模图案116a作为蚀刻掩模来形成使垫导电图案112a和112b的上表面暴露的接触孔，所以可以防止接触孔的不开口缺陷(即，垫导电图案112a和112b的上表面未被接触孔暴露)。

接触孔的底表面可以位于垫导电图案112a和112b的上表面上或中(例如，位于垫导电图案112a和112b与其下方的导电图案104a的组合结构的上表面上或中)。因此，用于形成接触孔的蚀刻裕度可以由于接触孔的深度减小而增大。即，因为垫导电图案112a和112b设置在导电图案104a上，所以可以减少接触塞134的接触失效。

在一些实施例中，在掩模图案116a包括氧化硅的情况下，掩模图案116a和第一上层间绝缘层120可以合并成单个绝缘层。

可以在第二上层间绝缘层130上形成布线以电连接到接触塞134。布线可以具有在第二方向上延伸的线性形状。

图19至图21是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。

除了用于形成掩模图案的方法之外，根据示例实施例的制造垂直半导体装置的方法与参照图5至图18描述的方法相同。

可以执行与参照图5至图11描述的工艺相同的工艺来形成垫导电层111。

参照图19，可以在垫导电层111上形成掩模层140以覆盖初始导电图案结构106和间隔件110。可以沿垫导电层111的表面轮廓形成掩模层140。掩模层140可以包括平坦部分和倾斜部分。掩模层140的在间隔件110上的部分可以是倾斜部分。在掩模层140中，平坦部分可以比倾斜部分厚。在一些实施例中，掩模层140的平坦部分可以具有第一厚度，掩模层140的倾斜部分可以具有比第一厚度小的第二厚度。可以在第三方向上从掩模层140的下表面到上表面测量平坦部分的厚度。可以以一定角度(例如，与倾斜一致)从掩模层140的下表面到上表面测量倾斜部分的厚度。

在一些实施例中，掩模层140可以包括氮化硅。在一些实施例中，掩模层140可以包括氧化硅。

参照图20，可以蚀刻掩模层140的倾斜部分的至少一部分来形成初始掩模图案140a。蚀刻工艺可以包括各向同性蚀刻工艺。在蚀刻工艺中，可以使掩模层140被蚀刻至少第二厚度。

当执行蚀刻工艺时，可以使掩模层140的形成为相对厚的平坦部分保留预定厚度，并且可以去除掩模层140的倾斜部分。因此，初始掩模图案140a可以覆盖垫导电层111的平坦上表面。此外，可以暴露垫导电层111的在间隔件110上的一部分。

其后，可以执行与参照图14至图18描述的工艺基本相同的工艺。因此，可以制造图1至图4中示出的垂直半导体装置。

图22是示出根据示例实施例的垂直半导体装置的剖视图。

参照图22，除了在导电图案结构上未设置上垫导电图案113a和掩模图案116a之外，根据示例实施例的垂直半导体装置与参照图1至图4描述的垂直半导体装置基本相同。

绝缘图案102a可以设置在导电图案结构106a的最上面的层处。在导电图案结构106a的最上面的层处的绝缘图案102a可以比其下方的其它绝缘图案102a厚。在图22的实施例中，第一上层间绝缘层120可以不覆盖包括最上面的绝缘图案102a的最上面的层，而是可以覆盖导电图案结构106a的剩余台阶。

图23至图25是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。

参照图23，可以使其中绝缘层102和导电层104堆叠在基底100上的初始导电图案结构106形成为在其边缘部分处具有阶梯形状。可以在初始导电图案结构106的边缘部分处暴露导电层104的上表面。可以在初始导电图案结构106的最上面的层处形成绝缘层102。在初始导电图案结构106的最上面的层处的绝缘层102可以比其下方的其它绝缘层102厚。

可以形成沟道孔以穿透初始导电图案结构106来暴露基底100的上表面。可以在每个沟道孔中分别形成沟道结构128。形成沟道结构128的工艺可以与参照图16描述的工艺基本相同。

在一些实施例中，可以在形成初始导电图案结构106之前形成沟道结构128。例如，在基底100上交替且重复地堆叠绝缘层102和导电层104。可以在基底100上形成沟道结构128以穿透绝缘层102和导电层104。其后，可以部分地蚀刻绝缘层102和导电层104来形成具有阶梯形状的初始导电图案结构106。

参照图24，可以执行与参照图7至图15描述的工艺相同的工艺。因此，可以在初始导电图案结构106的阶梯部分上形成间隔件110、初始垫导电图案112和初始掩模图案116。可以形成上垫导电层113和初始掩模图案116以覆盖初始导电图案结构106的最上面的绝缘层102的上表面。

参照图25，可以形成层间绝缘层以覆盖初始导电图案结构106。层间绝缘层可以覆盖在初始导电图案结构106上的上垫导电层113和初始掩模图案116。

可以通过平坦化工艺来去除层间绝缘层的上部以及位于初始导电图案结构106的最上面部分上的上垫导电层113和初始掩模图案116。因此，上垫导电层113和初始掩模图案116可以不存在于初始导电图案结构106上。结果，可以形成覆盖初始导电图案结构106的阶梯部分的第一上层间绝缘层120。平坦化工艺可以包括化学机械抛光工艺和/或回蚀工艺。

再次参照图22，可以在第一上层间绝缘层120上形成第二上层间绝缘层130。其后，可以执行与参照图17和图18描述的工艺相同的工艺。因此，可以制造图22中所示的垂直半导体装置。

图26是示出根据示例实施例的垂直半导体装置的剖视图。

参照图26，除了导电图案结构仅在第一方向上具有阶梯之外，根据示例实施例的垂直半导体装置可以与参照图1至图4描述的垂直半导体装置基本相同。

导电图案结构107可以仅在第一方向上具有阶梯，因此间隔件110可以在第二方向上纵向延伸。另外，导电图案104a的在间隔件110与垫导电图案112a之间暴露的上表面可以具有在第二方向上延伸的形状。

可以通过与参照图5至图18或图19至图21描述的工艺相同的工艺来形成垂直半导体装置。然而，可以通过执行光刻和蚀刻工艺来将导电图案结构107形成为仅在第一方向上具有阶梯。

图27是示出根据示例实施例的垂直半导体装置的剖视图。

参照图27，除了导电图案结构仅在第一方向上具有阶梯之外，垂直半导体装置可以与参照图22描述的垂直半导体装置基本相同。

导电图案结构107可以仅在第一方向上具有阶梯，因此间隔件110可以在第二方向上纵向延伸。另外，导电图案104a的在间隔件110与垫导电图案112a之间暴露的上表面可以具有在第二方向上延伸的形状。

可以通过与参照图23至图25描述的工艺相同的工艺来形成垂直半导体装置。然而，可以通过执行光刻和蚀刻工艺来将导电图案结构107形成为仅在第一方向上具有阶梯。

虽然已经参照本发明构思的示例实施例具体示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本公开的由所附权利要求限定的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。