阅读说明：本技术 半导体存储装置及其形成方法 (Semiconductor memory device and method of forming the same ) 是由 张峰溢 李甫哲 于 2018-05-28 设计创作，主要内容包括：本发明公开一种半导体存储装置及其形成方法,该半导体存储装置包含基底、堆叠结构、多个开口、多个扩口部与电极层。堆叠结构则是设置在基底上并包含交替堆叠的氧化物层与氮化物层。各开口是设置在堆叠结构内,而各扩口部是设置在各开口下方并连通各开口。电极层设置在各开口与各扩口部的表面上。(The invention discloses a semiconductor memory device and a forming method thereof. The stacked structure is disposed on the substrate and includes an oxide layer and a nitride layer stacked alternately. The openings are disposed within the stack, and the flared portions are disposed below and communicate with the openings. The electrode layer is provided on the surface of each opening and each flared portion.)

半导体存储装置及其形成方法

技术领域

本发明涉及一种半导体存储装置，特别是涉及一种动态随机处理存储器装置。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor,MOS)晶体管与一电容(capacitor)串联组成。

随着DRAM的集成度提高，各存储单元内与各存储单元之间的电连接的建置益发困难。同时，各存储单元内的晶体管结构与电容结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计。因此，如何开发能维持性能的DRAM结构与其制作工艺一直是本领域所持续努力的技术方向。

发明内容

本发明提供了一种半导体存储装置，其是省略了设置在电容结构与存储节点(storage node contact,SNC)之间的存储节点接垫(SN pad)，并在电容结构的电极层下方另设置一扩口，由此维持该电容结构与存储节点之间的连接效果。由此，可在结构简化的前提下，使该半导体存储装置达到更为优化的元件效能。

本发明提供了一种半导体存储装置的制作工艺，其是省略了形成在电容结构与存储节点之间的存储节点接垫，并额外设置了一牺牲层作为该电容结构的开口形成时的停止层。利用该牺牲层可使该电容结构的电极层底部进一步形成一扩口，使得电容结构可直接利用该扩口而连接至该存储节点接垫。由此，该半导体装置可在制作工艺简化的前提下，获得更为优化的元件效能。

为达上述目的，本发明的一实施例提供一种半导体存储装置，其包含一堆叠结构、多个开口、多个扩口部与一电极层。该堆叠结构是设置在该基底上，且包含交替堆叠的至少一个氧化物层与至少一个氮化物层。该些开口设置在该堆叠结构内，该些扩口部设置在该些开口下方并分别连通各该开口。该电极层是设置在该些开口与该些扩口部的表面上。

为达上述目的，本发明的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，在一基底上形成一牺牲层，并于该牺牲层上形成一堆叠结构。该堆叠结构包含交替堆叠于该牺牲层上的至少一个氧化物层与至少一个氮化物层。接着，在该堆叠结构上形成一掩模层，并通过该掩模层图案化该堆叠结构，以在该堆叠结构内形成多个开口暴露出一部分的该牺牲层。然后，移除该掩模层以及暴露出的该牺牲层的该部分，并且，在各该开口表面形成一电极层之后，完全移除该堆叠结构内的该至少一个氧化物层。最后，完全移除该牺牲层。

整体来说，本发明的半导体装置是通过其制作工艺同时改良其电容结构可能发生的断路或短路。该半导体装置虽省略了形成在电容结构与存储节点之间的存储节点接垫，但通过牺牲层的设置，不仅可避免开口的过度蚀刻，还可利用该牺牲层在该电容结构的电极层底部进一步形成一扩口，不但可使得电容结构可直接利用该扩口而强化与该存储节点接垫之间的连接，还可通过该电容结构底面积的增加而提升电容量。在此情况下，本发明不仅省去存储节点接垫制作工艺上的麻烦，更可获得效能较佳的存储器装置，如动态随机处理存储器装置等。

附图说明

图1至图3为本发明第一优选实施例中半导体存储装置的形成方法的步骤示意图，其中：

图1为一半导体存储装置于形成方法之初的剖面示意图；

图2为一半导体存储装置于形成初始开口图案后的剖面示意图；

图3为一半导体存储装置于形成接触孔后的剖面示意图；

图4至图12为本发明第二优选实施例中半导体存储装置的形成方法的步骤示意图，其中：

图4为一半导体存储装置于形成方法之初的剖面示意图；

图5为一半导体存储装置于形成初始开口图案后的剖面示意图；

图6为一半导体存储装置于进一不蚀刻初始开口图案后的剖面示意图；

图7为一半导体存储装置于形成接触孔后的剖面示意图；

图8为一半导体存储装置于进一步蚀刻接触孔底部后的剖面示意图；

图9为一半导体存储装置于形成电极层后的剖面示意图；

图10为一半导体存储装置于形成掩模层后的剖面示意图；

图11为一半导体存储装置于移除部分堆叠结构后的剖面示意图；

图12为一半导体存储装置于移除牺牲层后的剖面示意图；

图13至图14为本发明另一优选实施例中半导体存储装置的形成方法的步骤示意图，其中：

图13为一半导体存储装置于形成电极层后的剖面示意图；

图14为一半导体存储装置于移除牺牲层后的剖面示意图。

主要元件符号说明

100 基底

101 位线结构

103 导电结构

103a 插塞

103b 接触垫

110 介电层

130 堆叠结构

131 第一层

132 第二层

133 第三层

134 第四层

135 第五层

136 第六层

138 牺牲层

150 掩模结构

151、151a 第一掩模层

152、152a 第二掩模层

152a 初始开口

155 开口图案

155a 初始开口

200、220 开口

300 开口

301 扩口部

310、310a 电极层

311 扩口

320、330 氧化物层

340 电极层

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1至图3，所绘示者为本发明第一优选实施例中，半导体存储装置的形成方法的步骤示意图。该半导体存储装置例如是一动态随机处理存储器(dynamic randomaccess memory,DRAM)装置，其包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元(memory cell)并接收来自于位线(bit line,BL)101及字符线(word line,WL,未绘示)的电压信号。

首先，提供一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100中形成有一埋藏式晶体管(未绘示)，以其埋藏式栅极(未绘示)作为字符线，而基底100上则形成有位线结构101与导电结构103。其中，位线结构101与导电结构103是形成在位于基底100上的一介电层110内，介电层110例如包含氮化硅(SiN)，但不以此为限。具体来说，位线结构101是通过形成于部分位线结构101下方的一位线接触插塞(bit line contact,BLC,未绘示)，而电连接至该晶体管元件的一源极/漏极区(未绘示)，而导电结构103则是电连接至该晶体管元件的另一源极/漏极区(未绘示)。此外，导电结构103包含位于下方的插塞103a以及位于上方的接触垫103b，而整体呈现一T字状。其中，插塞103a是直接接触该晶体管元件的该源极/漏极区，而作为一存储节点(storage node contact,SNC)，接触垫103b则是形成在插塞103a上方而作为一存储节点接垫(SN pad)。

如图1所示，在介电层110上依序形成一堆叠结构130与一掩模结构150。堆叠结构130是由材质各不相同的不同膜层交替堆叠而成。在本实施例中，堆叠结构130包含由下而上依序堆叠的第一层131例如是包含氮化硅(SiN)或碳氮化硅(SiCN)的一氮化物层、第二层132例如是包含硼磷硅玻璃(borophosphosilicate glass,BPSG)、第三层133例如是包含氧化硅(SiO₂)的一氧化物层、第四层134、第五层135与第六层136等。在一实施例中，第四层134与第六层136包含与第一层131相同的材质，如氮化硅或碳氮化硅等而同样为一氮化物层；而第五层135包含与第三层133相同的材质，如氧化硅而同样为一氧化物层。由此，使得堆叠结构130实质上由交替堆叠的氮化物层与氧化物层所构成。在另一实施例中，第二层132与第五层135较佳是相较于其他膜层具有较大的厚度，例如是约为第一层131厚度的5倍以上，但不以此为限。由此，使得堆叠结构130整体的厚度约为1600埃(angstroms)至2000埃左右，但不以此为限。

另一方面，掩模结构150则同样由材质各不相同的不同膜层堆叠而成，其例如是包含由下而上依序堆叠的第一掩模层151、第二掩模层152例如是包含氧化硅、第三掩模层(未绘示)例如是包含一有机介电材质(organic dielectric layer,ODL)、第四掩模层(未绘示)例如是一含硅硬掩模(silicon-containing hard mask,SHB)与第五掩模层(未绘示)例如是包含KrF光致抗蚀剂材料等，其是经过曝光等制作工艺而形成有多个图案化开口图案(未绘示)。在一实施例中，是将该第五掩模层的该些开口图案依序转移至下方第二掩模层152中，再移除该第五掩模层、该第四掩模层与该第三掩模层，即可形成如图1所示的掩模结构150，使第二掩模层152上形成有对应的多个开口图案155。需注意的是，第一掩模层151较佳是相对于堆叠结构130的各堆叠层的材质具有显著蚀刻选择比的材质，例如是包含非晶硅(amorphous silicon,a-Si)等材质，但不限于此。

接着，进行一蚀刻制作工艺例如是一干蚀刻制作工艺，将第二掩模层152的开口图案155转移至下方的第一掩模层151与一部分的堆叠结构130(即一部分的第六层136)内，形成初始开口155a，并暴露出一部分的第六层136，如图2所示。需注意的是，该蚀刻制作工艺虽是以第二掩模层152作为蚀刻掩模而进行，但在蚀刻第一掩模层151与第六层136的过程中，部分的第二掩模层152同样会随着该蚀刻制作工艺而一并被移除，因而形成高度较小的第二掩模层152a。

然后，以第二掩模层152a作为蚀刻掩模进行另一蚀刻制作工艺例如是一干蚀刻制作工艺，通过初始开口155a继续蚀刻堆叠结构130(即依序向下蚀刻第六层136、第五层135、第四层134、第三层133、第二层132与第一层131)，而在堆叠结构130内形成对应的开口200，并暴露出形成在介电层110内的导电结构103，如图3所示。在一实施例中，在形成初始开口155a与形成开口200的过程中，第一掩模层151因被蚀刻、暴露而与环境中的大气自然反应，进而在第一掩模层151的暴露表面形成一氧化层(未绘示)，而该氧化层则会在后续移除第一掩模层151的步骤中一并被移除，故容不再详细赘述。

之后，则完全移除第二掩模层152a与第一掩模层151，并于开口200内形成一电极层(未绘示)等，并且，在移除堆叠结构130内的氧化物层后，再于该电极层上继续形成其他元件等，例如是一电容介电层与另一电极层等，以构成该半导体存储装置的该电容结构。

由此，即完成本发明第一优选实施例中的半导体存储装置的形成方法。根据本实施例的形成方法，其是在插塞103a上方形成尺寸较大的接触垫103b构成导电结构103，之后再形成该电容结构。也就是说，本实施例的半导体存储装置是利用接触垫103b的设置强化导电结构103与上方该电容结构之间的连接，避免因后续制作工艺上的缺陷造成该电容结构的错位，影响了导电结构103与该电容结构的连接而导致断路。因此，本实施例的半导体存储装置能获得优化的元件效能。

需了解的是，在前述实施例的制作工艺中，该蚀刻制作工艺主要是利用包含氮化物层的第一层131来做为停止层，以避免过度蚀刻。然而，在某些情况下，当开口200于堆叠结构130内的形成位置过度错置，以致于超出下方接触垫103b的范围。此时，因第一层131下方的介电层110通常具有与堆叠结构130相近的材质，使其遭受该蚀刻制作工艺的影响而易被蚀穿。如此，在后续形成该电极层时，即会一并填入被蚀穿的介电层110内，使得该电容结构进一步形成向下的一齿状延伸(tiger tooth)，而可能与导电结构103两侧的位线结构101发生短路。

因此，为避免前述短路的问题，本领域者应可轻易了解，本发明的半导体存储装置的形成方法也可能有其它态样，而不限于前述。下文将进一步针对本发明半导体存储装置的形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。

请参照图4至图12所示，其绘示本发明第二优选实施例中，半导体存储装置的形成方法的步骤示意图。本实施例的形成方法大体上与前述第一实施例相似，但两实施例之间的主要差异在于，在本实施例中，省略了形成在插塞103a上方的接触垫103b，并额外设置了一牺牲层138。

详细来说，在本实施例中同样是在基底100上的介电层110内形成交替设置的位线结构101与导电结构，而该导电结构仅包含可直接该晶体管元件的源极/漏极区接触的插塞103a，而省略了上方的接触垫，因而整体呈现均匀的孔径并形成I字状。此外，介电层110上同样形成有堆叠结构130与掩模结构150，但在堆叠结构130的第一层131与第二层132之间额外设置了牺牲层138，如图4所示。需注意的是，牺牲层138所包含的材质较佳是相对于堆叠结构130内的氮化物层(即第一层131、第四层134与第六层136)与氧化物层(即第三层133与第五层135)具有一定的蚀刻选择比(牺牲层:氮化物层:氧化物层例如是1:1:10)，例如是包含硅或非晶硅等材质，但不限于此。并且，牺牲层138较佳是具有较大的厚度，例如是约为第一层131厚度的3至5倍左右，但不以此为限。

除前述差异外，堆叠结构130内其他各堆叠层或掩模结构150内各掩模层的材质、厚度等特征都如前述第一实施例所述，并且，第二掩模层152上同样形成有多个开口图案155，其余相同之处容不再赘述。然后，如图5所示，同样是进行一蚀刻制作工艺例如是一干蚀刻制作工艺，将第二掩模层152的开口图案155转移至下方的第一掩模层151与一部分的堆叠结构130(即一部分的第六层136)内，形成初始开口155a，再如图6所示，接着进行另一蚀刻制作工艺例如是一干蚀刻制作工艺，通过初始开口155a继续蚀刻堆叠结构130(即依序向下蚀刻第六层136、第五层135、第四层134、第三层133与第二层132)，而在堆叠结构130内形成对应的开口220，暴露出部分的牺牲层138。需注意的是，该另一蚀刻制作工艺虽是以第二掩模层152a作为蚀刻掩模而进行，但在蚀刻堆叠结构130的过程中，第二掩模层152a及其下方一部分的第一掩模层151也会被一并蚀刻，因而形成高度较小的第一掩模层151a。此时，第一掩模层151a的厚度较佳是约等于下方牺牲层138所暴露部分的厚度，如图6所示。

接着，进一步蚀刻牺牲层138，以在牺牲层138内形成可连通开口220的一扩口部。首先，可利用第一掩模层151a与牺牲层138具相同材质的特性进行一蚀刻制作工艺，例如是一各向异性蚀刻制作工艺，同时移除第一掩模层151a与部分的牺牲层138，使下方的第一层131可自开口220暴露出。之后，再继续移除第一层131，暴露出形成在介电层110内的插塞103a，如图7所示。然后，接着进行一侧向蚀刻制作工艺，进一步移除牺牲层138与第一层131的侧壁，形成可连通开口220底部的一扩口部301，而构成开口300，如图8所示。具体来说，开口300位于牺牲层138与第一层131内的部分具有相对较大的孔径(dimension)，而形成扩口部301，而其位于其他堆叠层(即第六层136、第五层135、第四层134、第三层与133与第二层132)内的部分，因并未被侧向蚀刻而仍维持与前述开口220相同的孔径。

之后，再于开口300内形成电极层310，电极层310是共型地形成在开口300表面，并同样于下方形成有一扩口311，如图9所示。后续，则进一步移除堆叠结构130内的氧化物层(即第五层135、第三层与133与第二层132)，并移除牺牲层138，再于电极层310上形成其他元件等，构成该半导体存储装置的该电容结构。详细来说，在一实施例中，是在电极层310形成后，先形成一氧化物层(未绘示)例如包含氧化硅，其是整体性地覆盖在电极层310上，并进行一回蚀刻制作工艺，部分移除位于堆叠结构130表面(即第六层136表面)的该氧化硅层与电极层310，形成表面低于堆叠结构130表面的一氧化硅层330与电极层310a，如图10所示。然后，形成另一氧化物层(未绘示)例如包含氧化硅，覆盖堆叠结构130表面并密封开口300，并在一掩模层(未绘示)的覆盖下进行一蚀刻制作工艺，部分移除该氧化层而形成氧化物层320，使得一部分的堆叠结构130表面可自氧化物层320暴露出，进而可通过氧化物层320移除该部分的堆叠结构130表面，也就是移除该部分的第六层136，而得到如图10所示的结构。而后，如图11所示，进行一蚀刻制作工艺例如是一湿蚀刻制作工艺，通过该部分继续往下移除堆叠结构130内的氧化物层(即第五层135、第三层与133与第二层132)，而仅保留堆叠结构130内的氮化物层；最后，再如图12所示，进行另一蚀刻制作工艺，例如是一各向异性湿蚀刻制作工艺，利用氢氧化四甲铵(tetramethylammonium hydroxide,TMAH)等蚀刻剂完全移除牺牲层138，其中该氢氧化四甲铵的重量百分比为1％至10％。在一实施例中，例如是同时利用约为6％的该氢氧化四甲铵与94％的丙二醇(propylene glycol)移除牺牲层138，但不以此为限。此后，即可在电极层310上继续形成其他元件等，例如是一电容介电层与另一电极层等，以构成该半导体存储装置的该电容结构。

由此，即完成本发明第二优选实施例中的半导体存储装置的形成方法。根据本实施例的形成方法，其是省略了第一实施例中的接触垫，并且在堆叠结构130的第一层131与第二层132之间额外设置牺牲层138，作为开口220形成时的停止层。需注意的是，牺牲层138因具有较大的厚度，并且与堆叠结构130的氧化物层、氮化物层或下方的介电层110之间都具有一定的蚀刻选择，因此，可有效避免过度蚀刻的问题。而在开口220形成后，即可利用同一道蚀刻制作工艺移除第一掩模层151与部分的牺牲层138，形成开口220。并且，在后续的电极层310形成后，也可在移除堆叠结构130的氧化物层之后，一并移除剩余的牺牲层138。此外，还可以在形成开口220后，利用牺牲层138进一步形成可连通开口220的扩口部301，使得后续形成的电极层310也可共型地形成扩口311。也就是说，本实施例的半导体存储装置虽然是省略的接触垫的设置，但另通过前述制作工艺在电容结构的电极层310底部形成了扩口311。如此一来，该电容结构即可具有下大上小的孔径而呈现一倒T字状，其底部面积的增加有利于该电容结构与插塞103a之间的连接，避免发生断路，并避免该电容结构与位线结构101间可能发生的短路，进而在制作工艺简化的前提下提供更为优化的元件效能。

整体来说，本发明的半导体装置是通过其制作工艺同时改良其电容结构可能发生的断路或短路。该半导体装置虽省略了形成在电容结构与存储节点之间的存储节点接垫，但通过牺牲层的设置，不仅可避免开口的过度蚀刻，还可利用该牺牲层在该电容结构的底部进一步形成一扩口，不但可使得电容结构可直接利用该扩口而强化与该存储节点接垫之间的连接，还可通过该电容结构底面积的增加而提升电容量。在此情况下，本发明不仅省去存储节点接垫制作工艺上的麻烦，更可获得效能较佳的存储器装置，如动态随机处理存储器装置等。

除此之外，因该牺牲层的设置可有效避免开口的过度蚀刻，在其他实施例中，也可选择省略形成开口300的扩口部301，也就是说，在形成图7所示的结构之后，直接于开口220内形成一电极层(未绘示)并进行后续制作工艺等；或者在另一实施例中，也可选择进一步省略堆叠结构130的第一层131，而仅利用牺牲层138作为开口220形成时的停止层，如图13所示。后续，即可如前述第二实施例中图9所述制作工艺，于开口220内形成一电极层340，使得电极层340也省略前述实施例中的扩口311，而形成如图14所示的结构态样。由此，在之后的制作工艺中，则可继续如前述第二实施例中图10至图12所示，依序移除堆叠结构130内的氧化物层(即第五层135、第三层与133与第二层132)与牺牲层138，再于电极层340上形成其他元件等，构成该半导体存储装置的该电容结构。在此情况下所形成半导体存储装置仍可省略了接触垫的设置，并且其电容结构也省略了扩口311的设置，而可在避免该电容结构与位线结构101间的短路的前提下，提供结构更为简化的半导体存储装置。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。