具体实施方式

图1A至图1E为本发明一实施例的存储器结构的制造流程剖视图。图2为图1B中的电荷存储层的上视图。

请参照图1A，提供基底100。基底100可包括存储单元区R1。此外，基底100还可包括周边电路区R2。基底100可为半导体基底，如硅基底。

接着，在存储单元区R1与周边电路区R2中的基底100上形成介电材料层102。介电材料层102的材料例如是氧化硅。介电材料层102的形成方法例如是化学气相沉积法。

然后，形成导体材料层104。导体材料层104可形成在介电材料层102上。导体材料层104的材料例如是掺杂多晶硅。导体材料层104的形成方法例如是化学气相沉积法。

接下来，在导体材料层104上形成硬掩模层106。硬掩模层106覆盖存储单元区R1中的部分导体材料层104。硬掩模层106可为单层结构或多层结构。硬掩模层106的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。硬掩模层106的形成方法可包括以下步骤。首先，可通过沉积制作工艺形成硬掩模材料层(未示出)。接着，再通过光刻制作工艺与蚀刻制作工艺对硬掩模材料层进行图案化，而形成硬掩模层106。

随后，在导体材料层104与硬掩模层106上形成导体材料层108。此外，导体材料层108可共形地形成在硬掩模层106上。导体材料层108的材料例如是掺杂多晶硅。导体材料层108的形成方法例如是化学气相沉积法。

再者，可在导体材料层108上形成图案化光致抗蚀剂层110。图案化光致抗蚀剂层110可覆盖部分导体材料层108。此外，图案化光致抗蚀剂层110可暴露出硬掩模层106上方的导体材料层108。图案化光致抗蚀剂层110可通过光刻制作工艺来形成。

请参照图1B，对导体材料层108与导体材料层104进行干式蚀刻制作工艺，而形成导体层108a与导体层104a，且暴露出硬掩模层106。导体层108a位于导体层104a的顶面上，且环绕硬掩模层106的侧壁。导体层108a可具有尖端T1。在本实施例中，电荷存储层112并非由图案化光致抗蚀剂层110所定义，而是以自对准(self-aligned)的方式形成。此外，可利用图案化光致抗蚀剂层110作为掩模，对导体材料层108与导体材料层104进行干式蚀刻制作工艺，而形成导体层108b、导体层104b、导体层108c与导体层104c。

由此，可在存储单元区R1中的基底100上形成电荷存储层112与栅极114，且可在周边电路区R2中的基底100上形成栅极116。电荷存储层112可为浮置栅极。栅极114可作为选择栅极。电荷存储层112、栅极114与栅极116可源自相同材料层。亦即，电荷存储层112、栅极114与栅极116可由相同材料层所形成。在其他实施例中，可省略栅极114及/或栅极116。

电荷存储层112具有凹陷118。电荷存储层112在凹陷118的周围具有尖端T1。电荷存储层112可包括导体层104a与导体层108a。导体层108a位于导体层104a的顶面上，且环绕凹陷118。硬掩模层106可位于凹陷118中。导体层108a可具有尖端T1。导体层104a的宽度可大于凹陷118的最大宽度。导体层108a可具有均匀的高度。此外，如图2所示，尖端T1的上视形状可为环状。在图2的实施例中，尖端T1的上视形状是以方环状为例，但本发明并不以此为限。在其他实施例中，尖端T1的上视形状可为圆环状。

此外，栅极114可包括导体层104b与导体层108b。导体层108b位于导体层104b上。栅极116可包括导体层104c与导体层108c。导体层108c位于导体层104c上。

另外，可通过蚀刻制作工艺移除未被电荷存储层112、栅极114与栅极116所覆盖的介电材料层102，而在电荷存储层112与基底100之间形成介电层102a，在栅极114与基底100之间形成介电层102b，且在栅极116与基底100之间形成介电层102c。上述蚀刻制作工艺例如是干式蚀刻制作工艺。

在本实施例中，虽然电荷存储层112、栅极114、栅极116、介电层102a～102c的形成方法是以上述方法为例，但本发明并不以此为限。

请参照图1C，移除图案化光致抗蚀剂层110。图案化光致抗蚀剂层110的移除方法例如是干式去光致抗蚀剂法(dry stripping)或湿式去光致抗蚀剂法(wet stripping)。

此外，可分别在电荷存储层112的侧壁、栅极114的侧壁与栅极116的侧壁上形成间隙壁120、间隙壁122与间隙壁124。间隙壁120、间隙壁122与间隙壁124分别可为单层结构或多层结构。举例来说，间隙壁120可为包括间隙壁120a与间隙壁120b的多层结构，间隙壁122可为包括间隙壁122a与间隙壁122b的多层结构，且间隙壁124可为包括间隙壁124a与间隙壁124b的多层结构，但本发明并不以此为限。间隙壁120a、间隙壁122a与间隙壁124a的材料例如是氧化硅，且间隙壁120b、间隙壁122b与间隙壁124b的材料例如是氮化硅，但本发明并不以此为限。

另外，可在基底100中形成掺杂区126a～126e。掺杂区126a与掺杂区126b位于电荷存储层112两侧的基底100中，掺杂区126a与掺杂区126c位于栅极114两侧的基底100中，且掺杂区126a可位于电荷存储层112与栅极114之间。掺杂区126a～126c可具有相同导电型(如，N型或P型)。掺杂区126d与掺杂区126e位于栅极116两侧的基底100中。掺杂区126d与掺杂区126e可具有相同导电型(如，N型或P型)。位于存储单元区R1中的掺杂区126a～126c与位于周边电路区R2中的掺杂区126d、126e可具有相同或不同的导电型。

再者，可在基底100中形成轻掺杂漏极(lightly doped drain，LDD)128a～128f。在一些实施例中，「轻掺杂漏极(LDD)」亦可称为「源极/漏极延伸区(source/drainextension，SDE)」)。轻掺杂漏极128a与轻掺杂漏极128b位于间隙壁120下方的基底100中。轻掺杂漏极128c与轻掺杂漏极128d位于间隙壁122下方的基底100中。轻掺杂漏极128e与轻掺杂漏极128f位于间隙壁124下方的基底100中。

此外，间隙壁120、间隙壁122、间隙壁124、掺杂区126a～126e与轻掺杂漏极128a～128f可采用所属技术领域具有通常知识者所周知的方法形成，于此省略其说明。

请参照图1D，可在电荷存储层112、栅极114与栅极116上形成介电材料层130。在一实施例中，介电材料层130可为单层结构，如氧化硅层。在另一实施例中，介电材料层114可为多层结构，如氧化硅层/氮化硅层/氧化硅层(ONO)的复合层。氮化硅层的形成方法例如是化学气相沉积法。此外，氧化硅层的形成方法例如是化学气相沉积法、干式氧化法或湿式氧化法。

接着，可在介电材料层130上形成导体材料层132。导体材料层132的材料例如是掺杂多晶硅。导体材料层116的形成方法例如是化学气相沉积法。

请参照图1E，通过光刻制作工艺与蚀刻制作工艺对导体材料层132与介电材料层130进行图案化制作工艺。由此，可在电荷存储层112上形成栅极132a，且可在栅极132a与电荷存储层112之间形成介电层130a。栅极132a可作为控制栅极或抹除栅极。栅极132a的宽度可大于或等于电荷存储层112的宽度。在本实施例中，栅极132a的宽度是以大于电荷存储层112的宽度为例，但本发明并不以此为限。此外，虽然介电层130a与栅极132a的形成方法是以上述方法为例，但本发明并不以此为限。

接着，可分别在栅极132a的侧壁、间隙壁122与间隙壁124上形成间隙壁134、间隙壁136与间隙壁138。间隙壁134、间隙壁136与间隙壁138分别可为单层结构或多层结构。间隙壁134、间隙壁136与间隙壁138的材料例如是氧化硅、氮化硅或其组合。

然后，可分别在栅极132a的顶面、栅极114的顶面与栅极116的顶面上形成金属硅化物层140a～140c。此外，还可分别在掺杂区126a～126e的表面上形成金属硅化物层140d～140h。金属硅化物层140a～140h的材料例如是硅化钴或硅化镍。金属硅化物层140a～140h可通过自对准金属硅化物(self-aligned silicide，salicide)制作工艺所形成。

以下，通过图1E来说明本实施例的存储器结构10。在本实施例中，此外，虽然存储器结构10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。

请参照图1E，存储器结构10包括基底100、电荷存储层112、栅极132a、介电层102a与介电层130a。存储器结构10还可包括硬掩模层106、栅极114、介电层102b、栅极116与介电层102c中的至少一者。基底100包括存储单元区R1，且还可包括周边电路区R2。电荷存储层112位于存储单元区R1中的基底100上。电荷存储层112具有凹陷118。电荷存储层112在凹陷118的周围具有尖端T1。栅极132a位于电荷存储层112上。介电层102a位于电荷存储层112与基底100之间。介电层130a位于栅极132a与电荷存储层112之间。硬掩模层106位于介电层130a与电荷存储层112之间。硬掩模层106可填入凹陷118中。栅极114位于存储单元区R1中的基底100上。介电层102b位于栅极114与基底100之间。栅极116位于周边电路区R2中的基底100上。介电层102c位于栅极116与基底100之间。

此外，存储器结构10中的其余构件可参照上述实施例的说明。另外，存储器结构10中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。

基于上述实施例可知，在存储器结构10及其制造方法中，由于电荷存储层112具有凹陷118，且电荷存储层112在凹陷118的周围具有尖端T1，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。举例来说，可在电极132a施加较低的电压(可小于14V，如11V)，而使得存储在电荷存储层112中的电子穿过电极132a与电荷存储层112之间的介电层130a而进入电极132a中，进而达成抹除状态。此外，存储器结构10的抹除操作与编程操作可具有不同路径。举例来说，尖端抹除的路径可为使存储在电荷存储层112中穿过介电层130a而进入电极132a，而编程操作的路径可为使电子穿过介电层102a而注入电荷存储层112。由此，可提升介电层102a的耐用性，进而可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。

图3为本发明另一实施例的存储器结构的剖视图。

请参照图1E与图3，图3的存储器结构10a与图1E的存储器结构10的差异如下。在图3的实施例中，在形成电荷存储层112之后，可移除硬掩模层106。硬掩模层106的移除方法例如是湿式蚀刻法。如此一来，后续形成的栅极132a可填入凹陷118中。此外，在存储器结构10a与存储器结构10中，相同的构件以相同的符号表示，并省略其说明。

基于上述实施例可知，在存储器结构10a及其制造方法中，由于电荷存储层112具有凹陷118，且电荷存储层112在凹陷118的周围具有尖端T1，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构10a的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。

图4A至图4D为本发明另一实施例的存储器结构的制造流程剖视图。图5为图4C中的电荷存储层的上视图。

请参照图4A，提供基底100。基底100可包括存储单元区R1，且更可包括周边电路区R2。接着，在存储单元区R1与周边电路区R2中的基底100上形成介电材料层102。此外，关于基底100与介电材料层102的详细内容可参考图1A的说明。

接着，形成导体材料层200。导体材料层200可形成在介电材料层102上。导体材料层200的材料例如是掺杂多晶硅。导体材料层200的形成方法例如是化学气相沉积法。

然后，对导体材料层200进行区域氧化制作工艺，而在导体材料层200上形成硬掩模层202。硬掩模层202的材料例如是氧化硅。

请参照图4B，可在导体材料层200上形成图案化光致抗蚀剂层204。图案化光致抗蚀剂层204可覆盖部分导体材料层200。此外，图案化光致抗蚀剂层204可暴露出硬掩模层202。图案化光致抗蚀剂层204可通过光刻制作工艺来形成。

请参照图4C，以硬掩模层106作为掩模，移除部分导体材料层200，而在存储单元区R1中的基底100上形成电荷存储层200a。电荷存储层200a可为浮置栅极。部分导体材料层200的移除方法例如是干式蚀刻法。此外，可利用图案化光致抗蚀剂层204作为掩模，对导体材料层200进行干式蚀刻制作工艺，而在存储单元区R1中的基底100上形成栅极200b，且在周边电路区R2中的基底100上形成栅极200c。栅极200b可作为选择栅极。电荷存储层200a、栅极200b与栅极200c可源自相同材料层。亦即，电荷存储层200a、栅极200b与栅极200c可由相同材料层所形成。在其他实施例中，可省略栅极200b及/或栅极200c。

电荷存储层200a具有凹陷206。电荷存储层200a在凹陷206的周围具有尖端T2。硬掩模层202可位于凹陷206中。在另一实施例中，在形成电荷存储层200a之后，可移除硬掩模层202。硬掩模层206的移除方法例如是湿式蚀刻法。如此一来，后续形成的栅极132a可填入凹陷206中。此外，如图5所示，尖端T2的上视形状可为环状。在图5的实施例中，尖端T2的上视形状是以方环状为例，但本发明并不以此为限。在其他实施例中，尖端T2的上视形状可为圆环状。

此外，可通过蚀刻制作工艺移除未被电荷存储层200a、栅极200b与栅极200c所覆盖的介电材料层102，而在电荷存储层200a与基底100之间形成介电层102a，在栅极200b与基底100之间形成介电层102b，且在栅极200c与基底100之间形成介电层102c。上述蚀刻制作工艺例如是干式蚀刻制作工艺。

在本实施例中，虽然电荷存储层200a、栅极200b、栅极200c、介电层102a～102c的形成方法是以上述方法为例，但本发明并不以此为限。

请参照图4D，可进行如同图1C至图1E的步骤，而形成存储器结构20。此外，图1C至图1E的步骤请参考上述实施例的说明，于此不再说明。

以下，通过图4D来说明本实施例的存储器20。在本实施例中，虽然存储器结构20的形成方法是以上述方法为例进行说明，但本发明并不以此为限。

请参照图4D，存储器结构20包括基底100、电荷存储层200a、栅极132a、介电层102a与介电层130a。存储器结构20还可包括硬掩模层202、栅极202b、介电层102b、栅极202c与介电层102c中的至少一者。基底100包括存储单元区R1，且还可包括周边电路区R2。电荷存储层200a位于存储单元区R1中的基底100上。电荷存储层200a具有凹陷206。电荷存储层200a在凹陷206的周围具有尖端T2。栅极132a位于电荷存储层200a上。介电层102a位于电荷存储层200a与基底100之间。介电层130a位于栅极132a与电荷存储层200a之间。硬掩模层202位于介电层130a与电荷存储层200a之间。硬掩模层202可填入凹陷206中。栅极200b位于存储单元区R1中的基底100上。介电层102b位于栅极200b与基底100之间。栅极200c位于周边电路区R2中的基底100上。介电层102c位于栅极200c与基底100之间。

此外，存储器结构20中的其余构件可参照上述实施例的说明。另外，存储器结构20中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。

基于上述实施例可知，在存储器结构20及其制造方法中，由于电荷存储层200a具有凹陷206，且电荷存储层200a在凹陷206的周围具有尖端T2，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构20的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。

图6A至图6F为本发明另一实施例的存储器结构的制造流程剖视图。图7为图6D中的电荷存储层的上视图。

请参照图6A，提供基底100。基底100可包括存储单元区R1，且还可包括周边电路区R2。接着，在存储单元区R1与周边电路区R2中的基底100上形成介电材料层102。此外，关于基底100与介电材料层102的详细内容可参考图1A的说明。

接着，形成导体材料层300。导体材料层300可形成在介电材料层102上。导体材料层300的材料例如是掺杂多晶硅。导体材料层300的形成方法例如是化学气相沉积法。

然后，可在导体材料层300上形成图案化光致抗蚀剂层302。图案化光致抗蚀剂层302可覆盖部分导体材料层300。图案化光致抗蚀剂层302可通过光刻制作工艺来形成。

请参照图6B，利用图案化光致抗蚀剂层302作为掩模，通过干式蚀刻制作工艺移除部分导体材料层300，而在存储单元区R1中的基底100上形成导体层300a与栅极300b，且在周边电路区R2中的基底100上形成栅极300c。栅极300b可作为选择栅极。在其他实施例中，可省略栅极300b及/或栅极300c。

此外，可通过蚀刻制作工艺移除未被导体层300a、栅极300b与栅极300c所覆盖的介电材料层102，而在导体层300a与基底100之间形成介电层102a，在栅极300b与基底100之间形成介电层102b，且在栅极300c与基底100之间形成介电层102c。上述蚀刻制作工艺例如是干式蚀刻制作工艺。

在本实施例中，虽然导体层300a、栅极300b与栅极300c、介电层102a～102c的形成方法是以上述方法为例，但本发明并不以此为限。

请参照图6C，可进行如同图1C的步骤，以移除图案化光致抗蚀剂层302，且形成间隙壁120、间隙壁122、间隙壁124、掺杂区126a～126e与轻掺杂漏极128a～128f。由此，可在导体层300a的侧壁上形成间隙壁120。此外，间隙壁120、间隙壁122、间隙壁124、掺杂区126a～126e与轻掺杂漏极128a～128f的详细内容请参考图1C的说明，于此不再说明。

请参照图6D，可形成暴露出导体层300a的图案化光致抗蚀剂层304。图案化光致抗蚀剂层304可通过光刻制作工艺来形成。

接着，对导体层300a进行回蚀刻制作工艺，而在存储单元区R1中的基底100上形成电荷存储层300d。电荷存储层300d具有凹陷306。电荷存储层300d在凹陷306的周围具有尖端T3。电荷存储层300d可为浮置栅极。此外，如图7所示，尖端T3的上视形状可为环状。在图7的实施例中，尖端T3的上视形状是以方环状为例，但本发明并不以此为限。在其他实施例中，尖端T3的上视形状可为圆环状。电荷存储层300d、栅极300b与栅极300c可源自相同材料层。亦即，电荷存储层300d、栅极300b与栅极300c可由相同材料层所形成。回蚀刻制作工艺例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。

请参照图6E，移除图案化光致抗蚀剂层304。图案化光致抗蚀剂层304的移除方法例如是干式去光致抗蚀剂法或湿式去光致抗蚀剂法。

接着，可对间隙壁120、间隙壁122与间隙壁124进行退缩制作工艺，而移除部分间隙壁120、间隙壁122与间隙壁124，使得电荷存储层300d的尖端T3高于间隙壁120，且使得栅极300b与栅极300c的顶面分别高于间隙壁122与间隙壁124。退缩制作工艺例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。

请参照图6F，可进行如同图1D与图1E的步骤，而形成介电层130a、栅极132a、间隙壁134、间隙壁136、间隙壁138与金属硅化物层140a～140h。栅极132a可填入凹陷306中。此外，介电层130a、栅极132a、间隙壁134、间隙壁136与间隙壁138的详细内容请参考图1D与图1E的说明，于此不再说明。

以下，通过图6F来说明本实施例的存储器结构30。在本实施例中，此外，虽然存储器结构30的形成方法是以上述方法为例进行说明，但本发明并不以此为限。

请参照图6F，存储器结构30包括基底100、电荷存储层300d、栅极132a、介电层102a与介电层130a。存储器结构30还可包括栅极300b、介电层102b、栅极300c与介电层102c中的至少一者。基底100包括存储单元区R1，且还可包括周边电路区R2。电荷存储层300d位于存储单元区R1中的基底100上。电荷存储层300d具有凹陷306。电荷存储层300d在凹陷306的周围具有尖端T3。栅极132a位于电荷存储层300d上。介电层102a位于电荷存储层300d与基底100之间。介电层130a位于栅极132a与电荷存储层300d之间。栅极300b位于存储单元区R1中的基底100上。介电层102b位于栅极300b与基底100之间。栅极300c位于周边电路区R2中的基底100上。介电层102c位于栅极300c与基底100之间。

此外，存储器结构30中的其余构件可参照上述实施例的说明。另外，存储器结构30中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。

基于上述实施例可知，在存储器结构30及其制造方法中，由于电荷存储层300d具有凹陷306，且电荷存储层300d在凹陷306的周围具有尖端T3，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构30的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。

综上所述，通过在上述实施例的存储器结构及其制造方法，可有效地降低抹除电压，且可提升存储器元件的写入次数与可靠度，进而提升存储器元件的电性效能。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。