阅读说明：本技术 存储器与集成电路的制造方法 (The manufacturing method of memory and integrated circuit ) 是由 龙翔澜 赖二琨 李明修 叶巧雯 于 2019-02-15 设计创作，主要内容包括：本发明公开了一种存储器与集成电路的制造方法,存储器包括具有多个存储单元阶层的一三维交叉点存储器,这些存储单元阶层设置在具有交替的宽区域与窄区域的第一存取线与第二存取线的交叉点上。三维交叉点存储器的制造方法包括使用三个图案来进行图案化：一第一图案,定义存储单元；一第二图案,定义第一存取线；一第三图案,定义第二存取线。通过减少光刻步骤的数目,可减少每一存储单元阶层的平均制造成本。(The invention discloses the manufacturing methods of a kind of memory and integrated circuit, memory includes a three dimensional intersection point memory with multiple storage unit stratum, these storage unit stratum are arranged on the crosspoint of the first access line and the second access line with alternate wide region and narrow region.The manufacturing method of three dimensional intersection point memory includes being patterned using three patterns: one first pattern, defines storage unit；One second pattern defines the first access line；One third pattern defines the second access line.By reducing the number of lithography step, the average manufacturing cost of each storage unit stratum can be reduced.)

存储器与集成电路的制造方法

技术领域

本发明属于存储器技术领域，涉及一种存储器与集成电路的制造方法，特别是有关于一种在三维交叉点结构(cross-point architecture)中的集成电路存储器技术(integrated circuit memory technology)与制造此装置的方法，包括使用包括相变材料的可编程电阻存储器材料的技术。

背景技术

许多使用相变材料与其他可编程电阻材料(programmable resistancematerial)的三维交叉点存储器(three-dimensional(3D)cross-point memory)技术已被提出。举例而言，Li等人发表于2004年9月的IEEE Transactions on Device andMaterials Reliability第4卷第3期的“Evaluation of SiO₂Antifuse in a 3D-OTPMemory”，描述了如同存储单元排列的多晶硅二极管及抗熔丝(anti-fuse)。Sasago等人发表于2009年超大规模集成电路研讨会科技论文文摘(Symposium on VLSI TechnologyDigest of Technical Papers)第24～25页的“Cross-Point Phase Change Memory with4F² Cell Size Driven by Low-Contact-Resistivity Poly-Si Diode”，描述了如同存储单元排列的多晶硅二极管以及相变单元。Kau等人发表于2009年国际电子元件会议(IEDM)09-617，第27.1.1～27.1.4页的“A Stackable Cross Point Phase Change Memory”，描述一种存储器柱(memory post)，此存储器柱包括具有相变单元而作为存取元件(accessdevice)的双向定限开关(ovonic threshold switch，OTS)。亦请参照美国专利案编号第6,579,760号公告日为2003年6月17日，发明人为Lung，所描述的“SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY”。

一三维交叉点存储器(3D cross-point memory)中，多个存储单元垂直地上下叠层，以提升可用于储存数据的一区域中的储存容量(amount of storage)。存储单元设置在交替排列的第一存取线(access line)(例如位线或字线)与第二存取线(例如字线或位线)的交叉点上。

然而，制造上的困难使三维交叉点存储器的成果相当有限。每一存储层存在多个关键光刻步骤(critical lithography step)。因此，制造此装置所需的关键光刻步骤的数目乘以存储单元层(layer ofmemory cells)的数目，并在一些方法中被实现。关键光刻步骤的执行是非常昂贵的。

由于对于集成电路存储器中的越来越高的存储器容量的需求持续上升，需要提供一种具有低制造成本而满足数据保存需求的三维交叉点存储器的制造方法。

发明内容

本技术的一方面包括一种三维交叉点存储器，具有在一第一存取线层(accessline layer)中的一第一方向上延伸的多个第一存取线与在一第二存取线层中的一第二方向上延伸的多个第二存取线。第一存取线与第二存取线具有交替的宽区域与窄区域(alternating wide regions and narrow regions)。第二存取线层中的多个第二存取线中的宽区域与第一存取线层中的多个第一存取线中的宽区域重叠在第一存取线与第二存取线之间的交叉点。一存储单元阵列(array of memory cells)设置在第一存取线与第二存取线之间的交叉点上。如果必要，可有更多的存储单元阵列的阶层。存储单元阵列的每一阶层包括设置在第一方向上延伸的第一存取线与在第二方向上延伸的第二存取线的交叉点上的存储单元，其中交叉点存在于第一存取线与第二存取线的宽区域中。一些实施例中，第一存取线包括一第一导电材料，第二存取线包括一第二导电材料，第一导电材料相异于第二导电材料。存储单元包括一开关单元或例如是一双向定限开关的引导元件(steeringdevice)，串联于包括一相变材料的一可编程存储器单元(programmable memoryelement)。

本技术的另一方面包括如上所述的三维交叉点存储器的一种集成电路的制造方法。此方法包括形成一第一材料叠层(stack of materials)，包括第一导电材料的层、可编程存储器单元的材料层(layer of materials)与第二导电材料的材料层。多个第一孔洞根据一第一图案而被刻蚀穿过第一叠层。可编程存储器单元的材料层被横向刻蚀穿过第一孔洞，以形成一存储单元阵列。一第一绝缘填充(insulating fill)接着形成在第一孔洞中。通过一第二图案所定义的多个第二孔洞被刻蚀穿过第一叠层。第一导电材料的层被横向刻蚀穿过第二孔洞，以形成多个第一存取线。一第二绝缘填充形成在第二孔洞中。接着，通过一第三图案所定义的第三孔洞被刻蚀穿过第一叠层。第二导电材料的层被横向刻蚀穿过第三孔洞，以形成多个第二存取线。

一些实施例中，第一图案、第二图案与第三图案包括孔洞阵列(arrays ofholes)，这些孔洞具有第一方向上的长度与第二方向上的宽度。第二图案中的孔洞的宽度短于第一图案中的孔洞的宽度。一些实施例中，第三图案中的孔洞的长度短于第一图案中的孔洞的长度。第二图案与第三图案中的孔洞可以是椭圆形或类椭圆形的，类椭圆形在某种程度上具有长轴与短轴(包括矩形与其他的矩形多边形(oblong polygon))。第二图案中的孔洞的长轴对准于第一存取线的方向，第一存取线的侧面通过第一导电材料的横向刻蚀的刻蚀周长来定义。第三图案中的孔洞的长轴对准于第二存取线的方向，第二存取线的侧面通过第二导电材料的横向刻蚀的刻蚀周长来定义。第一图案中的孔洞可以是圆形、或具有其他的形状(包括方形与其他多边形)，其具有在第一方向与第二方向上趋近相等的长度与宽度。

一些实施例中，可使用三个光刻步骤来制造本文所述的三维交叉点存储器：一第一光刻步骤，定义多个孔洞以使用第一图案在三维交叉点存储器中的多阶层而通过横向刻蚀来进行存储单元的形成；一第二光刻步骤，定义多个孔洞以使用第二图案而通过横向刻蚀来进行第一存取线的形成；与一第三光刻步骤，定义多个孔洞以使用第三图案而通过横向刻蚀来进行第二存取线的形成。当在三维交叉点存储器中的存储单元层(memory celllayer)的数目提升，光刻步骤的数目保持相同。通过减少光刻步骤的数目，可减少每一存储单元层的平均制造成本。

参照的附图、

具体实施方式

与权利要求书，可理解本文所述的技术的其他特征、方面与优点。

附图说明

图1绘示具有第一存取线与第二存取线的三维交叉点存储器，第一存取线与第二存取线具有交替的宽区域与窄区域。

图2绘示一存储单元范例。

图3～图14C绘示制造具有第一存取线与第二存取线的三维交叉点存储器的制造流程范例的阶段，第一存取线与第二存取线具有交替的宽区域与窄区域。

图15绘示使用工艺范例所制造的三维交叉点存储器的X-Z剖面图。

图16A～图18B绘示图15的三维交叉点存储器的X-Y布局。

图19绘示具有三维交叉点存储器的存储器的制造方法的流程图，三维交叉点存储器具有第一存取线与第二存取线，第一存取线与第二存取线具有交替的宽区域与窄区域。

图20为根据本发明的一实施例的集成电路的简化方框图。

【符号说明】

100：三维交叉点存储器

101、102、103、104、105、106：第一存取线

111、112、113、114、115、116：第二存取线

117、119、122：宽区域

118、120：窄区域

121：存储单元

131：第二存取线译码器

133：第一存取线译码器

208：可编程存储器单元

210：势垒层

212：开关单元

300：第一叠层

302、304、306、308、310、312、314、316、318、320、322、324、326：层

402、404、406、408、410、412、414、416、418：第一孔洞

420：长度

422：宽度

424：第一孔洞图案

502、504、506、508、510、512、514、516、518：孔洞

600：第一存储单元阶层

602、604、606、608：存储单元

720：第一绝缘填充

802、804、806、808、810、812、814、816、818：第二孔洞

820：长度

822：宽度

824：第二孔洞图案

900：第一存取线层

902、906、911：窄区域

904、908：宽区域

910、912：第一存取线

1020：第二绝缘填充

1102、1104、1106、1108、1110、1112、1114、1116、1118：第三孔洞

11120：长度

1122：宽度

1124：第三孔洞图案

1200：第二存取线层

1202、1206、1211：窄区域

1204、1208：宽区域

1210、1212：第二存取线

1310：表面

1410：介电衬垫

1500：叠层

1501、1502、1503：存储单元

1511、1513：第一存取线

1512、1514：第二存取线

1521、1531、1541：可编程存储器单元

1522、1532、1542：势垒层

1523、1533、1543：开关单元

1602：第一存储单元阶层

1604：第二存储单元阶层

1606：第三存储单元阶层

1702、1706：第一存取线层

1704、1708：宽区域

1802、1806：第二存取线层

1804、1808：宽区域

1901～1909：步骤

2000：三维交叉点存储器阵列

2001：平面与列译码器

2002：字线

2003：行译码器

2004：位线

2005、2007：总线

2006：方块

2008：偏压安排供给电压

2009：控制电路

2011：数据输入线

2015：数据输出线

2050：集成电路

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

参照图1～图20来提供本发明的实施例的详细说明。

图1绘示具有第一存取线与第二存取线的一三维交叉点存储器100，第一存取线与第二存取线具有交替的宽区域与窄区域(alternating wide and narrow regions)。三维交叉点存储器100包括多个存储单元，其包括存储单元121。多个存储单元设置在多个第一存取线101、102、103、104、105及106与多个第二存取线111、112、113、114、115及116的交叉点，第一存取线101、102、103、104、105及106在一第一方向(亦即列方向或图1的Y方向)上延伸，第二存取线111、112、113、114、115及116在一第二方向(亦即行方向或图1的X方向)上延伸。第一存取线与第二存取线具有交替的宽区域与窄区域。举例而言，第二存取线116依序具有宽区域117、窄区域118、宽区域119、窄区域120与宽区域122。第一方向与第二方向为正交方向或非平行方向，以使一交叉点阵列(array of cross points)形成在第一存取线与第二存取线的重叠的宽区域之间。每一存储单元连接至一特定第一存取线的一宽区域与一特定第二存取线的一宽区域。举例而言，存储单元121连接至第一存取线101的一宽区域与第二存取线111的一宽区域。

实施于图1的配置中的三维交叉点存储器可具有多个存储单元阶层(1evel ofmemory cells)以及每一阶层中的多条第一存取线与多条第二存取线以进行超高密度存储器的形成。具有多重存储单元阶层(multiple levels of memory cells)的一三维交叉点存储器具有多个第一存取线层与多个第二存取线层，第二存取线层与第一存取线层交错配置。每一第一存取线层包括多个第一存取线，每一第二存取线层包括多个第二存取线。图1中的三维交叉点存储器包括三个存储单元阶层、两个第一存取线层与两个第二存取线层。连续的存储单元阶层共享一第一存取线层或一第二存取线层。三维交叉点存储器中的第一存储单元阶层***在包括第一存取线101、102及103的一第一存取线层与包括第二存取线111、112及113的一第二存取线层之间。三维交叉点存储器中的第二存储单元阶层***在包括第二存取线111、112及113的一第二存取线层与包括第一存取线104、105及106的一第一存取线层之间。三维交叉点存储器中的第三存储单元阶层***在包括第一存取线104、105及106的一第一存取线层与包括第二存取线114、115及116的一第二存取线层之间。其他的三维配置可以被实现。

第一存取线101、102、103、104、105及106包括一第一导电材料，第二存取线111、112、113、114、115及116包括一第二导电材料。第一导电材料与第二导电材料可包括各种金属、类金属材料、掺杂半导体存取线(doped semiconductor access line)或其组合。第一导电材料与第二导电材料的例子包括钨(W)、铝(Al)、铜(Cu)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钨(tungsten nitride，WN)、掺杂多晶硅(doped polysilicon)、硅化钴(cobalt silicide，CoSi)、硅化钨(tungsten silicide，WSi)、氮化钛/钨/氮化钛(TiN/W/TiN)与其他材料。

一些实施例中，第一导电材料不同于第二导电材料以支持横向刻蚀工艺(lateraletch process)，第一导电材料与第二导电材料在材料之间是可选择的。举例而言，图1的三维交叉点存储器的一实施例中，第一存取线中的第一导电材料可以是钨，第二存取线中的第二导电材料可以是铜。另一示例实施例中，第一存取线中的第一导电材料可以是氮化钛，第二存取线中的第二导电材料可以是氮化钨。

三维交叉点阵列(cross-point array)包括存取线，其耦接且电气通信于一第一存取线译码器133与一第二存取线译码器131，其中第一存取线译码器与第二存取线译码器可包括驱动器与偏压选择器(bias voltage selector)，以在写入操作或读取操作中施加偏压至选择的第一存取线与第二存取线、未选择的第一存取线与第二存取线。此实施例中，多个第一存取线耦接至一第一存取线译码器133，多个第二存取线耦接至一第二存取线译码器131。感测放大器(未绘示于图1)可连接至第一存取线或第二存取线。此处所述的技术的实施例中，感测放大器耦接至第一存取线与第二存取线的其中一个，例如是基于电流镜的负载电路(current mirror based load circuit)的电流源电路(current sourcecircuit)被连接以限制读取操作与写入操作的期间的电流。

图2为图1的一示例存储单元121的放大图。存储单元121具有接触于第一存取线101的一可编程存储器单元208与接触于第二存取线111的一开关单元212。一势垒层210设置在可编程存储器单元208与开关单元212之间。图2的三维交叉点存储器中，存储单元被倒置，以使可编程存储器单元可接触或邻近于一第一存取线，且开关单元可接触或邻近于一第二存取线。一些实施例中，每一阶层可具有自己的第一存取线与第二存取线的存取线层。一些实施例中，存储单元不被倒置，以使开关单元可接触于第一存取线或第二存取线。

可编程存储器单元208可包括可编程电阻材料层(layer of programmableresistance material)。可编程电阻材料可具有代表位“0”的一第一电阻值与代表位“1”的一第二电阻值。一些实施例中，超过两个的电阻值可用以在每个单元储存多位。一实施例中，可编程存储器单元208包括用作可编程电阻材料的相变存储器材料层(layer of phasechange memory material)。

通过能量的应用，例如热或电流，相变材料可在一相对高电阻状态、非晶相、一相对低电阻状态与晶相之间转换。可编程存储器单元208的相变材料可包括硫族化合物材料(chalcogenide-based material)与其他材料。硫族化合物合金包括硫族化合物与例如是过渡金属的其他材料的组合。一硫族化合物合金通常包含来自元素周期表的IV A族的一个或多个元素，例如锗(Ge)与锡(Sn)。时常地，硫族化合物合金包括一个或多个的锑(Sb)、镓(Ga)、铟(In)与银(Ag)的组合。许多相变存储器材料(phase change based memorymaterials)已说明于技术文献中，包括的合金有：镓/锑(Ga/Sb)、钢/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、钢/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)与碲/锗/锑/硫(Te/Ge/Sb/S)。锗/锑/碲(Ge/Sb/Te)合金的家族中，各种的合金组成可以是可使用的。此组成可以例如是Ge₂Sb₂Te₅、GeSb₂Te₄与GeSb₄Te₇。更一般地说，例如是铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)的一过渡金属与其混和物或合金可与锗/锑/碲(Ge/Sb/Te)或镓/锑/碲(Ga/Sb/Te)结合，以形成具有可编程电阻性质(programmable resistive property)的一相变合金(phase change alloy)。存储器材料的特定例子公开于美国专利案编号第5,687,112号第11～13栏，发明人为Ovshinsky，其例子可通过引用并入的方式将该文献全文内容收录至本文中。各种相变存储器公开于美国专利案编号第6,579,760号，标题为“SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY”，此专利案的内容可通过引用并入的方式，将全文内容收录至本文中。

一实施例中，可编程存储器单元208可以是一电阻式随机存取存储器(resistiverandom access memory)或一铁电随机存取存储器(ferroelectric random accessmemory)。可编程存储器单元208中的可编程电阻材料可以是一金属氧化物，例如氧化铪(hafnium oxide)、氧化镁(magnesium oxide)、氧化镍(nickel oxide)、氧化铌(niobiumoxide)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化钒(vanadium oxide)、氧化钨(tungsten oxide)、氧化锌(zinc oxide)或氧化钴(cobalt oxide)。一些实施例中，其他的电阻式存储器结构可以被实现，例如金属氧化物电阻式存储器(metal-oxideresistive memories)、磁性电阻式存储器(magnetic resistive memories)与导电桥电阻式存储器(conducting-bridge resistive memories)等。

一些实施例中，开关单元212可以为一双向阈值开关(ovonic threshold switch，OTS)，其包括一硫族化合物材料。包括一双向阈值开关的一实施例中，一读取操作包括在第一存取线与第二存取线施加一电压，其超过双向阈值开关的一阈值(threshold)。其他实施例中，开关单元可包括其他类型的装置，其包括定向装置(directional devices)，例如一二极管与其他的双向装置(bi-directional devices)。

一范例中，一双向阈值开关开关单元(OTS switch element)可包括用作一双向阈值开关的一硫族化合物层(1ayer of chalcogenide)，例如硒化砷(As₂Se₃)、碲化锌(ZnTe)与硒化锗(GeSe)。双向阈值开关开关单元具有例如约5纳米至约25纳米的厚度。一些实施例中，开关单元可包括一硫族化合物与由碲(Te)、硒(Se)、锗(Ge)、硅(Si)、砷(As)、钛(Ti)、硫(S)与锑(Sb)所组成的群组的一个或多个元素。

势垒层210包括一材料或多个材料的结合，以在开关单元212与可编程存储器单元208之间提供适合的附着力。势垒层210阻挡从可编程存储器单元至开关单元的杂质的移动，反之亦然。势垒层可以由具有约3纳米至约30纳米的厚度的一导电材料或一半导体材料所组成。势垒层210的合适材料可包括一金属氮化物，例如氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钨(tungsten nitride，WN)、氮化钼(molybdenum nitride，MoN)、氮化硅钛(titanium silicon nitride，TiSiN)、氮化铝钛(titanium aluminum nitride，TiAlN)。除了金属氮化物，例如是碳化钛(titaniumcarbide，TiC)、碳化钨(tungsten carbide，WC)、石墨(C)、其他碳(C)形式、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(titanium silicide，TiSi)、硅化钽(tantalum silicide，TaSi)与钨化钛(titanium tungsten，TiW)的导电材料可以用于势垒层210。

图3～图14C绘示具有第一存取线与第二存取线的一三维交叉点存储器的一制造流程范例，第一存取线与第二存取线具有类似图1的交替的宽区域与窄区域。制造流程包括三个图案：一第一图案，定义存储单元；一第二图案，定义第一存取线；与一第三图案，定义第二存取线。第一图案包括一孔洞阵列，孔洞具有在第一方向上的一长度与在第二方向上的一宽度。第一图案中的孔洞可具有圆形、方形、矩形、椭圆形、多边形等形状。第一图案中的孔洞可以是圆形的、或在第一方向与第二方向上具有趋近相等的长度与宽度的其他形状(包括方形与其他多边形)。

类似于第一图案，第二图案与第三图案包括孔洞阵列，这些孔洞具有在第一方向上的长度与在第二方向上的宽度。第二图案与第三图案中的孔洞可以为椭圆形的或类椭圆形的，类椭圆形在某种程度上具有长轴与短轴(包括矩形与其他的矩形多边形)。第二图案中的孔洞的长轴对准于第一存取线的方向，第一存取线的侧面通过第一导电材料的横向刻蚀的刻蚀周长来定义。第三图案中的孔洞的长轴对准于第二存取线的方向，第二存取线的侧面通过第二导电材料的横向刻蚀的刻蚀周长来定义。一些实施例中，第二图案中的孔洞的宽度可以短于第一图案中的孔洞的宽度，第三图案的长度可以短于第一图案的长度。这些实施例中，第二图案的长度可以相同于第一图案的长度，第三图案的宽度可以相同于第一图案的宽度。其他实施例中，第二图案的长度可以短于第一图案的长度，第三图案的宽度短于第一图案的宽度。这些实施例中，第二图案的宽度可以相同于第一图案的宽度，第二图案的长度可以相同于第一图案的长度。图3绘示在形成具有材料层302～326的一第一叠层300之后的工艺中的一阶段。第一叠层300可被形成在一集成电路基板(integratedcircuit substrate)或其他类型的绝缘板(insulating base)上。一些实施例中，可以有电路位于第一叠层300之下。形成第一叠层300的工艺包括沉积第一导电材料的一第一层302、可编程存储器单元的一第一材料层304、势垒层的一第一材料层306、开关单元的一第一材料层308、一第二导电材料的一第一层310、开关单元的一第二材料层312、势垒层的一第二材料层314、可编程存储器单元的一第二材料层316、第一导电材料的一第二层318、可编程存储器单元的一第三材料层320、势垒层的一第三材料层322、开关单元的一第三材料层324与第二导电材料的一第二层326。具有三层存储单元阶层的一三维交叉点存储单元装置(3Dcross-point memory cell device)可由第一叠层300来形成。

层302、310、318及326中的第一导电材料与第二导电材料可包括如上所述的氮化钛、钨与氮化钛的一多层组合(multilayer combination)，第一导电材料相异于第二导电材料。其他的材料组合可被使用。这些第一导电材料与第二导电材料可使用例如是一个或多个的化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)与原子层沉积(atomic layer deposition，ALD)工艺来进行沉积。

层308、312及324中的开关单元的材料可包括一双向阈值开关单元(ovonicthreshold switch element)的材料，例如上述的材料。可编程存储器单元包括相变材料的实施例中，开关单元的材料层308、312及324可通过物理气相沉积(PVD)、溅镀(sputtering)或一磁控管溅镀方法(magnetron-sputtering method)来进行沉积，磁控管溅镀方法例如是在1毫托(mTorr)～100毫托的压力下使用氩(Ar)、氮气(N₂)和/或氦(He)等的源气体(source gas)。或者，此层也可使用化学气相沉积(chemical vapor deposition，CVD)与原子层沉积(atomic layer deposition，ALD)来形成。

层306、314及322中的势垒层的材料可根据可编程电阻性存储器单元(programmable resistance memory element)来选择包括各种势垒材料(barriermaterial)。对于一相变存储器单元(phase change memory element)，一合适的势垒材料可以是氮化钛。替代实施例可包括碳种类(carbon variety)，包括碳纳米管与石墨。此外，例如是碳化硅(silicon carbide)与其他的导电势垒材料的材料可被使用。势垒层的这些材料可使用例如是一个或多个的化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)与原子层沉积(atomic layer deposition，ALD)工艺来进行沉积。

层304、316及320中的可编程存储器单元的材料可包括各种相变材料。相变材料的例子包括硫族化合物材料，例如是镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)与碲/锗/锑/硫(Te/Ge/Sb/S)的合金。可编程存储器单元的这些材料可使用例如是一个或多个的化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)与原子层沉积(atomic layer deposition，ALD)工艺来进行沉积。

图4A绘示在图案化第一叠层300之后的一制造阶段，以定义穿过此实施例中的叠层至基板的一孔洞阵列。此孔洞阵列包括多个第一孔洞402、404、406、408、410、412、414、416及418。图4B、图4C及图4D分别绘示第一导电材料的第一层302、可编程存储器单元的第一材料层304与一第二导电材料的第一层310的X-Y布局。如图4B所绘示，孔洞阵列使用一第一孔洞图案(hole pattern)424来形成，以定义多个第一孔洞402、404、406、408、410、412、414、416及418。绘示于图4B的第一孔洞图案为一圆形。然而，例如是方形或多边形的其他孔洞图案的形状亦可被使用。第一图案具有在第一方向上的一长度420与在第二方向上的一宽度422。第一图案定义了具有在第一方向上的长度420与在第二方向上的宽度422的第一孔洞。此实施例中，第一方向上的长度420与在第二方向上的宽度422大约相等。可通过在第一叠层上沉积一光刻胶(photoresist)的一光刻工艺(lithography process)，曝露光刻胶中的一第一图案，移除曝露的光刻胶的区域，刻蚀未被光刻胶所保护的区域、且在刻蚀之后移除此光刻胶，来实现多个第一孔洞的图案化。

在穿过多个第一孔洞的横向刻蚀的工艺的期间(在完成之前)，图5A、图5B及图5C分别绘示第一导电材料的第一层302、可编程存储器单元的第一材料层304与一第二导电材料的第一层310的X-Y布局。此横向刻蚀选择用于可编程存储器单元的第一材料层304、非用于可编程存储器单元的第二材料层316、且非用于可编程存储器单元的第三材料层320。选择性刻蚀工艺(selective etching process)并非刻蚀(至少非实质上)第一导电材料的层或第二导电材料的层。如图5A～图5C所绘示，相较于第一孔洞402、404、406、408、410、412、414、416及418，此刻蚀工艺在可编程存储器单元的第一材料层304中产生更大的孔洞502、504、506、508、510、512、514、516及518。一反应离子刻蚀工艺(reactive-ion etchingprocess)可用以刻蚀可编程存储器单元的材料层。

势垒层的第一材料层306、开关单元的第一材料层308、开关单元的第二材料层312、势垒层的第二材料层314、势垒层的第三材料层322、开关单元的第三材料层324与可编程存储器单元的材料层304、316及320亦被横向刻蚀。一些实施例中，可编程存储器单元的材料层、势垒层的材料层与开关单元的材料层以相同的速率进行刻蚀。一些实施例中，可编程存储器单元的材料层、势垒层的材料层与开关单元的材料层以不同的速率进行刻蚀，例如是通过使用多重刻蚀化学(multiple etch chemistries)以进行横向刻蚀来修改此工艺，此横向刻蚀选择用于可编程存储器单元的材料以确保存储单元具有或多或少的平坦的侧表面(even side surface)。

在完成穿过可编程存储器单元的第一材料层304的多个第一孔洞的选择性横向刻蚀(selective lateral etching)之后，非移除可编程存储器单元的第二材料层316，且非移除可编程存储器单元的第三材料层320，图6A、图6B及图6C分别绘示第一导电材料的第一层302、可编程存储器单元的第一材料层304与一第二导电材料的第一层310的X-Y布局。一旦完成此阶段中的横向刻蚀，彼此分离的存储单元柱(memory cell pillar)留下横向刻蚀的周长。存储单元柱提供包括存储单元602、604、606及608的一第一存储单元阶层600，由于刻蚀工艺所形成。类似地，一第二存储单元阶层与一第三存储单元阶层分别形成在可编程存储器单元的第二材料层316与可编程存储器单元的第三材料层320。

在形成一第一绝缘填充720于第一孔洞中与存储单元周围的刻蚀区域(etchedregion)中之后，图7A、图7B及图7C分别绘示第一导电材料的第一层302、第一存储单元阶层600与一第二导电材料的第一层310的X-Y布局。可通过氧化硅或其他适合用于交叉点结构的绝缘填充材料的沉积来形成绝缘填充。亦可使用其他的低介电常数(low-k)的介电质。第一绝缘填充的形成可使用例如是一旋转式工艺(spin-on process)、化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、低压化学气相沉积(LPCVD)与高密度等离子体化学气相沉积(HDPCVD)来实现。

图8A、图8B及图8C绘示在进行图案化以形成一第二孔洞阵列之后的一制造阶段，此第二孔洞阵列包括对准于第一孔洞阵列的多个第二孔洞802、804、806、808、810、812、814、816及818。图8A、图8B及图8C分别绘示第一导电材料的第一层302、第一存储单元阶层600与一第二导电材料的第一层310的X-Y布局。如图8A所绘示，第二孔洞阵列可使用一第二孔洞图案824以定义具有一椭圆形或长椭圆形的形状的多个第二孔洞802、804、806、808、810、812、814、816及818。第二孔洞图案824具有在第一方向上的一长度820(长轴)与在第二方向上的一宽度822(短轴)，长度820趋近相等于第一孔洞图案424的长度，宽度822短于第一孔洞图案424的宽度。第二孔洞图案824的长度820长于第二孔洞图案824的宽度822。第二图案定义了具有在第一方向上的长度820(长轴)与在第二方向上的宽度822(短轴)的第二孔洞，第二孔洞的长度长于第二孔洞的宽度。多个第二孔洞的图案化可通过一光刻工艺来完成。如图8B所绘示，第二孔洞在多个存储单元之间被图案化。

图9A、图9B及图9C绘示在穿过第二孔洞802、804、806、808、810、812、814、816及818的第一导电材料的层302的选择性横向刻蚀以形成多个第一存取线(例如第一存取线910、912)之后的一制造阶段。图9A、图9B及图9C绘示一第一存取线层900、可编程存储器单元的第一材料层304与一第二导电材料的第一层310的X-Y布局，第一存取线层900由包括第一存取线的第一导电材料的层302所形成，第一存取线所具有的侧面通过选择性横向刻蚀的周长来定义。由于第二导电材料与存储单元中的材料相异于第一导电材料，选择性刻蚀工艺并非刻蚀存储单元或第二导电材料的层。一反应离子刻蚀工艺可用以刻蚀第一导电材料的材料层302。

如图9A所绘示，当刻蚀工艺通过第二孔洞来进行且第二孔洞在第一方向上的长度长于在第二方向上的宽度，由于此刻蚀工艺，具有交替的宽区域与窄区域的多个第一存取线被形成。举例而言，第一存取线层900包括第一存取线910、912。第一存取线910依序具有一窄区域902、一宽区域904、一窄区域906、一宽区域908与一窄区域911。

图10A、图10B及图10C绘示在形成一第二绝缘填充1020于第二孔洞中之后的一制造阶段。在形成第二绝缘填充1020于第二孔洞中与第一存取线周围的刻蚀区域中之后，图10A、图10B及图10C分别绘示第一存取线层900、第一存储单元阶层600与一第二导电材料的第一层310的X-Y布局。可通过氧化硅或其他适合用于交叉点结构的绝缘填充材料的沉积来形成第二绝缘填充。亦可使用其他低介电常数(low-k)的介电质。第二绝缘填充的形成可使用例如是一旋转式工艺(spin-on process)、化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、低压化学气相沉积(LPCVD)与高密度等离子体化学气相沉积(HDPCVD)来实现。

图11A、图11B及图11C绘示在图案化对准于第一孔洞阵列的一第三孔洞阵列之后的一制造阶段，第三孔洞阵列包括多个第三孔洞1102、1104、1106、1108、1110、1112、1114、1116、1118。图11A、图11B及图11C分别绘示第一存取线层900、第一存储单元阶层600与一第二导电材料的第一层310的X-Y布局。如图11A所绘示，一第三孔洞图案1124可用以定义多个第三孔洞1102、1104、1106、1108、1110、1112、1114、1116、1118。第三孔洞图案1124具有在第一方向上的一长度1120(短轴)与在第二方向上的一宽度1122(长轴)，长度1120短于第一孔洞图案的长度，宽度1122趋近相等于第一孔洞图案424的宽度。第三孔洞图案1124的长度1120短于第三孔洞图案1124的宽度1122。第三孔洞图案定义了具有在第一方向上的长度1120与在第二方向上的宽度1122的第三孔洞，第二孔洞的长度(亦即长度维度(lengthdimension)的短轴)短于第二孔洞的宽度(亦即宽度维度(width dimension)的长轴)。多个第三孔洞的图案化可通过一光刻工艺来实现。如图11B所绘示，第三孔洞在多个存储单元之间被图案化。

图12A、图12B及图12C绘示在穿过第三孔洞1102、1104、1106、1108、1110、1112、1114、1116、1118的第二导电材料的选择性横向刻蚀以形成包括多个第二存取线的多个第二存取线之后的一制造阶段，这些第二存取线所具有的侧面通过选择性横向刻蚀的周长来定义。图12A、图12B及图12C绘示一第一存取线层900、第一存储单元阶层600与一第二存取线层1200的X-Y布局，第二存取线层1200由第二导电材料的第一层310所形成。由于第一导电材料与存储单元中的材料相异于第二导电材料，选择性刻蚀工艺并非刻蚀存储单元或第一存取线。一反应离子刻蚀工艺可用以刻蚀第二导电材料的层。

如图12C所绘示，当刻蚀工艺通过一第三孔洞阵列来进行且这些孔洞在第一方向上的长度短于在第二方向上的宽度，由于此刻蚀工艺，具有交替的宽区域与窄区域的多个第二存取线被形成。举例而言，第二存取线层1200包括第二存取线1210、1212。第二存取线1210依序具有一窄区域1202、一宽区域1204、一窄区域1206、一宽区域1208与一窄区域1211。

图13A、图13B及图13C绘示在通过一刻蚀工艺来移除第一绝缘填充与第二绝缘填充之后的一制造阶段。图13A、图13B及图13C绘示第一存取线层900、第一存储单元阶层600与第二存取线层1200的X-Y布局。此移除工艺曝露了存储单元、第一存取线与第二存取线的多个表面1310。

在使用一介电材料来内衬(lining)曝露表面(exposed surface)1310以形成介电衬垫(dielectric liner)1410之后，图14A、图14B及图14C绘示第一存取线层900、第一存储单元阶层600与第二存取线层1200的X-Y布局。介电衬垫1410可包括介电材料，具有例如是一介电质，例如SiO_x、SiN_x、氧化铝(Al₂O₃)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)、氧化镧(La₂O₃)、AlSiO、HfSiO、与ZrSiO等，其中例如是SiN_x与二氧化铪(HfO₂)的高介电常数(high-k)的介电质于一些实施例中较佳的。高介电常数的介电质具有高于二氧化硅(SiO₂)的介电常数的介电常数。一些实施例中，高介电常数的介电衬垫的厚度可在0.1纳米至20纳米的范围内。一些实施例中，在1纳米至3纳米的范围内的厚度为较佳的。一介电衬垫可使用高度兼容化学气相沉积(highly conforming chemical vapor deposition)或原子层沉积来进行沉积。多个空隙可在多个存取线之间的结构中的多个存储单元之间来形成。

一些实施例中，一介电材料层(layer of dielectric material)可被沉积在三维交叉点存储器的顶部上以在随后的制造步骤(fabrication step)的期间保护存储器，例如后段工艺(back end ofline，BEOL)制造步骤。一些实施例中，可合并顶端的存取线层的顶部上的介电衬垫以在三维交叉点存储器的顶部上形成一介电质层(dielectric layer)。

一些实施例中，在使用一介电材料来内衬曝露表面以形成介电衬垫之后，一非高介电常数的介电材料可用以填充多个空隙。气隙(air gap)可形成在多个存储器柱(memorypillar)之间的介电材料的内部。

一些实施例中，在穿过第三孔洞的第二导电材料的选择性横向刻蚀之后，一高介电常数的介电材料可用以填充在横向刻蚀工艺的期间所产生的空隙与第三孔洞。

图15绘示三维交叉点存储器中的一存储单元叠层(stack of memory cell)的X-Z剖面图，此存储单元叠层使用图3～图14C所述的制造流程范例来进行制造。例如是叠层1500的一M阶层三维交叉点存储器阵列(3Dcross-point memory array)中的一存储单元“叠层”包括彼此上下直接叠层的M数目的存储单元。叠层1500包括彼此上下叠层的在第一阶层的存储单元1501、在第二阶层的存储单元1502与在第三阶层的存储单元1503。存储单元1501包括一可编程存储器单元1521、一势垒层1522与一开关单元1523。图15的存储单元1502包括一可编程存储器单元1531、一势垒层1532与一开关单元1533。图15的存储单元1503包括一可编程存储器单元1541、一势垒层1542与一开关单元1543。

图16A、图16B及图16C分别绘示图15的存储单元叠层1500的第一存储单元阶层1602、第二存储单元阶层1604与第三存储单元阶层1606的X-Y布局。图16A的第一存储单元阶层1602包括来自图15的存储单元1501。图16B的第二存储单元阶层1604包括来自图15的存储单元1502。图16C的第三存储单元阶层1606包括来自图15的存储单元1503。为了清楚起见，只有存储单元的可编程存储器单元的X-Y布局显示于图16A、图16B及图16C。

请参照图15，存储单元1501、1502、1503位于两个第一存取线层(图17A的第一存取线层1702与图17B的第一存取线层1706)与两个第二存取线层(图18A的第二存取线层1802与图18B的第二存取线层1806)之间的交叉点。位于第一阶层的存储单元1501***在图17A的第一存取线层1702的第一存取线1511的宽区域(图17A的宽区域1704)与图18A的第二存取线层1802的第二存取线1512的宽区域(图18A的宽区域1804)之间。位于第二阶层的存储单元1502***在图18A的第二存取线层1802的第二存取线1512的宽区域(图18A的宽区域1804)与图17B的第一存取线层1706的第一存取线1513的宽区域(图17B的宽区域1708)之间。位于第三阶层的存储单元1503***在图17B的第一存取线层1706的第一存取线1513的宽区域(图17B的宽区域1708)与图18B的第二存取线层1806的第二存取线1514的宽区域(图18B的宽区域1808)之间。

图19绘示制造具有第一存取线与第二存取线的一三维交叉点存储器的制造方法的流程图，第一存取线与第二存取线具有交替的宽区域与窄区域。此方法包括在步骤1901形成一第一材料叠层，包括一第一导电材料的材料层、可编程存储器单元的材料层、势垒层的材料层、开关单元的材料层、一第二导电材料的材料层(例如图3的第一叠层300)。在步骤1902，包括多个第一孔洞(例如图4A的第一孔洞402、404、406、408、410、412、414、416、418)的一第一孔洞阵列根据一第一孔洞图案(例如图4B的第一孔洞图案424)而被刻蚀穿过第一叠层。在步骤1903，可编程存储器单元的材料层、势垒层的材料层、开关单元的材料层被选择性横向刻蚀穿过第一孔洞，以形成一存储单元阵列(例如图6B的存储单元602、604、606、608)。在步骤1904，一第一绝缘填充(例如图7A的第一绝缘填充720)形成在第一孔洞中。在步骤1905，通过一第二孔洞图案(例如图8A的第二孔洞图案824)所定义的包括多个第二孔洞(例如图8A的第二孔洞802、804、806、808、810、812、814、816、818)的一第二孔洞阵列被刻蚀穿过第一叠层。在步骤1906，第一导电材料的材料层被选择性横向刻蚀穿过第二孔洞，以形成多个第一存取线(例如图9A的第一存取线910、912)。在步骤1907，一第二绝缘填充(例如图10A的第二绝缘填充1020)形成在第二孔洞中。在步骤1908，通过一第三孔洞图案(例如图11A的第三孔洞图案1124)所定义的包括多个第三孔洞(例如图11A的第三孔洞1102、1104、1106、1108、1110、1112、1114、1116、1118)的一第三孔洞阵列被刻蚀穿过第一叠层。在步骤1909，第二导电材料的材料层被选择性横向刻蚀穿过第三孔洞以形成多个第二存取线(例如图12C的第二存取线1210、1212)。

此方法包括形成在一第一方向上延伸的多个第一存取线，这些第一存取线(例如图9A的第一存取线910、912)具有交替的宽区域与窄区域。

此方法包括形成在一第二方向上延伸的多个第二存取线(例如图12C的第二存取线1210、1212)。第二存取线具有交替的宽区域与窄区域。多个第二存取线的多个第二存取线中的宽区域与多个第一存取线的多个第一存取线中的宽区域重叠在第一存取线与第二存取线之间的交叉点。

此方法包括形成设置在第一存取线与第二存取线之间的交叉点(图15)上的一存储单元阵列(例如图6B的存储单元602、604、606、608)。

此方法包括形成一第一导电材料的第一存取线与形成一第二导电材料的第二存取线，第一导电材料相异于第二导电材料。

此方法包括移除第一绝缘填充与第二绝缘填充，曝露存储单元、多个第一存取线与多个第二存取线的表面，用一介电材料来内衬至少其中一个曝露表面以形成介电衬垫(例如图14A的介电衬垫1410)。

一些实施例中，三维交叉点存储器装置(3D cross-point memory device)包括沿着第一方向与第二方向所叠层的多个导电层，其中每一导电层包括导线。多个存储器单元(memory element)位于多个导电层之间。在一第一方向上延伸的每一导线包括在所述导线的侧壁上的至少两个转折点(inflection point)或凸出部(protrusion portion)，所述导线沿着正交于第一方向的一第二方向延伸。三维交叉点存储器装置中的存储器单元彼此分离。一些实施例中，存储器单元相变存储器材料(phase change memory material)。一些实施例中，每一存储器单元包括一钻石形(diamond shape)。一些实施例中，每一存储器单元具有四个侧壁的一柱体(pillar)。四个转折点位于存储器单元柱(memory elementpillar)中的四个侧壁之间。转折点的形状通过穿过第一孔洞的可编程存储器单元的材料层、势垒层的材料层与开关单元的材料层的选择性横向刻蚀(selectively laterallyetching)来定义。

另一制造方法范例包括形成一第一暂置层(dummy layer)的一叠层、一存储层与一第二暂置层；形成穿过此叠层的孔洞；选择性刻蚀以移除存储层的部分区域与形成多个存储器单元；填充一介电材料；形成多个第一各向异性贯穿开口(anisotropic through-hole)，每一第一各向异性贯穿开口在一第一方向上延伸；选择性刻蚀以移除第一暂置层的部分区域，以连接相同的行中的第一各向异性贯穿开口，且形成多个第一导线；填充介电材料；形成多个第二各向异性贯穿开口，每一第二各向异性贯穿开口在一第二方向上延伸；且选择性刻蚀以移除第二暂置层的部分区域以连接在相同的列中的第二各向异性贯穿开口，并形成多个第二导线。

图20显示包括一三维交叉点存储器阵列2000的一集成电路2050，三维交叉点存储器阵列2000包括存储单元和具有交替的宽区域与窄区域第一存取线与第二存取线，通过如本文所述的三孔洞刻蚀工艺所形成。一平面与列译码器(plane and row decoder)2001耦接且电气通信于多个字线2002，沿着三维交叉点存储器阵列2000中的列来排列。一行译码器2003耦接且电气通信于多个位线2004，沿着三维交叉点存储器阵列2000中的行来排列，以读取来自三维交叉点存储器阵列2000中的存储单元的数据与写入数据至三维交叉点存储器阵列2000中的存储单元。地址从总线(bus)2005上供应至平面与列译码器2001与行译码器2003。感测放大器、例如是预充电路(pre-charge circuit)等的其他支持电路(supporting circuitry)与方块2006中的数据输入结构(data-in structure)通过总线2007耦接至行译码器2003。数据通过数据输入线(data-in line)2011从集成电路2050上的输入/输出端口(input/output ports)或其他数据源，供应至方块2006中的数据输入结构。数据通过数据输出线(data-out line)2015从方块2006中的感测放大器，供应至集成电路2050上的输入/输出端口或集成电路2050的内部或外部的其他数据目的地(datadestination)。一偏压安排状态机(bias arrangement state machine)位于控制电路(control circuitry)2009中，控制偏压安排供给电压(biasing arrangement supplyvoltage)2008和方块2006中的感测电路(sense circuitry)与数据输入结构，以进行读取操作与写入操作。用以执行读取操作、写入操作与擦除操作的控制电路2009可使用特殊用途逻辑电路(special purpose logic)、一般用途处理器(general purpose processor)或其组合来实现。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以申请专利权利要求所界定的范围为准。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。