静态随机存取存储器单元结构及静态随机存取存储器
阅读说明：本技术 静态随机存取存储器单元结构及静态随机存取存储器 (Static random access memory unit structure and static random access memory ) 是由 肖韩 张奕涵 叶乐 黄如 于 2021-06-16 设计创作，主要内容包括：本申请公开了一种静态随机存取存储器单元结构,包括第一反相器、第二反相器、第三NMOS管、第四NMOS管和第五NMOS管；第一反相器的输出端连接第二反相器的输入端,第二反相器的输出端连接第一反相器的输入端；第三NMOS管的源极或漏极与第一反相器的输出端相连接；第四NMOS管的源极或漏极与第二反相器的输出端相连接；第五NMOS管的栅极与第二反相器的输出端相连接。本申请的静态随机存取存储器单元结构,具有栅端读出晶体管,能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合,能够避免读操作时对存储数据干扰,提升了读操作能力,极大地提高了噪声裕度窗口,使静态随机存取存储器单元结构更适合低电压、低功耗的应用场景。(The application discloses a static random access memory unit structure, which comprises a first phase inverter, a second phase inverter, a third NMOS (N-channel metal oxide semiconductor) tube, a fourth NMOS tube and a fifth NMOS tube; the output end of the first phase inverter is connected with the input end of the second phase inverter, and the output end of the second phase inverter is connected with the input end of the first phase inverter; the source electrode or the drain electrode of the third NMOS tube is connected with the output end of the first phase inverter; the source electrode or the drain electrode of the fourth NMOS tube is connected with the output end of the second phase inverter; and the grid electrode of the fifth NMOS tube is connected with the output end of the second phase inverter. The static random access memory unit structure is provided with the grid end reading transistor, the reading operation and the writing operation of the static random access memory unit structure can be completely decoupled, the interference to stored data during the reading operation can be avoided, the reading operation capability is improved, the noise margin window is greatly improved, and the static random access memory unit structure is more suitable for application scenes with low voltage and low power consumption.)
技术领域
本申请涉及集成电路技术领域，具体涉及一种静态随机存取存储器单元结构及静态随机存取存储器。
背景技术
静态随机存取存储器(SRAM)是集成电路的不可或缺的一部分，主要用于短时间内数据存储以及数据计算。通常来说，SRAM是芯片电路中设计规则最苛刻、元器件摆布最密集、运行速度最快以及运行功耗最高的电路模块。传统的SRAM存储是采用6T(6个晶体管)结构或8T(8个晶体管)结构来存储1bit或2bit的数据。
微电子技术的发展对SRAM提出了更高密度、更高运行速度、更低功耗的需求，即高能效的需求。现有的解决方案，通过降低SRAM的工作电压Vdd，使单元的功耗能够呈平方率的下降。然而，降低工作电压对传统的6T/8T结构带来很多挑战，其中比较严重的挑战在于，存储单元的噪声裕度窗口(SNM)缩小，使得存储在SRAM单元中的信息易受干扰而丢失。SRAM存储信息表现形式为数据存储点Q、Qb点处的电压。较好的SNM能保证Q、Qb点的电压如设计预期，而不出现逻辑错误。SRAM常见三种工作模式，即写入操作(Write)、读出操作(Read)、保持操作(Hold)。其中写入操作时，开启字线(WL)，通过VBL施加外部电压高、低电压，能够使VQ和VQB达到预期电压，此时PMOS上拉能力将影响写入时噪声裕度，通常VQ和VQB能分别达到0和Vdd；保持操作时，通过反相器对实现电压的稳定，VQ和VQB能够维持在0和Vdd，SNW主要受阈值电压影响；读操作时，Q、Qb处电压需两个开启的NMOS晶体管重新分布，VQ和VQB位于中间电压，非常容易被干扰而出现逻辑错误。因此，通常情况下，读出操作的SNW最差，写入时的SNW一般，而保持状态下SNW最优。在低功耗设计中，当Vdd下降，抗干扰能力随之下降(如图1和图2所示)，此时读出操作是SNW的短板将更为明显。
发明内容
本申请的目的是提供一种静态随机存取存储器单元结构及静态随机存取存储器。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种静态随机存取存储器单元结构，包括第一反相器、第二反相器、第三NMOS管、第四NMOS管和第五NMOS管；所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一反相器的输入端；所述第三NMOS管的源极或漏极与所述第一反相器的输出端相连接；所述第四NMOS管的源极或漏极与所述第二反相器的输出端相连接；所述第五NMOS管的栅极与所述第二反相器的输出端相连接。
进一步地，所述静态随机存取存储器单元结构还包括第六NMOS管；所述第六NMOS管的栅极与所述第一反相器的输出端相连接；所述第六NMOS管与所述第五NMOS管相连接。
进一步地，所述第六NMOS管的源极或漏极与所述第五NMOS管的源极或漏极相连接。
进一步地，所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接，所述第一PMOS管的栅极与所述第一NMOS管的栅极相连接，所述第一PMOS管的栅极连接所述第一反相器的输入端，所述第一PMOS管的漏极连接所述第一反相器的输出端。
进一步地，所述第五NMOS管的阈值电压低于所述第一NMOS管的阈值电压以及所述第三NMOS管的阈值电压。
进一步地，所述第二反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接，所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接，所述第二PMOS管的栅极连接所述第二反相器的输入端，所述第二PMOS管的漏极连接所述第二反相器的输出端。
进一步地，所述第一反相器为TTL反相器。
进一步地，所述第二反相器为TTL反相器。
根据本申请实施例的另一个方面，提供一种静态随机存取存储器，包括写字线、写位线、读位线、读字线以及多个上述的静态随机存取存储器单元结构，其中，所述第三NMOS管的栅极以及所述第四NMOS管的栅极分别与所述写字线相连接，所述第五NMOS管的两端分别与所述读位线和所述读字线相连接；所述第三NMOS管的一端与所述写位线相连接。
根据本申请实施例的另一个方面，提供一种存储设备，包括上述的静态随机存取存储器。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的静态随机存取存储器单元结构，具有栅端读出晶体管，能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合，能够避免读操作时对存储数据的干扰，提升了读操作能力，极大地提高了噪声裕度窗口，使静态随机存取存储器单元结构更适合低电压、低功耗的应用场景。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了现有技术的SRAM单元结构的位线电压蝴蝶线示意图；
图2示出了现有技术的SRAM单元结构在读操作阶段和状态保持阶段的数据存储点电压曲线图；
图3示出了本申请一个实施例的SRAM单元结构的电路图；
图4示出了本申请另一实施例的SRAM单元结构的电路图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
为了使SRAM能够在低电压下工作，甚至在器件亚阈值下工作，通常需要采用增加单管的形式改进传统的SRAM单元，如采用8T、9T甚至10T等结构的SRAM单元。本申请的一个实施例提出了一种SRAM单元结构，通过在Q或Qb处引入栅端读出晶体管，将单元的读操作和写操作完全去耦合(decoupling)，能够避免读操作时的干扰，提升读操作能力。另外，通过优化设计器件参数，如阈值电压，能够进一步提高单元的存储能效：在功耗不牺牲的前提下，提升存储单元的读速度，或者在不牺牲存储速度的情况下，进一步降低存储单元的功耗。
本申请的一个实施例提供了一种静态随机存取存储器单元结构，包括第一反相器、第二反相器、第三NMOS管、第四NMOS管和第五NMOS管；第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接第一反相器的输入端；第三NMOS管的源极或漏极与第一反相器的输出端相连接；第四NMOS管的源极或漏极与第二反相器的输出端相连接；第五NMOS管的栅极与第二反相器的输出端相连接。第五NMOS管作为栅端读出晶体管，能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合(decoupling)，能够避免读操作时的电荷干扰，提升读操作能力。
在某些实施方式中，静态随机存取存储器单元结构还包括第六NMOS管；第六NMOS管的栅极与第一反相器的输出端相连接；第六NMOS管与第五NMOS管相连接。第六NMOS管的源极或漏极与第五NMOS管的源极或漏极相连接。
在某些实施方式中，第一反相器包括第一PMOS管和第一NMOS管，第一PMOS管的漏极与第一NMOS管的漏极相连接，第一PMOS管的栅极与第一NMOS管的栅极相连接，第一PMOS管的栅极连接第一反相器的输入端，第一PMOS管的漏极连接第一反相器的输出端。
在某些实施方式中，第五NMOS管的阈值电压低于第一NMOS管的阈值电压以及第三NMOS管的阈值电压。
在某些实施方式中，第二反相器包括第二PMOS管和第二NMOS管，第二PMOS管的漏极与第二NMOS管的漏极相连接，第二PMOS管的栅极与第二NMOS管的栅极相连接，第二PMOS管的栅极连接第二反相器的输入端，第二PMOS管的漏极连接第二反相器的输出端。
如图3所示，本申请的另一个实施例提供了一种SRAM单元结构，由7个场效应晶体管组成，其中包括2个P型晶体管(分别用P1和P2表示)，5个N型晶体管(分别用N1、N2、N3、N4和N5表示)。其连接关系为：
P1与N1组成一个反相器，称为第一反相器；P2与N2组成一个反相器，称为第二反相器；第一反相器的输出用于作为第二反相器的输入，第二反相器的输出用于作为第一反相器的输入。N3的源端(或漏端)与第一反相器的输出端相连；N4的源端(或漏端)与第二反相器的输出端相连；此外，其中一位反相器的输出与N5的栅端相连。该两个反相器共用同一电源和地，N3、N4的栅端连接写字线(WL)，漏端连接写位线，而N5的源漏端分别连接读位线(RBL)和读字线(RWL)。N5作为栅端读出晶体管，能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合(decoupling)，能够避免读操作时的电荷干扰，提升读操作能力。与N3相连接的写位线以及与N4相连接的写位线WBL构成位线对。
数据的读、写操作的字线和位线分离，数据保持以及数据写入时，分别通过WL施加高低电压来控制，此时RWL、RBL不接电位或者接同一电位；数据读取时，通过将RBL和RWL分别接高低电位。
P1与P2互为对称结构，采用同一电学参数；N1与N2互为对称结构，采用同一电学参数；N3与N4互为对称结构，采用同一电学参数；N1、N3、N5可采用不同电学参数，如晶体管阈值电压。
优选地，设计N5阈值电压低于N1、N3的阈值电压。
本实施方式为一种7T SRAM单元结构，是在传统的6T结构基础上引入了读操作晶体管N5，以及读操作是分别对应的读字线/读位线(RWL/RBL)实现的。
在SRAM需要保持操作或写入操作时，N5关闭，RWL、RBL不接电压，或者采用RWL/RBL施加等电位电压，通过写字线(WL)选择写入或保持。此模式与传统的6T模式一致。当需要进行读操作时，将RWL、RBL分别预充至低电位和高电位，从而通过N5是否开启来判断Q处的存储电压信息。
在某些实施方式中，传统的6T结构可以采用较高阈值电压的元器件，使单元的动态功耗及静态功耗能降低；而N5采用较低阈值电压器件，保证单元读取速度。
如图4所示，本申请的另一个实施例提供了一种SRAM单元结构，由8个场效应晶体管组成，其中包括2个P型晶体管(分别以P1和P2来表示)，6个N型晶体管(分别以N1、N2、N3、N4、N5和N6来表示)。其连接关系为：
P1与N1组成一个反相器，称为第一反相器；P2与N2组成一个反相器，称为第二反相器；第一反相器的输出用于作为第二反相器的输入，第二反相器的输出用于作为第一反相器的输入。N3、N4的源端(或漏端)分别与这两个反相器的输出端相连；此外，该两个反相器的输出分别与N5、N6的栅端相连。两个反相器共用同一电源和地，N3、N4的栅端连接字线(WL，WLB)，漏端连接写位线，而N5、N6的源漏端分别连接读位线(RBL)和读字线(RWL)。与N3相连接的写位线以及与N4相连接的写位线WBL构成位线对。
数据的读、写操作的字线和位线分离，数据保持以及数据写入时，分别通过WL施加高低电压来控制，此时RWL、RBL不接电位或者接同一电位；数据读取时，通过将RBL/RBLB和RWL分别接高低电位。N5作为栅端读出晶体管，能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合(decoupling)，能够避免读操作时的电荷干扰，提升读操作能力。
P1与P2互相对称，采用同一电学参数；N1与N2互相对称，采用同一电学参数；N3与N4互相对称，采用同一电学参数；N5与N6互相对称，采用同一电学参数；N1、N3、N5可采用不同电学参数，如晶体管阈值电压；优选地，N5的阈值电压低于N1、N3的阈值电压。
在某些实施方式中，如图3所示一种8T SRAM单元，在传统的6T结构基础上引入读操作晶体管N5、N6，以及读操作是通过分别对应的读字线/读位线(RWL/RBL)实现的。与图2相比，8T结构引入了对称的读出旁路。
在SRAM需要保持操作或写操作时，N5、N6关闭，RWL、RBL采用不接电压，或者采用RWL/RBL施加等电位电压，通过写字线(WL)选择写入或保持。此模式与传统的6T模式一致。当需要进行读操作是，将RWL、RBL分别预充至低电位和高电位，从而通过N5、N6是否开启来判断Q处的存储电压信息。
在某些实施方式中，传统的6T结构可以采用阈值电压较高的元器件，使单元的动态功耗及静态功耗能降低；而N5、N6采用阈值电压较低器件，保证单元读取速度。
与传统的SRAM结构相比，本申请实施例的技术方案通过引入栅端读出晶体管，能够将数据读出操作与数据写入操作分离；进行数据读出操作时，采用栅端读出，存储点的电压不受影响，从而降低了读出时干扰，极大地提高了SNW，使SRAM更适合低电压、低功耗的应用场景。
此外，存储点双反相器部分采用相对高阈值电压，有利于进一步提升保持状态的SNW，读出部分采用较低电压，能保证提高SRAM的读出及写入速度。
本申请的另一个实施例提出了一种静态随机存取存储器，包括写字线、写位线、读位线、读字线以及多个上述任一实施方式的静态随机存取存储器单元结构，其中，第三NMOS管的栅极以及第四NMOS管的栅极分别与写字线相连接，第五NMOS管的两端分别与读位线和读字线相连接；第三NMOS管的一端与写位线相连接。
本申请的另一个实施例提出了一种存储设备，包括上述的静态随机存取存储器。
需要说明的是：
术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。还应理解的是，虽然术语“第一”、“第二”、“第三”等在文本中在一些本申请实施例中用来描述各种对象，但是这些对象不应该受到这些术语的限制。这些术语仅用于区分各种对象。
以上所述实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。
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