用于伪静态随机存取存储器装置的仲裁控制
阅读说明：本技术 用于伪静态随机存取存储器装置的仲裁控制 (Arbitration control for pseudo-static random access memory device ) 是由 G-Y·帕克 张晟俊 于 2021-03-31 设计创作，主要内容包括：本申请案涉及一种用于伪静态随机存取存储器装置的仲裁控制。一种伪静态随机存取存储器PSRAM装置中的仲裁控制电路包含设置-复位锁存电路,所述设置-复位锁存电路接收正常存取请求信号及刷新存取请求信号作为第一及第二输入信号,及响应于断言所述第一输入信号及所述第二输入信号的顺序而产生具有零或多次信号转变的第一输出信号。所述仲裁控制电路进一步包含将单向延迟应用于所述第一输出信号的单向延迟电路,及响应于作为时钟的所述经延迟信号而将所述第一输出信号锁存为数据的D触发器电路。所述D触发器产生具有指示准许所述正常存取请求的第一逻辑状态及指示准许对所述PSRAM装置的存储器单元的所述刷新存取请求的第二逻辑状态的第二输出信号。(The present application relates to arbitration control for pseudo-static random access memory devices. An arbitration control circuit in a pseudo-static random access memory (PSRAM) device includes a set-reset latch circuit that receives a normal access request signal and a refresh access request signal as first and second input signals, and generates a first output signal having zero or more signal transitions in response to an order in which the first input signal and the second input signal are asserted. The arbitration control circuit further includes a one-way delay circuit that applies a one-way delay to the first output signal, and a D flip-flop circuit that latches the first output signal as data in response to the delayed signal as a clock. The D flip-flop generates a second output signal having a first logic state indicating that the normal access request is granted and a second logic state indicating that the refresh access request is granted to a memory cell of the PSRAM device.)
技术领域
本发明涉及伪静态随机存取存储器(PSRAM)装置的控制操作，且特定来说，涉及在PSRAM装置中提供仲裁控制以在同时外部及内部存取请求期间抑制及消除亚稳态。
背景技术
伪静态随机存取存储器(PSRAM)是其内部结构为动态随机存取存储器(DRAM)的随机存取存储器，其中刷新控制信号经内部产生使得其可模拟静态随机存取存储器(SRAM)的功能。与所谓的自刷新DRAM装置不同，PSRAM装置具有类似于SRAM装置的非多路复用地址线及引出线的非多路复用地址线及引出线。PSRAM装置并入芯片上刷新及控制电路(例如刷新地址计数器及多路复用器、刷新间隔计时器、仲裁器)。这些电路允许PSRAM操作特性与SRAM的操作特性非常相似。以此方式，PSRAM装置组合DRAM的高密度与真SRAM的易用性。
PSRAM可与具有“自刷新模式”的DRAM区别，其中自刷新模式主要用于待机模式中以允许主机系统暂停外部DRAM控制器的操作以节省电力而不丢失存储于DRAM中的数据。当没有控制信号从外部DRAM控制器接收时，自刷新模式在待机模式期间刷新DRAM数据。PSRAM装置在操作中无需外部DRAM控制器且包含内置刷新控制以允许PSRAM表现得像SRAM。
在操作中，PSRAM装置响应于在PSRAM外部接收的读取/写入请求而执行读取及写入操作，且在读取或写入操作之间执行存储器单元刷新。PSRAM装置包含计数器以产生内部刷新请求。因此，读取/写入请求及刷新请求在不同频域上操作。因此，当外部读取/写入请求在发出内部刷新请求的相同时间到达时，读取/写入请求与刷新请求之间可能存在冲突。
发明内容
本申请案的一方面涉及一种伪静态随机存取存储器(PSRAM)装置中的仲裁控制电路，所述仲裁控制电路包括：设置-复位(SR)锁存电路，其接收第一输入信号及第二输入信号，所述第一输入信号是指示对所述PSRAM装置的存储器单元的读取或写入存取请求的正常存取请求信号，所述第二输入信号是指示对所述PSRAM装置的存储器单元的刷新存取请求的刷新存取请求信号，所述SR锁存电路响应于所述第一输入信号与所述第二输入信号的逻辑运算而产生第一输出信号，所述第一输出信号响应于在断言所述第二输入信号之前断言所述第一输入信号而不具有信号转变，或响应于在断言所述第二输入信号之后或与断言所述第二输入信号同时地断言所述第一输入信号而具有两次或更多次信号转变；单向延迟电路，其具有接收所述第一输出信号的输入端子且将第一延迟引入到所述第一输出信号的前导信号转变以在输出端子上产生经延迟信号，所述经延迟信号响应于所述第一输出信号不具有信号转变或具有比所述第一延迟短的脉宽而不具有信号转变；及D触发器电路，其具有接收所述第一输出信号的数据输入端子、接收所述经延迟信号的时钟输入端子、接收复位信号的复位输入端子及提供第二输出信号的输出端子，所述第二输出信号响应于所述经延迟信号不具有信号转变而具有第一逻辑状态及响应于所述经延迟信号的信号转变而具有第二逻辑状态，所述第二输出信号保持所述第二逻辑状态直到断言所述复位信号以将所述第二输出信号复位到所述第一逻辑状态，其中所述第二输出信号具有指示准许所述读取或写入存取请求的第一逻辑状态及指示准许对所述PSRAM装置的所述存储器单元的所述刷新存取请求的第二逻辑状态。
本申请案的另一方面涉及一种在伪静态随机存取存储器(PSRAM)装置中用于提供仲裁控制的方法，所述方法包括：接收第一输入信号，所述第一输入信号是指示对所述PSRAM装置的存储器单元的读取或写入存取请求的正常存取请求信号；接收第二输入信号，所述第二输入信号是指示对所述PSRAM装置的存储器单元的刷新存取请求的刷新存取请求信号；响应于所述第一输入信号与所述第二输入信号的逻辑运算而产生第一输出信号，所述第一输出信号响应于在断言所述第二输入信号之前断言所述第一输入信号而不具有信号转变，或响应于在断言所述第二输入信号之后或与断言所述第二输入信号同时地断言所述第一输入信号而具有两次或更多次信号转变；产生具有前导信号转变的经延迟信号，所述前导信号转变是所述第一输出信号的前导信号转变之后的第一延迟，所述经延迟信号响应于所述第一输出信号具有比所述第一延迟短的脉宽而不具有信号转变；产生第二输出信号，所述第二输出信号响应于所述经延迟信号不具有信号转变而具有第一逻辑状态及响应于所述经延迟信号上的所述第一信号转变接收而具有第二逻辑状态，所述第二输出信号保持所述第二逻辑状直到被复位到所述第一逻辑状态，其中所述第二输出信号具有指示准许所述读取或写入存取请求的第一逻辑状态及指示准许对所述PSRAM装置的所述存储器单元的所述刷新存取请求的第二逻辑状态。
附图说明
下文详细描述及附图中揭示本发明的各种实施例。
图1是说明本发明的实施例中的PSRAM装置的示意图。
图2是说明在一些实例中可用于常规PSRAM中的常规仲裁器电路的电路图。
图3是说明在一些实例中操作图2的常规仲裁器电路的时序图。
图4是说明在本发明的实施例中可并入PSRAM装置中的仲裁器电路的示意图。
图5是说明在本发明的实施例中操作PSRAM装置中的图4的仲裁器电路的时序图。
图6是在一些实例中用于常规仲裁器电路的输出存取时间与刷新请求到达时间的作图。
图7是在本发明的实施例中用于图4的仲裁器电路的输出存取时间与刷新请求到达时间的作图。
具体实施方式
在本发明的实施例中，伪静态随机存取存储器(PSRAM)装置中的仲裁控制电路并入串联连接到接收正常(读取/写入)及刷新存取请求信号的SR锁存电路的输出的亚稳态控制滤波器。仲裁控制电路产生存取准许信号以准许正常(读取/写入)请求或刷新请求。当同时断言外部读取/写入存取请求及内部刷新存取请求时，仲裁控制电路操作以抑制及消除可导致PSRAM操作故障的亚稳态风险。在一些实施例中，仲裁控制电路的亚稳态控制滤波器包含用于消除SR锁存电路输出信号中的非想要短故障的单向延迟电路及充当到充当第一仲裁器的SR锁存电路的第二仲裁器的D触发器电路。通过使用两个串联连接的仲裁器，PSRAM装置的亚稳态的概率降低几个数量级。在一些实施例中，由单向延迟电路引入的延迟可调谐以实现PSRAM装置的期望决断时间及目标平均无故障时间(MTBF)要求。
在一些实施例中，刷新计时器电路耦合到D触发器电路以在给定持续时间之后复位刷新存取准许信号。以此方式，仲裁控制电路确保刷新存取准许信号具有最小持续时间以保证稳定刷新操作。
图1是说明本发明的实施例中的PSRAM装置的示意图。如上文描述，伪静态随机存取存储器(PSRAM)是包含DRAM型存储器单元及内置刷新控制以模拟静态随机存取存储器(SRAM)的功能的随机存取存储器。参考图1，PSRAM装置100包含动态存储器单元的存储器阵列120。每一动态存储器单元包含连接到存储电容器C的单个存取晶体管T。存储器阵列经组织为二维阵列，且每一动态存储器单元由字线WL及位线BL存取。
PSRAM装置100包含命令及地址控制电路102以接收包含时钟信号、芯片选择信号CE、写入启用信号WE及存储器单元地址ADDR的输入控制信号。输入/输出(I/O)电路124接收及提供存储器数据。即，将写入到存储器单元的存储器数据提供到I/O电路124，且将从存储器单元读出的存储器数据作为输出信号提供于I/O电路124上。
PSRAM装置100接收写入启用信号WE以指示将在输入地址ADDR处执行写入操作或读取操作。在本实例中，写入启用信号WE是有源低信号(表示为/WE)。写入启用信号/WE经断言为逻辑高以启动读取操作及经断言为逻辑低以启动写入操作。命令及地址控制电路102产生提供到写入及读取控制电路112的控制信号Control。写入及读取控制电路112产生控制信号以控制I/O电路124接收传入存储器写入数据或提供传出存储器读出数据。
命令及地址控制电路102对输入地址ADDR解码且产生用于寻址字线WL的行地址RADDR及用于寻址位线的列地址CADDR。列地址CADDR经提供到列存取控制电路108，列存取控制电路108经耦合以控制列选择/感测放大器/写入驱动器电路122。列地址CADDR用于激活选定列。针对读取操作，用于选定列的位线经预充电且感测放大器从选定存储器单元读出存储器数据，且读出存储通过I/O总线123提供到I/O电路124。针对写入操作，写入驱动器将选定列的位线驱动到从I/O电路124接收且在I/O总线123上传递到写入驱动器的写入数据。
同时，行地址RADDR经提供到外部行存取控制电路106。外部行存取控制电路106响应于从命令及地址控制电路102接收的行地址RADDR而产生正常存取请求REQ_NOM。在本描述中，当读取及写入操作在PSRAM装置外部启动时，对PSRAM装置100的读取或写入操作被称为外部请求或外部存取或外部存取请求。在本描述中，对PSRAM装置100的外部存取请求也被称为正常存取请求或正常请求以意味针对正常PSRAM操作(即，读取及写入操作)作出的存取请求。
PSRAM装置包含内置刷新电路以执行存储器阵列120中的动态存储器单元的刷新操作。在本描述中，当刷新操作在PSRAM装置内部启动时，内置刷新操作被称为内部请求或内部存取或内部存取请求。在本描述中，PSRAM装置100中的内部存取请求也被称为刷新存取请求或刷新请求以意味针对存储器单元刷新操作作出的存取请求。为此，PSRAM装置100包含内部刷新控制电路104以产生用于启动存储器阵列120的刷新操作的内部刷新存取请求REQ_REF。举例来说，内部刷新控制电路104可包含经配置以响应于计数器达到某个值或给定持续时间已发生而产生刷新存取请求REQ_REF的计数器或计时器电路。
正常存取请求REQ_NOM及刷新存取请求REQ_REF是在不同频域上操作的信号。即，正常存取请求REQ_NOM及刷新存取请求REQ_REF不在相同时钟频率或相关时钟频率上操作。因此，当正常存取请求REQ_NOM及刷新存取请求REQ_REF想要同时存取字线时，两个请求有时经历冲突。在操作中，仅一个请求(正常或刷新)可存取字线。因此，正常存取请求信号REQ_NOM及刷新存取请求信号REQ_REF耦合到仲裁器电路110，仲裁器电路110操作以确定应准许哪个存取请求。
当准许外部存取请求时，仲裁器110断言提供到外部行存取控制电路106的正常存取准许信号GRANT_NOM。作为响应，外部行存取控制电路106产生提供到字线解码器114的正常行地址(“正常RADDR”)。当准许刷新存取请求时，仲裁器110断言提供到内部刷新控制电路104的刷新存取准许信号GRANT_REF。作为响应，内部刷新控制电路104产生提供到字线解码器114的刷新行地址(“刷新RADDR”)。字线解码器114对行地址(刷新行地址或正常行地址)解码且激活存储器阵列120中的选定字线信号用于相应读取、写入或刷新操作。
在数字电路设计中，不同时钟频率常用于电路内且不同时钟频率必须同步。然而，任何种类的同步将不可避免地导致亚稳态故障且亚稳态故障趋向于随时钟频率增大而增加，特别是高性能及低电力设计趋势。在图1的PSRAM装置100中，仲裁器110经配置以仲裁外部存取请求与内部存取请求以确保PSRAM装置的稳定及可靠性能。在本发明的实施例中，仲裁器110(在本发明中也称为仲裁控制电路)并入串联连接到接收正常及刷新存取请求信号的SR锁存电路的输出的亚稳态控制滤波器。当经如此配置时，仲裁器110抑制及消除PSRAM装置100的亚稳态风险。此外，仲裁器110中的亚稳态控制滤波器可调谐以使PSRAM装置能够实现目标平均无故障时间(MTBF)，同时将干净存取准许信号提供到相应行地址控制电路。本发明的仲裁器110通过最小化时钟输出时间来最小化速度损失，同时亚稳态控制滤波器中的额外仲裁器电路将亚稳态风险的概率降低几个数量级。下文将更详细描述亚稳态控制滤波器的细节。
图2是说明在一些实例中可用于常规PSRAM中的常规仲裁器电路的电路图。参考图2，用于同时仲裁来自外部请求及内部请求的传入命令的常规方法是使用设置-复位锁存电路，例如NAND锁存电路或NOR锁存电路。图2说明使用一对交叉耦合的NAND逻辑门2及3实施为NAND锁存电路的仲裁器电路1。为了在正常存取请求信号REQ_NOM与刷新存取请求信号REQ_REF之间进行仲裁，NAND逻辑门2接收正常存取请求信号REQ_NOM及NAND逻辑门3的输出信号(节点5)，且NAND逻辑门3接收刷新存取请求信号REQ_REF及NAND逻辑门2的输出信号(节点4)。正常存取准许信号GRANT_NOM(节点8)是NAND逻辑门2的输出信号(节点4)的反相，例如由反相器6反相。刷新存取准许信号GRANT_REF(节点9)是NAND逻辑门3的输出信号(节点5)的反相，例如由反相器7反相。
图3是说明在一些实例中操作图2的常规仲裁器电路的时序图。正常存取请求信号REQ_NOM及刷新存取请求信号REQ_REF是属于不同频域的两个命令信号。当信号REQ_NOM(曲线62)早于信号REQ_REF(曲线64)时，仲裁器电路1准许正常存取请求且断言信号GRANT_NOM(曲线66)。同时，当信号REQ_REF早于信号REQ_NOM时，仲裁器电路1准许刷新存取请求且断言信号GRANT_REF(曲线68)。然而，当命令信号REQ_NOM及REQ_REF两者在亚稳态窗口内几乎同时到达时，仲裁器电路1可能在产生存取准许信号时延迟或所得存取准许信号可能失真。例如，存取准许信号可因不规则波形或缩短脉宽而毁坏。延迟或失真量取决于命令信号冲突的概率。两个命令到达的时间越接近，发生的概率越低，但其可转化为更长决断时间。即，当两个命令信号一起非常接近地到达时，仲裁器电路1要花更长时间来确定准许哪个命令。
由于两个独立命令信号属于不同频域的性质，正常存取请求将在亚稳态窗口内转变的罕见概率通常由平均无故障时间(MTBF)的方程式描述。在本描述中，亚稳态窗口指代两个命令信号在彼此内到达的时间窗口。一般来说，从故障检测的角度看，此概率是非常罕见的，但从用户的角度看，如果假设MTBF为1年左右，那么此概率可能非常常见。特定来说，平均无故障时间可给定为：
其中:Tw：元窗口
fc：时钟频率
fr：刷新频率
t：决断时间
τ：决断的时间常数
如果同步系统的MTBF不在可接受水平，那么系统将出故障。这对PSRAM装置而言尤其成问题，由于动态存储器单元的破坏性读取性质。图6是在一些实例中用于常规仲裁器电路的输出存取时间与刷新请求到达时间的作图。参考图6，仲裁操作基本上比较由外部系统及内部电路操作提供的正常存取请求信号与刷新存取请求信号。在图6中，假设正常存取请求信号REQ_NOM具有由线52表示的到达时间，且x轴表示刷新存取请求信号REQ_REF的到达时间。亚稳态窗口54是两个信号在彼此的给定时间内到达的时段。曲线50描绘仲裁器电路的输出存取时间，也称为决断时间。在确定亚稳态窗口、时钟频率、刷新频率及时间常数之后，决断时间是MTBF的对数尺度。简单地说，在系统中选择较低决断时间阈值tR将招致更多系统级故障。如图6中展示，在大多数情况下，无论请求信号序列如何，常规仲裁器电路1可在正常时钟输出时间tCO内产生存取准许信号。然而，随着刷新存取请求信号REQ_REF接近正常存取请求信号REQ_NOM，输出存取时间呈指数增长，尽管发生的概率较低。在亚稳态窗口内，决断时间变得非常高，大于PSRAM装置的期望决断时间阈值tR。
图4是说明在本发明的实施例中可并入PSRAM装置中的仲裁器电路的示意图。在一些实施例中，图4的仲裁器电路20可用于实施图1的PSRAM装置100中的仲裁器110。参考图4，仲裁器电路20(也称为仲裁控制电路)经配置以仲裁PSRAM装置(例如图1的PSRAM装置100)中的正常存取请求信号与刷新存取请求信号。仲裁器电路20接收正常存取请求信号REQ_NOM作为指示从PSRAM装置外部的主机系统接收的命令信号的第一输入信号以启动对PSRAM装置的读取或写入操作。仲裁器电路20还接收刷新存取请求信号REQ_REF作为指示从PSRAM装置的内部刷新控制电路接收的命令信号的第二输入信号用于启动PSRAM装置中的刷新操作。
仲裁器电路20包含形成为设置-复位锁存电路的第一仲裁器25。在本实施例中，设置-复位锁存电路经实施为包含一对交叉耦合的NAND门2、3及伴随反相器6、7的NAND锁存电路。更具体地说，NAND逻辑门2接收正常存取请求信号REQ_NOM及NAND逻辑门3的输出信号(节点5)，且NAND逻辑门3接收刷新存取请求信号REQ_REF及NAND逻辑门2的输出信号(节点4)。第一仲裁器25提供从NAND逻辑门3的输出信号取得且由反相器7反相的仲裁信号ARB(节点32)。在本实施例中，不使用来自NAND逻辑门2的输出信号，且NAND逻辑门2的输出端子(节点4)处的反相器6是经包含以提供NAND门2与3之间的平衡负载的虚拟门。在本发明的其它实施例中，可省略反相器6。
第一仲裁器25在正常存取请求信号REQ_NOM与刷新存取请求信号REQ_REF之间进行仲裁且在输出节点32上产生经仲裁信号ARB作为输出信号。经仲裁信号ARB响应于正常存取请求信号在刷新存取请求信号之前到达而不具有信号转变。经仲裁信号ARB是响应于正常存取请求信号在刷新存取请求信号之后到达的信号脉冲。然而，当正常存取请求信号在刷新存取请求信号之前或之后非常接近刷新存取请求信号到达时，经仲裁信号ARB可具有含两次或更多次信号转变的失真或毁坏波形。
仲裁器电路20包含串联耦合到第一仲裁器25的亚稳态控制滤波器30。特定来说，亚稳态控制滤波器30连接到第一仲裁器的输出节点32以接收经仲裁信号ARB且产生刷新存取准许信号GRANT_REF(节点38)。正常存取准许信号GRANT_NOM(节点24)是刷新存取准许信号GRANT_REF的反相，且可使用耦合到信号GRANT_REF的反相器22产生。
亚稳态控制滤波器30包含经耦合以接收经仲裁信号ARB的单向延迟电路34。单向延迟电路34具有消除经仲裁信号ARB的短故障的功能。特定来说，单向延迟电路34将延迟应用于经仲裁信号ARB的前导信号转变且不讲延迟应用于尾接信号转变以在输出节点35上产生延迟信号。在经仲裁信号ARB不具有信号转变的情况下，经延迟信号也不具有信号转变。当经仲裁信号ARB具有比由单向延迟电路引入的延迟短的脉宽时，经延迟前导信号转变发生于尾接信号转变之后且经延迟信号不具有信号转变。以此方式，单向延迟电路34消除只是短故障或具有短脉宽的经仲裁信号ARB。只有当经仲裁信号ARB具有大于延迟的脉宽时，才会使信号ARB通过单向延迟电路34。在一些实施例中，由单向延迟电路34提供的延迟可调谐或可编程。例如，单向延迟电路34的延迟可经编程为基于PSRAM装置的MTBF的要求的值。在图4中，MTBF程序电路45经展示为耦合到单向延迟电路34以编程延迟值。MTBF程序电路45仅供说明，且可使用其它电路及方法来调谐或编程单向延迟电路34中的延迟值。
亚稳态控制滤波器30进一步包含构造为D触发器的第二仲裁器36。D触发器36接收未经延迟仲裁信号ARB(节点32)作为数据输入信号D及接收经延迟信号(节点35)作为时钟信号K，且提供数据输出信号Q(节点38)。D触发器36响应于作为时钟信号的经延迟信号而将数据输入信号D(即，未经延迟仲裁信号ARB)传递到数据输出信号Q。因此，具有短脉宽的经仲裁信号ARB将在D触发器处被拒绝，因为不会存在时钟信号K。具有足够长脉宽的经仲裁信号ARB将通过D触发器，如由时钟信号K时控。
在经如此构造之后，亚稳态控制滤波器30提供故障消除功能及与第一仲裁器25串联的第二仲裁器。具有延迟的两个串联连接的仲裁器的亚稳态概率大大降低。即使在数学上仍有机会出现亚稳态，但概率比使用单个NAND锁存器作为仲裁器的常规方案降低几个数量级。
亚稳态控制滤波器30产生作为刷新存取准许信号GRANT_REF提供的输出信号(节点38)。正常存取准许信号GRANT_NOM是刷新存取准许信号GRANT_REF的反相。反相器22可用于使刷新存取准许信号GRANT_REF反相以产生正常存取准许信号GRANT_NOM(节点24)。在本实施例中，刷新存取准许信号GRANT_REF及正常存取准许信号GRANT_NOM是互补信号。在操作中，正常断言正常存取准许信号GRANT_NOM，且当断言刷新存取准许信号GRANT_REF时，取消断言正常存取准许信号GRANT_NOM。
在本发明的实施例中，仲裁器电路20可进一步包含刷新计时器电路40。刷新计时器电路40实施刷新操作的自复位功能。特定来说，刷新计时器电路40由亚稳态控制滤波器30的输出信号或D触发器36的数据输出信号Q触发。刷新计时器电路40产生耦合到D触发器36的复位端子的结束刷新信号END_REF(节点42)。因此，响应于断言刷新存取准许信号GRANT-REF，刷新计时器电路40被触发且在给定持续时间之后断言结束刷新信号END-REF。D触发器36使刷新存取准许信号GRANT_REF(或数据输出信号38)复位，且终止刷新操作。通过使用刷新计时器电路40，仲裁器电路20通过确保在足够持续时间内断言刷新存取准许信号GRANT_REF以完成刷新操作来确保稳定刷新操作。
图5是说明在本发明的实施例中操作PSRAM装置中的图4的仲裁器电路的时序图。参考图5，正常存取请求信号REQ_NOM(曲线72)及刷新存取请求信号REQ_REF(曲线74)属于不同频域且可在其它信号之前或之后到达。当信号REQ_NOM(曲线72)早于信号REQ_REF(曲线74)时，第一仲裁器电路25产生不具有信号转变的经仲裁信号ARB(曲线76)。延迟信号(曲线78)也不具有信号转变，且亚稳态控制滤波器30在逻辑低状态(取消断言)处产生刷新存取准许信号GRANT_REF(曲线82)。正常存取准许信号GRANT_NOM(曲线84)处于逻辑高状态(断言)，且仲裁器电路20准许正常存取请求。
另一方面，当刷新存取请求信号REQ_REF早于正常存取请求信号REQ_NOM时，第一仲裁器电路25响应于刷新存取请求信号REQ_REF而产生具有脉冲的经仲裁信号ARB。亚稳态控制滤波器30的单向延迟电路34将延迟应用于脉冲的前导边缘且不将延迟应用于脉冲的尾接边缘。因此，在经延迟信号的前导边缘处，D触发器36将经仲裁信号ARB时控为数据输出信号Q。因此，断言刷新存取准许信号GRANT_REF(逻辑高)且取消断言正常存取准许信号GRANT_NOM(逻辑低)。在刷新存取准许信号GRANT_REF的前导边缘处，触发刷新计时器电路40处的刷新持续时间。在刷新持续时间结束时，断言结束刷新信号END_REF(曲线80)且取消断言刷新存取准许信号GRANT_REF，其中断言正常存取准许信号GRANT_NOM。
在一些情况下，命令信号REQ_NOM及REQ_REF可几乎同时或在彼此的关闭计时窗口内到达。在此情况下，第一仲裁器电路25可产生被毁坏或具有缩短脉宽的经仲裁信号ARB。举例来说，第一仲裁器电路25可产生短故障作为经仲裁信号ARB。不期望短故障ARB信号用作刷新存取准许信号，因为短故障无法为刷新操作提供足够时间且因此可能导致PSRAM装置故障，因为动态存储器单元没有根据需要刷新。PSRAM装置包含需要固定时间量来正确写入、读取及刷新的DRAM存储器单元结构。刷新操作很重要，由于从DRAM存储器单元读取的破坏性质。因此，不期望刷新存取准许信号中的短故障，因为其可能导致PSRAM存储器单元的刷新不足。因此，从PSRAM操作消除短故障波形对PSRAM装置的可靠性及性能而言至关重要。
因此，在本发明的实施例中，亚稳态控制滤波器30使用单向延迟电路34消除短故障ARB信号。特定来说，使短故障ARB信号的前导边缘延迟，且当经延迟边缘通过尾接边缘时，单向延迟电路34将消除信号且经延迟信号上不出现信号转变。在D触发器36处没有时钟信号时，刷新存取准许信号GRANT_REF保持为逻辑低(取消断言)，而正常存取准许信号GRANT_NOM保持为逻辑高(断言)。无PSRAM刷新操作启动。
在另一实例中，当命令信号REQ_NOM及REQ_REF可几乎同时到达时，第一仲裁器电路25可产生具有失真延迟的经仲裁信号ARB。失真延迟信号可能成为高速应用的问题，尽管其对非速度临界应用而言是可接受的。无论何种情况，亚稳态控制滤波器30的单向延迟电路34将延迟应用于经仲裁信号ARB的前导边缘且不将延迟应用于经仲裁信号ARB的尾接边缘。单向延迟电路34还恢复经仲裁信号ARB的幅度以产生具有经延迟前导边缘及恢复波形的延迟信号。经延迟信号用作时钟信号以时控经仲裁信号ARB。因此，在经延迟信号的前导边缘处，D触发器36将经仲裁信号ARB时控为数据输出信号Q。因此，断言刷新存取准许信号GRANT_REF(逻辑高)且取消断言正常存取准许信号GRANT_NOM(逻辑低)。在刷新存取准许信号GRANT_REF的前导边缘处，触发刷新计时器电路40处的刷新持续时间。在刷新持续时间结束时，断言结束刷新信号END_REF且取消断言刷新存取准许信号GRANT_REF，其中断言正常存取准许信号GRANT_NOM。
图6及7中分别展示常规仲裁器与本发明的仲裁器电路之间的决断时间及亚稳态窗口与刷新存取请求时间比较。如上文论述，图6是在一些实例中用于常规仲裁器电路的输出存取时间与刷新请求到达时间的作图。图7是在本发明的实施例中用于图4的仲裁器电路的输出存取时间与刷新请求到达时间的作图。
参考图6，常规仲裁器具有由系统性能及相关联亚稳态窗口确定的决断时间tR。在常规情况下，亚稳态窗口54较大。参考图7，假设正常存取请求信号REQ_NOM具有由线56表示的到达时间，且x轴表示刷新存取请求信号REQ_REF的到达时间。亚稳态窗口58是两个信号在彼此的给定时间内到达的时段。曲线55描绘仲裁器电路的输出存取时间，也称为决断时间。本发明的仲裁器电路能够将亚稳态窗口58减小到非常窄。尽管使用单向延迟的故障消除使正常时钟输出时间tCO增加了延迟量，但由于亚稳态窗口58减小了几个数量级，因此可容忍正常时钟输出时间tCO的增加。特定来说，在本发明的仲裁器电路中使用第一及第二仲裁器收紧亚稳态窗口，使得仲裁故障的机会很少且MTBF增加了几个数量级。
本发明可以众多方式实施，其包含作为过程、设备、系统及/或要素的组合物。在本说明书中，这些实施方案或本发明可采取的任何其它形式可被称为技术。一般来说，可在本发明的范围内更改所揭示过程的步骤的顺序。
上文结合说明本发明的原理的附图来提供本发明的一或多个实施例的详细描述。本发明结合此类实施例来描述，但本发明不受限于任何实施例。本发明的范围仅受限于权利要求书，且本发明涵盖众多替代、修改及等效物。描述中阐述众多特定细节以便提供本发明的透彻理解。这些细节仅供例示，且本发明可根据权利要求书实践，而无需这些特定细节中的一些或全部。为清楚起见，未详细描述与本发明相关的技术领域中已知的技术材料以免不必要地使本发明不清楚。
以上详细描述经提供用于说明本发明的特定实施例，且不希望具限制性。可在本发明的范围内进行众多修改及变化。本发明由所附权利要求书界定。