双端口sram的存储单元
阅读说明：本技术 双端口sram的存储单元 (Memory cell of dual-port SRAM ) 是由 李勇 于 2021-08-12 设计创作，主要内容包括：本发明涉及双端口SRAM的存储单元,涉及半导体集成电路设计,通过将WLA和WLB对应的选择管从只有N型的标准阈值电压即NSVT改为N型的标准阈值电压即NSVT和N型的高阈值电压NHVT的组合,使从BL耦接至节点的电压得到抑制,如此读干扰得到抑制,且工艺简单。(The invention relates to a memory cell of a dual-port SRAM, which relates to the design of a semiconductor integrated circuit.A selection tube corresponding to WLA and WLB is changed from only an N-type standard threshold voltage (NSVT) to an N-type standard threshold voltage (NSVT) and a combination of an N-type high threshold voltage (NHVT), so that the voltage coupled to a node from BL is restrained, thus the read interference is restrained, and the process is simple.)
技术领域
本发明涉及半导体集成电路设计，尤其涉及一种双端口SRAM的存储单元。
背景技术
随着计算机和智能手机的发展，其内部核心处理器的频率越来越高，功能也越来越强。静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。目前，CPU和片上系统(SoC)约有一半以上的面积为SRAM所占据，这主要得益于SRAM有较高的速度和较小的泄露电流，可以适应CPU/SoC对缓存器的容量、带宽和速度要求。衡量半导体存储器的性能指标有很多，其中最重要的是存储器的存取速度和稳定性。双端口SRAM(Dual-port SRAM)作为CPU的一级高速缓冲存储器(cache)，其读写速度和稳定性是更重要的参数，直接影响到CPU的实际运行速度
发明内容
本发明提供的双端口SRAM的存储单元，包括：由第一上拉管PU1和第一下拉管PD1组成所述第一CMOS反相器；由第二上拉管PU2和第二下拉管PD2组成所述第二CMOS反相器，所述第二CMOS反相器的输出端和所述第一CMOS反相器的输入端连接在一起构成第一存储节点Q，所述第一CMOS反相器的输出端和所述第二CMOS反相器的输入端连接在一起构成第二存储节点Qb，第一存储节点Q和第二存储节点Qb互为反相且互相锁存；PG1-A、PG1-B、PG2-A和PG2-B四个选择晶体管，WLA和WLB两个WLs以及BLA//BLA和BLB//BLB两组BL/BLB，其中，选择管PG1-B对应/BLA，选择管PG2-B对应BLB，选择管PG1-A对应BLA，选择管PG2-A对应/BLB，WLA控制选择管PG1-B和选择管PG1-A，WLB控制选择管PG2-B和选择管PG2-A，第一上拉管PU1和第二上拉管PU2的源极都连接电源电压Vdd，第一下拉管PD1和第二下拉管PD2的源极都接地Vss，选择管PG1-A和选择管PG2-B还连接第一存储节点Q，选择管PG1-B和选择管PG2-A还连接第二存储节点Qb，WLA控制的选择管PG1-B和选择管PG1-A中的一者以及WLB控制的选择管PG2-B和选择管PG2-A中的一者的金属栅具有第一功函数层，所述第一功函数层使选择管PG1-B和选择管PG1-A中的一者以及选择管PG2-B和选择管PG2-A中的一者的阈值电压为第一阈值电压，并第一阈值电压为N型的高阈值电压。
更进一步的，PG1-A、PG1-B、PG2-A和PG2-B四个选择晶体管都为NMOS管。
更进一步的，第一上拉管PU1和第二上拉管PU2都为PMOS管。
更进一步的，第一下拉管PD1和第二下拉管PD2都为NMOS管。
更进一步的，第一上拉管PU1、第二上拉管PU2、第一下拉管PD1、第二下拉管PD2、选择晶体管PG1-A、选择晶体管PG1-B、选择晶体管PG2-A和选择晶体管PG2-B的栅极结构都采用金属栅。
更进一步的，WLA控制的选择管PG1-B和选择管PG1-A中的另一者以及WLB控制的选择管PG2-B和选择管PG2-A中的另一者的金属栅具有第二功函数层，所述第二功函数层使选择管PG1-B和选择管PG1-A中的另一者以及选择管PG2-B和选择管PG2-A中的另一者的阈值电压为第二阈值电压，并第二阈值电压为N型的标准阈值电压。
更进一步的，第一上拉管PU1和第二上拉管PU2的金属栅具有第三功函数层，所述第三功函数层使第一上拉管PU1和第二上拉管PU2的阈值电压为第三阈值电压，并第三阈值电压为P型的标准阈值电压。
更进一步的，第一下拉管PD1和第二下拉管PD2的金属栅具有第四功函数层，所述第四功函数层使第一下拉管PD1和第二下拉管PD2的阈值电压为第四阈值电压，并第四阈值电压为N型的标准阈值电压。
更进一步的，通过阱工艺或Pocket工艺中的注入工艺实现N型的高阈值电压。
更进一步的，通过功函数调整工艺实现N型的高阈值电压。
附图说明
图1为典型的8T型双端口SRAM对应的理想电路图。
图2为本发明一实施例的双端口SRAM的存储单元的版图示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1为典型的8T型双端口SRAM对应的理想电路图。8T表示存储单元中有8个晶体管，如图1所示，双端口SRAM由PU1和PU2两个P型上拉管、PD1和PD2两个N型下拉管以及PG1-A、PG1-B、PG2-A和PG2-B四个选择晶体管组成，存在WLA和WLB两个WLs以及BLA//BLA和BLB//BLB两组BL/BLB，可以实现同时读的功能。双端口SRAM的单元设计中选择管PG1-B对应/BLA，选择管PG2-A对应/BLB，选择管PG1-A对应BLA，选择管PG2-B对应BLB。WLA控制选择管PG1-B和选择管PG1-A，WLB控制选择管PG2-B和选择管PG2-A。P型上拉管PU1和N型下拉管PD1组成CMOS反相器，P型上拉管PU2和N型下拉管PD2也组成CMOS反相器，两个CMOS反相器首尾相连形成锁存器，锁存器包括两个互为反相且互锁的第一存储节点Q和所述第二存储节点Qb。P型上拉管PU1和PU2的源极都连接电源电压Vdd，N型下拉管PD1和PD2的源极都接地Vss。
例如，当Q＝”0”,Qb＝”1”,BLA端的读电流Iread通过PG1-A以及PD1到达Vss，对于/BLB端的读电流Iread通过PG2-B以及PD1到达Vss，而实现读出。
然，在读操作的过程中WLA或WLB会开启，则BL电压会耦接至节点，这会导致节点电压升高，如果节点电压变化太大，则会导致bit单元反转，而发生致命错误。所以对于双口SRAM读干扰是一个需要考虑的重要问题。
本发明一实施例提供一种双端口SRAM的存储单元，请参阅图1，并请参阅图2所示的本发明一实施例的双端口SRAM的存储单元的版图示意图。本发明双端口SRAM的存储单元，包括：
由第一上拉管PU1和第一下拉管PD1组成所述第一CMOS反相器；
由第二上拉管PU2和第二下拉管PD2组成所述第二CMOS反相器，所述第二CMOS反相器的输出端和所述第一CMOS反相器的输入端连接在一起构成第一存储节点Q，所述第一CMOS反相器的输出端和所述第二CMOS反相器的输入端连接在一起构成第二存储节点Qb，第一存储节点Q和第二存储节点Qb互为反相且互相锁存；
PG1-A、PG1-B、PG2-A和PG2-B四个选择晶体管，WLA和WLB两个WLs以及BLA//BLA和BLB//BLB两组BL/BLB，实现同时读的功能，其中，选择管PG1-B对应/BLA，选择管PG2-B对应BLB，选择管PG1-A对应BLA，选择管PG2-A对应/BLB，WLA控制选择管PG1-B和选择管PG1-A，WLB控制选择管PG2-B和选择管PG2-A，第一上拉管PU1和第二上拉管PU2的源极都连接电源电压Vdd，第一下拉管PD1和第二下拉管PD2的源极都接地Vss，选择管PG1-A和选择管PG2-B还连接第一存储节点Q，选择管PG1-B和选择管PG2-A还连接第二存储节点Qb，WLA控制的选择管PG1-B和选择管PG1-A中的一者以及WLB控制的选择管PG2-B和选择管PG2-A中的一者的金属栅具有第一功函数层，所述第一功函数层使选择管PG1-B和选择管PG1-A中的一者以及选择管PG2-B和选择管PG2-A中的一者的阈值电压为第一阈值电压，并第一阈值电压为N型的高阈值电压即NHVT。
在一实施例中，PG1-A、PG1-B、PG2-A和PG2-B四个选择晶体管都为NMOS管。
在一实施例中，第一上拉管PU1和第二上拉管PU2都为PMOS管。
在一实施例中，第一下拉管PD1和第二下拉管PD2都为NMOS管。
在一实施例中，第一上拉管PU1、第二上拉管PU2、第一下拉管PD1、第二下拉管PD2、选择晶体管PG1-A、选择晶体管PG1-B、选择晶体管PG2-A和选择晶体管PG2-B的栅极结构都采用金属栅，并均为FinFET。
在一实施例中，WLA控制的选择管PG1-B和选择管PG1-A中的另一者以及WLB控制的选择管PG2-B和选择管PG2-A中的另一者的金属栅具有第二功函数层，所述第二功函数层使选择管PG1-B和选择管PG1-A中的另一者以及选择管PG2-B和选择管PG2-A中的另一者的阈值电压为第二阈值电压，并第二阈值电压为N型的标准阈值电压即NSVT。
在一实施例中，第一上拉管PU1和第二上拉管PU2的金属栅具有第三功函数层，所述第三功函数层使第一上拉管PU1和第二上拉管PU2的阈值电压为第三阈值电压，并第三阈值电压为P型的标准阈值电压即PSVT。
在一实施例中，第一下拉管PD1和第二下拉管PD2的金属栅具有第四功函数层，所述第四功函数层使第一下拉管PD1和第二下拉管PD2的阈值电压为第四阈值电压，并第四阈值电压为N型的标准阈值电压即NSVT。
在一实施例中，可通过阱工艺或Pocket工艺中的注入工艺实现上述的N型的高阈值电压即NHVT。
在一实施例中，可通过功函数调整工艺实现上述的N型的高阈值电压即NHVT。
如图2所示，BLA和/BLA均用BLA表示，BLB和/BLB均用BLB表示，双端口SRAM的存储单元的版图，包括：多条鳍体102，各所述鳍体202互相平行排列，第一上拉管PU1、第二上拉管PU2、第一下拉管PD1、第二下拉管PD2、选择晶体管PG1-A、选择晶体管PG1-B、选择晶体管PG2-A和选择晶体管PG2-B的栅极结构覆盖所述鳍体102的侧面和顶部表面。另版图结构上有不需要形成栅极结构的区域，故部分所述鳍体102会被截断，如图2中的标记102a对应于被鳍体被截断的区域。多条金属栅103，各所述金属栅103互相平行排列，并于所述鳍体102交叉排布，金属栅103与鳍体102的交叉区域形成金属栅极，金属栅极包括功函数层和金属导电材料层。通孔104，通孔通常为第零层通孔用M0PO表示。金属层105，金属层205通常为第零层金属层用M0D表示。
如图2所示，上拉管形成于一根鳍体202上，如标号106所示的区域，其为P型的标准阈值电压即PSVT。下拉管形成于六根鳍体202上，如标号107所示的区域，其为N型的标准阈值电压即NSVT。WLA控制的选择管PG1-B和选择管PG1-A中的一者以及WLB控制的选择管PG2-B和选择管PG2-A中的一者成于两根鳍体202上，如标号108所示的区域，其为N型的高阈值电压即NHVT。WLA控制的选择管PG1-B和选择管PG1-A中的另一者以及WLB控制的选择管PG2-B和选择管PG2-A中的另一者成于三根鳍体202上，如标号109和标号110所示的区域，其为N型的标准阈值电压即NSVT。
如此，通过将WLA和WLB对应的选择管从只有N型的标准阈值电压即NSVT改为N型的标准阈值电压即NSVT和N型的高阈值电压NHVT的组合，使从BL耦接至节点的电压得到抑制，如此读干扰得到抑制，且工艺简单。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
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