具体实施方式

以下是通过特定的具体实施例来说明本发明所公开的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。

应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种元件或者信号，但这些元件或者信号不应受这些术语的限制。这些术语主要是用以区分一元件与另一元件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

[第一实施例]

请参阅图1A至图1H、图2及图3所示，本发明第一实施例提供一种复合型功率元件100的制造方法。所述复合型功率元件的制造方法包含有步骤S110至步骤S180。其中，图1A至图1H为根据本发明第一实施例复合型功率元件的制造方法流程示意图，图2为根据本发明第一实施例复合型功率元件的剖视示意图(标示元件结构对应的等效电路)，并且图3为根据本发明第一实施例复合型功率元件的等效电路图。

必须说明的是，本实施例所记载的各步骤的顺序与实际的操作方式可视需求而调整，并不限于本实施例所记载。

本实施例的复合型功率元件100为基于金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)的功率元件。也就是说，本实施例的复合型功率元件100为以金氧半场效晶体管为基础架构，进行改良的功率元件。再者，本实施例的复合型功率元件100可以例如是应用于高压稳压器(high voltage regulator)，但本发明不受限于此。

本实施例于以下先说明复合型功率元件的制造方法，而为便于理解，本实施例以复合型功率元件的制造方法的一单元区域为例，并搭配剖视图作一说明，主要请参阅每一步骤所对应的附图，并视需要参酌其它步骤的附图。而有关复合型功率元件的制造方法的具体步骤说明如下。

如图1A所示，所述步骤S110包含：提供一基材结构1。其中，所述基材结构1包含有：一基底层11(substrate layer)及形成于所述基底层11上的一磊晶层12(epitaxiallayer)，并且所述基材结构1的位于相反侧的两个表面分别定义为一顶面101及一底面102。更具体地说，所述磊晶层12的相反于基底层11的一侧表面为所述顶面101，并且所述基底层11的相反于磊晶层12的一侧表面为所述底面102。

所述基底层11的材料可以例如是N+型掺杂半导体或P+型掺杂半导体。所述磊晶层12可以例如是通过磊晶制程形成于基底层11上，并且所述磊晶层12的导电形态可以例如与基底层11的导电形态(如：N+型掺杂或P+型掺杂)相同。

在本实施例中，所述基底层11为N+型掺杂的半导体(也就是，N+Substrate)，并且所述磊晶层12为N-型掺杂的半导体(也就是，N-EPI)。其中，所述基底层11的掺杂浓度高于磊晶层12的掺杂浓度，也就是说，所述基底层11为重掺杂区，而磊晶层12为轻掺杂区，但本发明不受限于此。

进一步地说，所述基材结构1沿着其长度方向D定义有一晶体管形成区域A(transistor forming region)及相邻于所述晶体管形成区域A的一电路元件形成区域B(circuit element forming region)。其中，所述电路元件形成区域B可以进一步区分为一齐纳二极管形成区域B1(zener diode forming region)、一电阻器形成区域B2(resistorforming region)、及一常规二极管形成区域B3(normal diode forming region)。

在本实施例中，所述电阻器形成区域B2是位于齐纳二极管形成区域B1及常规二极管形成区域B3之间，所述齐纳二极管形成区域B1相对于电阻器形成区域B2更远离晶体管形成区域A，并且所述常规二极管形成区域B3相对于电阻器形成区域B2更靠近晶体管形成区域A，但本发明不受限于此。

如图1B所示，所述步骤S120包含：凹陷地形成多个沟槽13于所述磊晶层12上，并且多个所述沟槽13皆是位于上述晶体管形成区域A中。其中，多个所述沟槽13可以例如是以蚀刻的方式所形成。更具体地说，多个所述沟槽13是沿着上述长度方向D间隔地凹陷于磊晶层12的相反于基底层11的一侧表面，并且多个所述沟槽13的底部是未接触于基底层11、而与所述基底层11间隔有一段距离。从另一个角度说，多个所述沟槽13是自基材结构1的顶面101凹陷、且未接触于所述基材结构1的基底层11。

在本实施例中，每个所述沟槽13的一沟槽深度通常是介于0.5微米至3微米之间、且优选是介于1微米至2微米之间，但本发明不受限于此。

需说明的是，上述多个沟槽13是以剖面图角度来针对磊晶层12内的不同部位的沟槽13进行说明。若以整体观之，该些沟槽13可能是相连通的构造或是相互分离的构造，本发明并不予以限制。

如图1C所示，所述步骤S130包含：延伸地形成一绝缘层2(或称，氧化层)于所述磊晶层12的相反于基底层11的一侧表面上(也就是，基材结构1的顶面101)及多个沟槽13的内壁上。其中，所述绝缘层2可以例如是借由一低温氧化沉积(low temperature oxidedeposition，LTO deposition)制程或一热氧化(thermal oxidation)制程所形成，但本发明不受限于此。

在本实施例中，所述绝缘层2的厚度大致是介于5纳米至100纳米之间，并且所述绝缘层2的材质可以例如是硅的化合物。举例来说，所述绝缘层2的材质可以例如是二氧化硅，但本发明不受限于此。

再者，所述绝缘层2的位于每个沟槽13的内壁的部位各自定义为一沟槽绝缘层21(或称，沟槽氧化层)，并且每个所述沟槽绝缘层21包围形成有一凹槽22。也就是说，多个所述沟槽绝缘层21是分别形成于多个沟槽13的内壁上，并且多个所述沟槽绝缘层21分别包围形成有多个凹槽22。另外，所述绝缘层2其余的部位(也就是，绝缘层2位于磊晶层12顶面101的部位)定义为一披覆绝缘层23(或称，披覆氧化层)。

其中，多个所述沟槽绝缘层21皆是位于上述晶体管形成区域A中，并且所述披覆绝缘层23则是延伸地位于上述晶体管形成区域A及电路元件形成区域B中。

如图1D所示，所述步骤S140包含：形成一多晶硅材料M(poly-silicon material)于所述绝缘层2的相反于磊晶层12的一侧表面上，以使得所述多晶硅材料M覆盖于披覆绝缘层23上、且填满于多个所述沟槽绝缘层21所包围的多个凹槽22中。其中，所述多晶硅材料M可以例如是由硅烷(SiH₄)通过一低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)制程所形成，但本发明不受限于此。

在本实施例中，所述多晶硅材料M于绝缘层2上沉积了一定的厚度，以使得所述多晶硅材料M的外表面(也就是，多晶硅材料M相反于基底层11的一侧表面)为一平坦的表面。更具体地说，所述多晶硅材料M的外表面位于多个凹槽22上方及披覆绝缘层23上方的部分大致彼此齐平，但本发明不受限于此。

如图1E所示，所述步骤S150包含：对所述多晶硅材料M实施一微影成像作业(lithography imaging operation)及一蚀刻作业(etching operation)，以移除一部分的所述多晶硅材料M，从而于多个所述沟槽绝缘层21所包围的多个凹槽22中、分别形成有多个多晶硅填充结构M1(poly-silicon filled structure)，并且于披覆绝缘层23上、形成有多个多晶硅块状结构M2(poly-silicon block structure)。

在本实施例中，多个所述多晶硅填充结构M1是分别形成于多个沟槽绝缘层21所包围的多个凹槽22中。据此，多个所述多晶硅填充结构M1与多个沟槽绝缘层21相同，皆是位于上述晶体管形成区域A中。

进一步地说，多个所述多晶硅填充结构M1在通过蚀刻作业后，其显露于外的表面(也就是，图1E中的多晶硅填充结构M1的顶面)是低于披覆绝缘层23的外表面(也就是，图1E中的披覆绝缘层23的相反于磊晶层12的一侧表面)，但本发明不受限于此。

再者，多个所述多晶硅块状结构M2皆是形成于披覆绝缘层23的相反于磊晶层12的一侧表面，并且多个所述多晶硅块状结构M2皆是位于上述电路元件形成区域B中，以于后续制造流程中被制作成不同的电路元件(如：齐纳二极管、电阻器、及常规二极管等)。

进一步地说，多个所述多晶硅块状结构M2是在披覆绝缘层23上彼此间隔排列。在本实施例中，多个所述多晶硅块状结构M2的数量为三个，并且三个所述多晶硅块状结构M2是分别位于所述电路元件形成区域B的齐纳二极管形成区域B1、电阻器形成区域B2、及常规二极管形成区域B3中。

另外，值得一提的是，在本实施例中，上述多晶硅填充结构M1及多晶硅块状结构M2的原材料M是在同一道多晶硅沉积程序中所形成，但本发明不受限于此。上述多晶硅填充结构M1及多晶硅块状结构M2的原材料M也可以依据制程需求分别经由多道多晶硅沉积程序所形成(如：2道、3道、或更多道)。

如图1F所示，所述步骤S160包含：实施一离子布植制程，以使得位于所述晶体管形成区域A中的多个多晶硅填充结构M1分别形成为多个闸极填充结构31(或称掺杂的多晶硅填充结构)，所述磊晶层12的位于任何两个相邻的沟槽13之间的部分形成为一基体掺杂结构32(matrix doped structure)，位于所述齐纳二极管形成区域B1中的多晶硅块状结构M2形成为一齐纳二极管掺杂结构41，位于所述电阻器形成区域B2的多晶硅块状结构M2形成为一电阻器掺杂结构51，并且位于所述常规二极管形成区域B3的多晶硅块状结构M2形成为一常规二极管掺杂结构61。值得一提的是，在本实施例中，为了对多晶硅材料及磊晶层进行不同的掺杂(如：P型掺杂或N型掺杂)，所述离子布植制程可以例如是包含多道离子布植程序(如：P型掺杂离子布植程序及N型掺杂离子布植程序)。

进一步地说，每个所述闸极填充结构31可以例如是P型掺杂半导体及N型掺杂半导体的其中之一，本发明不予以限制。

每个所述基体掺杂结构32包含有一P型掺杂区32P及形成于所述P型掺杂区32P上的一N型掺杂区32N。也就是说，在每个所述基体掺杂结构32中，所述N型掺杂区32N与P型掺杂区32P彼此上下堆栈。所述P型掺杂区32P位于下侧、且与所述磊晶层12抵接，并且所述N型掺杂区32N位于上侧、且与披覆绝缘层23抵接。值得一提的是，所述P型掺杂区32P的导电形态相异于上述基底层11的导电形态(N+型掺杂的半导体)、也相异于上述磊晶层12的导电形态(N-型掺杂的半导体)。也就是说，本实施例的多个所述P型掺杂区32P为P型掺杂半导体，而布植的离子种类可以例如是硼离子(B+)，但本发明不受限于此。

所述齐纳二极管掺杂结构41包含有一P型掺杂区41P及位于所述P型掺杂区41P一侧(如图1F中P型掺杂区41P的左侧)的一N型掺杂区41N。也就是说，在所述齐纳二极管掺杂结构41中，所述N型掺杂区41N与P型掺杂区41P左右排列且彼此相接。再者，所述N型掺杂区41N与P型掺杂区41P皆形成于披覆绝缘层23上、且接触于披覆绝缘层23。

所述电阻器掺杂结构51可以例如是P型掺杂半导体及N型掺杂半导体的其中之一，本实施例优选为P型掺杂半导体，但本发明不受限于此。再者，所述电阻器掺杂结构51的掺杂浓度相对于齐纳二极管掺杂结构41的掺杂浓度或常规二极管掺杂结构61的掺杂浓度来得低，以产生电阻的效果。

所述常规二极管掺杂结构61类似于齐纳二极管掺杂结构41，包含有一P型掺杂区61P及位于所述P型掺杂区61P一侧(如图1F中P型掺杂区61P的左侧)的一N型掺杂区61N。也就是说，在所述常规二极管掺杂结构61中，所述N型掺杂区61N与P型掺杂区61P左右排列且彼此连接。再者，所述N型掺杂区61N与P型掺杂区61P皆形成于披覆绝缘层23上、且接触于披覆绝缘层23。

需说明的是，本文中所述及的离子布植制程所使用的离子种类，可以例如是：硼离子(B⁺)、锌离子(Zn²⁺)、氟离子(F^-)、氮离子(N^-)、氧离子(O^2-)、碳离子(C⁴⁺)、氩离子(Ar⁺)、磷离子(P⁺)、砷离子(As⁺)、或锑离子(Sb²⁺)。

如图1G所示，所述步骤S170包含：形成一介电层7(inter layer dielectric，ILD)于基材结构1上，以使得所述绝缘层2、多个闸极填充结构31、基体掺杂结构32、齐纳二极管掺杂结构41、电阻器掺杂结构51、及常规二极管掺杂结构61，被所述介电层7所覆盖。

其中，所述介电层7可以例如是通过化学气相沉积制程所形成，但本发明不受限于此。举例来说，所述介电层7也可以例如是以物理气相沉积制程或其它适合的沉积制程所形成。再者，所述介电层7的材料可以例如是硅的化合物或其它介电材质所构成。

进一步地说，所述介电层7的外表面可以例如是通过一化学机械抛光(ChemicalMechanical Polishing，CMP)制程而实现表面平坦化，但本发明不受限于此。

如图1H所示，所述步骤S180包含：实施一金属化制程，以于所述介电层7上分别形成一源极金属结构33(source metal)、一齐纳二极管金属结构42、一电阻器金属结构52、及一常规二极管金属结构62，并且于所述基材结构1的底面102形成一汲极金属结构34(drainmetal)。需说明的是，在本文中所提及的“金属结构”可以例如是以沉积的方式所形成，并且所述“金属结构”可以例如是铝/硅/铜合金所形成的一体构造，但于实际应用时，不以此为限。

所述源极金属结构33是位于晶体管形成区域A中。所述源极金属结构33是形成于介电层7的相反于基底层11的一侧表面上、且部分地贯穿介电层7，以电性连接于多个所述基体掺杂结构32的至少其中一个。

在本实施例中，所述源极金属结构33包含有：一个源极金属导电部331及与所述源极金属导电部331连接的两个源极金属接触塞332。其中，所述源极金属导电部331是形成于介电层7的相反于基底层11的一侧表面上。两个所述源极金属接触塞332是彼此间隔地设置，并且分别贯穿介电层7，以使得所述源极金属导电部331能通过两个源极金属接触塞332而电性连接于多个基体掺杂结构32中的其中两个相邻的基体掺杂结构32。

另外，每个所述源极金属接触塞332的宽度是小于其所连接的基体掺杂结构32的宽度，并且每个所述源极金属接触塞332是穿过其所对应的基体掺杂结构32中的N型掺杂区32N、且部分地伸入P型掺杂区32P。借此，两个所述源极金属接触塞332相较于其所电性连接的两个基体掺杂结构32而言为等电位设置。

所述汲极金属结构34是形成于基材结构1的底面102。也就是说，所述汲极金属结构34是形成于基底层11的相反于磊晶层12的一侧表面上。在本实施例中，所述汲极金属结构34是全面覆盖于基材结构1的底面102上，但本发明不受限于此。

根据上述配置，如图2所示，所述源极金属结构33能用以电性连接一源极导线33L、而定义出金氧半场效晶体管的源极S(source)。所述汲极金属结构34能用以电性连接一汲极导线34L、而定义出金氧半场效晶体管的汲极D(drain)。再者，多个所述闸极填充结构31中的其中一个所述闸极填充结构31(如图2中最右边的闸极填充结构)能用以电性连接一闸极导线31L、而定义出金氧半场效晶体管的闸极G(gate)。上述位于晶体管形成区域A中的各个构件(如：源极金属结构33、汲极金属结构34、闸极填充结构31等)能形成金氧半场效晶体管3，其等效电路如图3所示。

请继续参阅图1H所示，所述齐纳二极管金属结构42、电阻器金属结构52、及常规二极管金属结构62皆是位于电路元件形成区域B。

所述齐纳二极管金属结构42是位于齐纳二极管形成区域B1中，并且所述齐纳二极管金属结构42是形成于介电层7的相反于基底层11的一侧表面上、且部分地贯穿介电层7，以电性连接于所述齐纳二极管掺杂结构41。所述齐纳二极管金属结构42与齐纳二极管掺杂结构41能互相搭配，以形成为一齐纳二极管4(zener diode，Vz)。所述齐纳二极管4经配置接受一逆向偏压，并且所述齐纳二极管4能承受5伏特至6伏特之间的电压。

在本实施例中，所述齐纳二极管金属结构42包含有两个金属接脚421。所述齐纳二极管金属结构42的两个金属接脚421彼此间隔设置、且皆部分地贯穿介电层7，以分别电性连接于所述齐纳二极管掺杂结构41的N型掺杂区41N与P型掺杂区41P，从而形成所述齐纳二极管4。其中，在所述齐纳二极管4中，连接于所述P型掺杂区41P的金属接脚421的电位“低于”连接于所述N型掺杂区41N的金属接脚421的电位，借以在功率元件通电时产生一“逆向偏压”。

所述电阻器金属结构52是位于电阻器形成区域B2，并且所述电阻器金属结构52是形成于介电层7的相反于基底层11的一侧表面上、且部分地贯穿介电层7，以电性连接于所述电阻器掺杂结构51。所述电阻器金属结构52与电阻器掺杂结构51能互相搭配，以形成为一电阻器5(resistor，R)。

在本实施例中，所述电阻器金属结构52包含有两个金属接脚521。所述电阻器金属结构52的两个金属接脚521彼此间隔设置、且皆部分地贯穿介电层7，以电性连接于所述电阻器掺杂结构51(如：P型掺杂半导体)。其中，所述电阻器掺杂结构51的掺杂浓度低于齐纳二极管掺杂结构41的掺杂浓度、也低于常规二极管掺杂结构61的掺杂浓度，以在功率元件通电时产生电阻的效果。

所述常规二极管金属结构62是位于常规二极管形成区域B3中，并且所述常规二极管金属结构62是形成于介电层7的相反于基底层11的一侧表面上、且部分地贯穿介电层7，以电性连接于所述常规二极管掺杂结构61。所述常规二极管金属结构62与常规二极管掺杂结构61能互相搭配，以形成为一常规二极管6(normal diode，V_D)。所述常规二极管6经配置接受一顺向偏压，并且所述常规二极管6能承受0伏特至0.7伏特之间的电压。

在本实施例中，所述常规二极管金属结构62包含有两个金属接脚621。所述常规二极管金属结构62的两个金属接脚621彼此间隔设置、且皆部分地贯穿介电层7，以分别电性连接于所述常规二极管掺杂结构61的N型掺杂区61N与P型掺杂区61P，从而形成所述常规二极管6。其中，在所述常规二极管6中，连接于所述P型掺杂区61P的金属接脚621的电位“高于”连接于所述N型掺杂区61N的金属接脚621的电位，借以在功率元件通电时产生一“顺向偏压”。

值得一提的是，在本实施中，在所述常规二极管6中，连接于所述P型掺杂区61P的金属接脚621，可以通过一导线(图未绘示)而电性连于多个所述闸极填充结构31中的其中一个闸极填充结构31(如图2中最右边的闸极填充结构)。再者，连接于所述N型掺杂区61N的所述金属接脚621，可以通过一导线电性(图未绘示)而连于所述金氧半场效晶体管3的源极金属结构33，但本发明不受限于此。

值得一提的是，在本实施例中，所述基体掺杂结构32的N型掺杂区32N、齐纳二极管4的N型掺杂区41N、及常规二极管的N型掺杂区61N是在同一道离子布植程序中完成，但本发明不受限于此。

实施以上所述的步骤S110至步骤S180后，即能完成如图1H及图2所示的复合型功率元件100(或称，沟渠式功率元件)。本实施例的复合型功率元件100的等效电路图如图3所示。须强调的是，于实际应用时，各步骤不排除以合理的变化形态替代。

再者，须强调的是，上述各步骤是以剖面图角度来进行描述，在符合上述各步骤的前提下，不排除以各种设计布局实施本发明的可能。换言之，若以俯视观之，本实施例的复合型功率元件100可以有不同的设计布局型态。

根据上述配置，本发明实施例所提供的复合型功率元件的制造方法，能通过将不同的电子元件(如：齐纳二极管、电阻器、常规二极管)的形成整合在金氧半场效晶体管的制程中(特别是在沉积多晶硅之后的制程)，以形成所需要的功率元件，其无须增加额外的制程，从而简化了制程复杂度。

以上为本发明实施例的复合型功率元件的制造方法的说明，而以下接着说明本实施例的复合型功率元件的具体构造。必须说明的是，虽然本实施例的复合型功率元件是通过上述制造方法所制成，但本发明不受限于此。也就是说，本发明的复合型功率元件也可以是通过其它的制造方法所制成。

如图1H所示，并请一并搭配图2及图3，本实施例另公开一种复合型功率元件100，其包含：一基材结构1、一绝缘层2、一介电层7、一金氧半场效晶体管3(MOSFET)、一齐纳二极管4(V_Z)、一电阻器5(R)、及一常规二极管6(V_D)。

所述基材结构1包含有一基底层11及形成于所述基底层11上的一磊晶层12。所述磊晶层12凹设有至少一沟槽13，所述基材结构1沿着其长度方向D定义有一晶体管形成区域A及相邻于所述晶体管形成区域A的一电路元件形成区域B，并且所述沟槽13是位于晶体管形成区域A中。

所述绝缘层2延伸地形成于磊晶层12上及沟槽13的内壁上。所述绝缘层2的位于沟槽13的内壁的部位定义为一沟槽绝缘层21，其包围形成有一凹槽22，并且所述绝缘层2的其余部位定义为一披覆绝缘层23。再者，所述介电层7形成于绝缘层2上。

所述金氧半场效晶体管3位于晶体管形成区域A中、且包含：一闸极填充结构31、一基体掺杂结构32、一源极金属结构33、及一汲极金属结构34。其中，所述闸极填充结构31形成于沟槽绝缘层21的凹槽22中。所述基体掺杂结构32形成于磊晶层12中、且位于所述沟槽13的周围区域。所述源极金属结构33形成于介电层7上、且部分地贯穿所述介电层7，以电性连接所述基体掺杂结构32。所述汲极金属结构34形成于基底层11的一底面。

所述齐纳二极管4位于电路元件形成区域B中、且包含：一齐纳二极管掺杂结构41及一齐纳二极管金属结构42。其中，所述齐纳二极管掺杂结构41形成于披覆绝缘层23上、且被所述介电层7覆盖。所述齐纳二极管掺杂结构41包含有彼此相接的一P型掺杂区41P及一N型掺杂区41N。所述齐纳二极管金属结构42形成于介电层7上、且部分地贯穿所述介电层7，以电性连接于所述齐纳二极管掺杂结构41的P型掺杂区41P及N型掺杂区41N。所述齐纳二极管4经配置在复合型功率元件100通电时接受一逆向偏压。

所述电阻器5位于电路元件形成区域B中、且与所述齐纳二极管4呈间隔设置，并且所述电阻器5包含：一电阻器掺杂结构51及一电阻器金属结构52。其中，所述电阻器掺杂结构51形成于披覆绝缘层23上、且被所述介电层7覆盖。所述电阻器掺杂结构51为P型掺杂半导体或N型掺杂半导体。所述电阻器金属结构52形成于所述介电层上、且部分地贯穿所述介电层7，以电性连接于所述电阻器掺杂结构51，并且所述电阻器5经配置在复合型功率元件100通电时产生一电阻。

所述常规二极管6位于电路元件形成区域B中、且与所述齐纳二极管4呈间隔设置，并且所述常规二极管6包含：一常规二极管掺杂结构61及一常规二极管金属结构62。其中，所述常规二极管掺杂结构61形成于披覆绝缘层23上、且被所述介电层7覆盖。所述常规二极管掺杂结构61包含有彼此相接的一P型掺杂区61P及一N型掺杂区61N。所述常规二极管金属结构62形成于介电层7上、且部分地贯穿所述介电层7，以电性连接于所述常规二极管掺杂结构61的P型掺杂区61P及N型掺杂区61N。其中，所述常规二极管经配置接受一顺向偏压。其中，所述常规二极管6邻近地设置于上述金氧半场效晶体管3。

[第二实施例]

请参阅图4及图5所示，本发明第二实施例也提供一种复合型功率元件100’。图4为根据本发明第二实施例复合型功率元件的局部示意图，并且图5为根据本发明第二实施例复合型功率元件的等效电路图。

本发明第二实施例复合型功率元件100’的结构设计与上述第一实施例大致相同，不同之处在于本实施例的复合型功率元件100’具有彼此串联的多个常规二极管6(V_D1至V_DN)。

如图4所示，更具体地说，在本实施例中，所述常规二极管6的数量为多个，并且多个所述常规二极管6(V_D1至V_DN)是以彼此串联的方式设置于所述披覆绝缘层23上、且位于电路元件形成区域B的常规二极管形成区域B3中。多个所述常规二极管6的数量可以例如是两个或两个以上。

更具体地说，彼此串联的多个所述常规二极管6是以“N型掺杂区/P型掺杂区/N型掺杂区/P型掺杂区…”彼此交错的方式排列。其中，在任何两个相邻且彼此串联的所述常规二极管6中，其中一个所述常规二极管6的连接于P型掺杂区61P的金属接脚621、是直接地接触且电性连接于其中另一个所述常规二极管6的连接于N型掺杂区61N的金属接脚621。再者，其中一个所述常规二极管6的常规二极管掺杂结构61、是未直接地接触于另一个所述常规二极管6的常规二极管掺杂结构61。

进一步地说，如图4所示，在彼此串联的多个所述常规二极管6中，第一个常规二极管V_D1(如图4中最右边的常规二极管V_D1)的连接于P型掺杂区61P的金属接脚621，可以通过一导线(图未绘示)而电性连于所述金氧半场效晶体管3中的多个所述闸极填充结构31中的其中一个闸极填充结构31(如图2中最右边的闸极填充结构)。再者，第N个常规二极管V_DN(如图4中最左边的常规二极管6)的连接于N型掺杂区61N的金属接脚621，可以通过一导线(图未绘示)而电性连于所述金氧半场效晶体管3的源极金属结构33，但本发明不受限于此。

如图5所示，由于本实施例的复合型功率元件100’具有彼此串联的多个常规二极管6(V_D1至V_DN)，因此可以借由调整常规二极管6的数量，以改变V_GS，进而控制复合型功率元件100’的驱动电压，以达到驱动各种不同电力场效应晶体管Power MOSFET的可行性。

据此，此结构设计的概念能依据终端产品的应用需求，而任意整合各种不同电压/电流的电力场效应晶体管Power MOSFET。其中，输出电压可以例如是V_OUT＝V_G-V_D＝V_Z-(V_D1+V_D2+…V_DN)。

[实施例的有益效果]

本发明的有益效果在于，本发明实施例所提

供的复合型功率元件的制造方法，能通过将不同的电子元件(如：齐纳二极管、电阻器、常规二极管)的形成整合在金氧半场效晶体管的制程中(特别是在沉积多晶硅之后的制程)，以形成所需要的功率元件，其无需增加额外的制程，从而简化了制程复杂度，也减少了终端产品的体积。

更进一步来说，由于本实施例的复合型功率元件能设计有彼此串联的多个常规二极管(V_D1至V_DN)，因此可以借由调整常规二极管的数量，以改变V_GS，进而控制复合型功率元件的驱动电压，以达到驱动各种不同电力场效应晶体管Power MOSFET的可行性。

另外，本实施例的复合型功率元件的结构设计可以减少系统电路板上所需摆放电子元件的数量，因其部分的电子元件被整合至本发明的整合元件制程中，从而得以缩小终端产品的体积。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的申请专利范围，所以凡是运用本发明说明书及图式内容所做的等效技术变化，均包含于本发明的申请专利范围内。