具体实施方式

需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。

在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/ 或其组合。

另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下面参考附图和可选的实施例对本申请作详细说明。

如图1所示的示例性技术方案中，基于GaAs的器件(如半导体或光电芯片等砷化镓器件124)与基于Si的器件(如控制或驱动芯片等硅器件125)是分别制作完成的。其中硅器件125是在硅基半导体工厂完成的，而GaAs器件是在化合物半导体工厂制作完成。分别制作完成的芯片，在封装时形成集成模组，达到所需的器件功能或性能。在追求高性能、低成本、低功耗是其技术升级的主要驱动力，也是芯片设计研发的主要方向。提高器件的集成度是实现高性能、低成本、低功耗的手段之一。集成度的提高有两种途径：一是将不同功能的器件在封装时进行集成、形成模组，二是将多种不同功能的器件制作在同一芯片上，到达更高的集成度，获得更好的性能、更小的体积和更低的成本。本申请提出了将将砷化镓器件124和硅器件125集成到一个芯片上的技术方案，具体如下：

如图2所示，作为本申请的一实施例，公开了一种集成芯片的制作方法，包括步骤：

S10：在晶圆上划分硅器件区域和砷化镓器件区域；

S20：在硅衬底对应砷化镓器件区域上形成砷化镓外延结构；

S30：在砷化镓外延结构上形成基于砷化镓的开关电路；

S40：在硅衬底上对应硅器件区域形成基于硅半导体的开关控制电路；

S50：形成所述基于砷化镓的开关电路和所述基于硅半导体的开关控制电路之间的金属互连层；

其中，所述基于砷化镓的开关电路包括砷化镓高电子迁移率晶体管。

相对于示例性将基于GaAs的器件(如半导体或光电芯片等砷化镓器件124)与基于Si的器件(如控制或驱动芯片等硅器件125)是分别制作完成的技术方案来说，本申请提出将砷化镓材料和外延结构制作在硅衬底121上，不仅可以制作现有的GaAs HBT和GaAspHEMT 器件以及各类光电芯片，也可以实现以硅基半导体器件(如CMOS芯片)的集成，同时可以利用大尺寸硅晶圆110以降低芯片的制造成本。此外，在将砷化镓器件124形成在硅基上的应用，也将大量减少砷化镓衬底材料的消耗，极大地降低砷对环境造成的污染风险。

需要说明的是，上述步骤中S30和S40的步骤可以互换，即先实施“硅器件制作工艺”，然后实施“GaAs器件制作工艺”。为提高制作效率，也可以交替实施“GaAs器件制作工艺”和“硅基器件制作工艺”，也可以同时实施两者之间的共同工艺，本申请不作具体限制。基于硅半导体的开关控制电路包括硅基CMOS控制电路或硅基 CMOS驱动电路；基于砷化镓的开关电路包括：基于砷化镓的半导体晶体管或基于砷化镓的单片集成电路；所述砷化镓外延结构包括：砷化镓异质结双极晶体管的外延结构或砷化镓高电子迁移率晶体管的外延结构或砷化镓激光二极管的外延结构。

如图3所示，在S20步骤中，还包括以下步骤：

S201：在硅衬底上形成砷化镓外延结构；

S202：通过湿法或干法刻蚀将硅器件区域的砷化镓外延结构去除；保留砷化镓器件区域上的砷化镓外延结构。

本实施例采用了刻蚀工艺将晶圆110的硅衬底121分为划分硅器件区域125a和砷化镓器件区域124a；上述S10中的划分区域为设计集成芯片时，考虑将硅器件125和砷化镓器件124放置的位置，设定之后即可清楚划分硅器件区域125a和砷化镓器件区域124a。划分硅器件区域125a和砷化镓器件区域124a区别在于，硅器件125可直接在硅衬底121上形成，在砷化镓器件124需要在砷化镓外延结构122 上形成。因而本实施例采用先在硅衬底121上形成一层砷化镓外延结构122后，将硅器件区域125a的砷化镓外延结构122去除。

如图4所示，在硅衬底121上形成一层砷化镓外延结构122，对应砷化镓器件区域124a形成光刻胶，对准、曝光显影后，使用湿法或干法刻蚀工艺将硅器件区域125a的砷化镓外延结构122去除，剥离光刻胶、清洗后，即可形成硅衬底121上对应砷化镓器件区域124a的砷化镓外延结构122和对应硅器件区域125a的硅衬底121。需要说明的是，GaAs外延的刻蚀可采用湿法或干法刻蚀工艺。湿法工艺在磷酸(H3PO4)和双氧水(H2O2)的水溶液中进行。干法刻蚀采用等离子刻蚀工艺，气体可以选用Cl₂、BCl₃、SiCl₄、CF₄、CCl₂F₂等，通过控制反应腔的微波功率、腔内压力、气体的种类和流量来达到所需的刻蚀结果。

如图5所示，还可以采用选择性的砷化镓外延结构122的生长方法，在S20的步骤中还包括步骤：

S211：在硅衬底上形成一层氧化硅或氮化硅；

S212：通过刻蚀去除砷化镓器件区域的氧化硅或氮化硅；

S213：在硅衬底上形成对应砷化镓器件区域的砷化镓外延结构；

S214：去除硅器件区域的氧化硅或氮化硅。

本实施例采用的选择性的砷化镓外延结构122的生长方法，如图 6所示，在制作砷化镓外延结构122之前，在硅衬底121表面制作一层氧化硅或氮化硅，对应砷化镓区域的氧化硅或氮化硅通过刻蚀的方法去除。因为砷化镓外延结构122只会在硅表面生长，不会在氧化硅或氮化硅的表面生长，因此在形成砷化镓外延结构122时，只会在对应的砷化镓器件区域124a生长，而不会在硅器件区域125a生长；最后在通过刻蚀的方法去除硅衬底121表面的氧化硅或氮化硅。其中，氧化硅和氮化硅薄膜的制作有很多方法，如PECVD、LPCVD等。氧化硅和氮化硅薄膜的厚度一般介于10nm-100nm之间；氧化硅和氮化硅的刻蚀可以采用湿法或干法，湿法可以氢氟酸(HF)湿法腐蚀或缓冲氧化硅腐蚀液(BOE)或缓冲氢氟酸(BHF)。干法刻蚀是采用等离子刻蚀工艺，通常采用氟碳化合物化学气体，如CF₄、C₃F₈、CHF₃、 C₄F₈等。

具体地，砷化镓材料也可分为砷化镓晶体(体单晶)和砷化镓外延结构122(外延材料)两类。体单晶可以用作砷化镓外延结构122 的衬底材料，也可以采用离子注入掺杂工艺直接制造集成电路(采用高质量、大截面、半绝缘砷化镓单晶)。一种常用的制备方法是液封直拉法(即液封乔赫拉斯基法，简称LEC法)，另一种方法是水平舟生长法(即水平布里其曼法)，制出的单晶质量和均匀性较好，仍然受到一定的重视。液封直拉法的一个新发展是在高压单晶炉内用热解氮化硼(PBN)坩埚和干燥的氧化硼液封剂直接合成和拉制不掺杂、半绝缘砷化镓单晶。另外，常压下用石英坩埚和含水氧化硼为液封剂的方法也已试验成功。不论水平舟生长法或是液封直拉法，晶体的直径均可达到100～150毫米而与硅单晶相仿。

砷化镓外延结构122生长按工艺可分为气相和液相外延，所得外延结构在纯度和晶体完整性方面均优于体单晶材料。通用的气相外延工艺为Ga/AsCl₃/H₂法。这种方法的变通工艺有Ga/HCl/AsH₃/H₂和 Ga/AsCl₃/N₂法。为了改进Ga/AsCl₃/H₂体系气相外延结构的质量，还研究出低温和低温低压下的外延生长工艺。液相外延工艺是用 Ga/GaAs熔池覆盖衬底表面，然后通过降温以生长外延结构，也可采用温度梯度生长法或施加直流电的电外延法。在器件(特别是微波器件)的制造方面，汽相外延的应用比液相外延广泛。液相外延可用来制造异质结(如GaAs/AlxGa1-xAs)，因此它是制造砷化镓双异质结激光器和太阳电池等的重要手段。

砷化镓外延技术还有分子束外延(MBE)和金属有机化合物汽相沉积(MOCVD)外延。分子束外延是在超高真空条件下，使一个或多个热分子束与晶体表面相作用而生长出外延结构的方法。对入射分子或原子束流施加严格的控制，可以生长出超晶格结构，例如由交替的 GaAs和AlxGaAs薄层(厚度仅10埃)所组成的结构。金属有机化合物汽相沉积外延是用三甲基镓(Trimethylgallium，Ga(CH₃)₃，或TMG) 或三乙基镓(Triethylgallium，Ga(C₂H₅)₃)与砷烷(AsH₃)相作用而生长外延结构。用这种方法也能适当地控制外延结构的浓度、厚度和结构。与分子束外延相比，金属有机化合物汽相沉积外延设备和工艺均较简单，但分子束外延结构的质量较高。

具体地，如图7所示，具体地将砷化镓材料或砷化镓外延结构 122制作在硅衬底121上的方法，即在硅衬底121上形成砷化镓晶体和砷化镓外延结构122的步骤包括：

S221：对晶圆进行清洗；

S222：在硅衬底上形成砷预层或镓预层；

S223：对预层进行初始核化；

S224：升温后，形成砷化镓晶体；

S225：在砷化镓晶体上形成砷化镓外延结构；

本实施中，形成的砷化镓晶体即为砷化镓体单晶，即可充当砷化镓外延结构122，也可以作为砷化镓外延结构122的衬底，如图8示出了一种硅衬底121上的砷化镓外延结构122的示意图。即上述方法在硅衬底121上形成砷化镓晶体和砷化镓外延结构122的步骤制得的砷化镓外延结构122。更具体地步骤包括：硅晶圆110表面清洗，除去晶圆110表面任何颗粒或者有机污染物，清洗方法包括化学方法和热清洗方法。制作Ga或As预层(pre-layer)，这是在硅表面生长的第一层Ga或As原子层。温度在30-400℃之间。预层的厚度在2-10 单原子层(monolayer)之间，或0.5-5nm。预层的生长方法可以是 MBE(分子束外延)、MOCVD(金属有机物化学气相沉积)或ALE(原子层外延)。GaAs初始核化(InitialNucleation):GaAs核化可以在 MBE(分子束外延)和MOCVD(金属有机物化学气相沉积)设备中，在较低温度下(30-600℃)进行，厚度5-100nm。生长速率在 0.1-0.3um/hr之间。GaAs层的制作：将温度升高到正常的GaAs生长温度，600-1000C，制作1-3um厚的GaAs层，可以用MBE或MOCVD 的方法。而本实施例中，为了提高硅衬底121上制作的GaAs晶体的质量，可以采取以下的方法，例如：保证硅表面的清洁；使得硅衬底 121的错位取向；对晶圆110即时的热清洗；对预层的种类和质量；设备中生长温度的控制、生长速率的控制；以及即时退火工艺的实施等。

在GaAs晶体薄膜基础上，可以制作满足不同需要的外延结构 122，如图9示出了一种基本的GaAs pHEMT(GaAs高电子迁移率晶体管)外延结构122示意图；所述砷化镓外延结构122包括：沟道层 1224、势垒层1226和盖帽层1227；所述沟道层1224设置在所述硅衬底121上；所述势垒层1226设置在所述沟道层1224上；所述盖帽层1227设置在所述势垒层1226上。对应的制作方法，所述在硅衬底 121对应砷化镓器件区域124a上形成砷化镓外延结构122的步骤包括：在硅衬底121上形成沟道层1224；在所述沟道层1224上形成势垒层1226；在所述势垒层1226上形成盖帽层1227。

如图10所示一种较为复杂的GaAs pHEMT外延结构122示意图；是另一种外延结构122的示意图，外延结构122中设有沟道层1224 (Channel)，所述沟道层1224为砷化镓或铟砷化镓材料，厚度一般为10nm-1um；沟道上面为势垒层1226(Barrier)，与沟道层1224形成异质结并产生高迁移率的二维电子气(2DEG)，势垒层1226可以由 n-型掺杂的AlGaAs材料构成，其厚度介于10-50nm之间；设置势垒层1226的目的是向界面提供自由电子并限制电子的向上运动。在沟道层1224和势垒层1226之间，也可以插入一层薄的第二隔离层1225(Spacer)，可以限制自由电子的向上运动以进一步增加二维电子气的浓度；第二隔离层1225一般为非掺杂的AlGaAs，厚度为5-25nm；势垒层1226上面也可以有一层掺杂的盖帽层1227(Cap layer)，如 n-型掺杂的GaAs，厚度为10-50nm，盖帽层1227可以保护势垒层1226，并通过高掺杂而减小欧姆接触电阻。另外在制作沟道层1224 之前，还可以先在衬底上形成一层缓冲层1221以提高外延结构122 的质量，缓冲层1221的材料可以为GaAs，厚度可以为0.5-2um；在硅衬底和沟道层1224之间可以依次增加缓冲层1221、超晶格层1222 和第一隔离层1223，第二隔离层1223一般为非掺杂的AlGaAs，厚度为5-25nm。

如图11所示，由图2或图4的方法可将晶圆110分为两个或多个区域；图中可分为砷化镓器件区域124a和硅器件区域125a，砷化镓器件区域124a可用于制作多种基于砷化镓外延结构122的器件，例如HBT、HEMT、VCSEL和LD等；可与硅器件区域125a的硅半导体等集成单颗芯片。提升器件集成度和总体性能的目的。两者集成制作在同一芯片上，减小了芯片面积、增加了集成度、降低了制作成本、提升了器件总体性能。也可以将输入匹配电路、输出匹配电路或两者制作在同一芯片上。将基于GaAs的半导体晶体管(HBT和HEMT)和匹配电路的集成芯片称为GaAs MMIC(单片集成电路)。如图16所示，公开了一种晶圆110，在晶圆110上制作上述的集成芯片。这样可以将多功能的器件(GaAs晶体管、Si CMOS控制电路、输入输出匹配电路)全部集成在同一芯片上，提升低噪放大器的集成度和性能、减小损耗、降低成本。

如图14-20所示，作为本申请的另一实施例，公开了一种集成电路，包括晶圆110和集成芯片120，所述集成芯片120设置在所述晶圆110上。集成芯片120包括：硅衬底121、基于硅半导体的开关控制电路150、砷化镓外延结构122和基于砷化镓的开关电路130，所述硅衬底121被划分为硅器件区域125a和砷化镓器件区域124a；所示基于硅半导体的开关控制电路150设置在硅衬底121上，对应设置在所述硅器件区域125a；砷化镓外延结构122设置在硅衬底121上，对应所述砷化镓器件区域124a；以及所示基于砷化镓的开关电路130 设置在砷化镓外延结构122上；所述基于硅半导体的开关控制电路 150与所述基于砷化镓的开关电路130电连接；所述基于砷化镓的开关电路130包括：砷化镓高电子迁移率晶体管140。

本申请可以将多功能的器件(GaAs晶体管、Si CMOS控制电路、输入输出匹配电路)全部集成在同一芯片上，利用硅衬底取代GaAs 作为衬底材料，可以降低原材料成本；可以利用大硅片(8-12寸)的优势，降低芯片的制造成本；在制作工艺中可以使用CMP(化学机械抛光)等平坦化工艺，提升工艺能力和器件性能与可靠性；可以实现与基于硅半导体的各种芯片进行集成，提升器件的集成度和器件的综合性能，以及通过集成实现新的功能；使用硅作为衬底将大量减少砷化镓衬底材料的消耗，降低幅度高达70-90％，极大地降低砷对环境造成的污染风险。还提升低噪放大器的集成度和性能、减小损耗、降低成本。

如图13所示，所述基于砷化镓的开关电路130包括：第一晶体管131和第二晶体管132；所述第一晶体管131和第二晶体管132的输出端连接至一公共端口COM，所述第一晶体管131的输入端连接至一第一输入端口IN1，所述第二晶体管132的输入端连接至一第二输入端口IN2，所述第一晶体管131和第二晶体管132的控制端分别连接至基于硅半导体的开关控制电路。

具体地，所述基于砷化镓的开关电路还包括：第一电阻133、第二电阻134、第一电容135和第二电容136；所述第一电阻133串联至所述第一晶体管的控制端，所述第一电容135一端连接至所述第一晶体管131的控制端，另一端接地；所述第二电阻134串联至所述第二晶体管132的控制端，所述第二电容136一端连接至所述第二晶体管132的控制端，另一端接地。

如图13示出了基于砷化镓的开关电路示意图。第一晶体管Q1 和第二晶体管Q2为两个砷化镓高电子迁移率晶体管(GaAs pHEMT)， Q1和Q2分别由两个相应的控制电压V1和V2控制。当V1或V2其中一个值为零，另一个为负数且低于晶体管的夹断电压。在这样的条件下，其中的一个输入端(端口1)通过GaAs pHEMT较低的导通电阻连接到公共端口(COM)，而另一个输入端(端口2)处于夹断模式下，通过较大的漏源电阻值与公共端口(COM)端口隔离，从而达到开关的功能。隔离值主要取决于HEMT的漏源极之间的有限的电阻值。由于存在残留电导，一些射频信号泄漏通过夹断晶体管发生。可以通过改进晶体管的设计和工艺，以及设计更复杂的电路来改善开关的隔离度、插入损耗、开关时间和功率处理能力等性能，这里不做详细说明。

如图14所示，所述基于硅半导体的开关控制电路150包括Si CMOS逆变器151；所述Si CMOS逆变器151包括N型MOS管152 和P型MOS管153；所述N型MOS管152的源极连接至P型MOS 管153的漏极；P型MOS管153的源极连接至一Vdd电压；所述N 型MOS管152和P型MOS管153的控制端连接至一Vi，所述N型 MOS管152的源极连接至P型MOS管153的漏极分别连接至一Vo。

在“硅器件区域”制作Si CMOS器件流程如下：-Well和P-Well 离子注入/扩散；有源区(Active Area)的形成；栅极的制作；源漏离子注入/扩散；接触孔制作(ContactHoles)；第一层金属互联；多层金属互联；钝化层和键合垫(bonding pad)制作。制作完成后的逆变器CMOS芯片如图15所示。以上“CMOS制作流程”只是一个例子，并不代表最先进、最全面的制作方法，不是对CMOS制作工艺的限制。

如图16所示，为基于硅半导体的开关控制电路和基于砷化镓的开关电路集成的电路图，V0连接至Q1，其它电路具体连接看设计的线路；在此处不再详细说明。如图17示出了另一种基于硅半导体的开关控制电路和基于砷化镓的开关电路集成的电路图；

承上文，对应上述集成芯片的制作方法，如图18所示，所述在砷化镓外延结构上形成基于砷化镓的开关电路的步骤中包括步骤：

S301：在砷化镓外延结构上形成源极、漏极；

S302：在源极、漏极上形成第一钝化层；

S303：蚀刻第一钝化层；

S304：形成栅极，使得栅极连接外延结构；

S305：在第一钝化层上形成第二钝化层；

S306：在对应源极和漏极的第二钝化层上进行蚀刻；

S307：形成第一金属层；

S308：在第二钝化层上形成金属间电介质；

S309：在金属间电介质上形成第二金属层，且第二金属层与第一金属层连接；

对应的，如图19所示，是一种砷化镓高电子迁移率晶体管221 示意图，所述砷化镓高电子迁移率晶体管包括：栅极1404、源极1401 和漏极1402，设置在所述外延结构122的上方；钝化层，设置在所述栅极1404、源极1401和漏极1402的上方；第一金属层1406，设置在所述钝化层的上方，与所述源极1401和漏极1402相连；第二金属层1407，与所述第一金属层1406连接，且设置在所述第一金属层 1406的上方。其中钝化层可分为第一钝化层1403和第二钝化层1405，第一钝化层1403在所述栅极形成之前便已制程，通过刻蚀掉对应位置的第一钝化层后，在所述栅极的位置形成栅极。在金属间电介质1408上形成第二金属层，在所述砷化镓高电子迁移率晶体管中，衬底由硅衬底材料构成，硅衬底的尺寸可以在50-150mm之间或者更大。外延结构主要由砷化镓系材料构成；源极、漏极可以由Ti、Al、 Ni或Au中的一种金属构成，也可以由几种金属的组合通过高温退火形成的合金构成，这样能够进一步减小电阻；至于栅极，可以由Ni、 Au、Pt、Ti和Al等金属组成，且栅极的截面形状可以是矩形，也可以是“T”型或“Y”型等，在此不做限定；第一钝化层和第二钝化层的材料可以为氮化硅(Si₃N₄)或氧化硅(SiO₂)等。所述砷化镓外延结构包括：缓冲层，设置在硅衬底上；超晶格层，设置在所述缓冲层上；第一隔离层，设置在所述超晶格层；沟道层，设置在所述第一隔离层；第二隔离层，设置在所述沟道层上；势垒层，设置在所述第二隔离层上；盖帽层，设置在所述势垒层上。

对应图18的砷化镓高电子迁移率晶体管的另一种制作方法为：形成衬底或晶圆；在外延结构上形成源极、漏极；在源极、漏极上形成第一钝化层；蚀刻第一钝化层；然后形成栅极，使得栅极连接外延结构；在第一钝化层上形成第二钝化层；在对应源极和漏极的第二钝化层上进行蚀刻；然后形成第一金属层；在第二钝化层上形成金属间电介质；在金属间电介质上形成第二金属层，且第二金属层与第一金属层连接。器件中根据需要还可以设置更多金属层、钝化层和介质层等。前面的是衬底正面工艺，至于衬底背面，可以先进行晶圆键合 (Wafer bonding)；再对晶圆减薄与抛光(grinding and polishing)；接着进行背孔蚀刻(backside via etch)，蚀刻出贯穿晶圆和外延结构的背孔；然后进行背孔金属化(viametallization)，即在晶圆背面形成背面金属层，使背面金属层通过背孔与源极相连。

由于砷化镓具有频率响应好、速度快、工作温度高等优点，基于砷化镓高电子迁移率晶体管221(GaAs pHEMT)的功率放大器111 或其它结构能够给芯片带来更好的性能，将在5G及未来通信中得到愈来愈广泛的应用，包括无线基站、手机、智能终端、WIFI等设备以及卫星通讯、微波点对点连线、雷达系统等地方。

需要说明的是，本方案中涉及到的各步骤的限定，在不影响具体方案实施的前提下，并不认定为对步骤先后顺序做出限定，写在前面的步骤可以是在先执行的，也可以是在后执行的，甚至也可以是同时执行的，只要能实施本方案，都应当视为属于本申请的保护范围。

需要说明的是，本申请的发明构思可以形成非常多的实施例，但是申请文件的篇幅有限，无法一一列出，因而，在不相冲突的前提下，以上描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例，各实施例或技术特征组合之后，将会增强原有的技术效果

本申请的技术方案可以广泛用于各种基于硅基和砷化镓的芯片的集成，除上述提及的硅基器件和砷化镓器件。其它基于硅基和砷化镓的芯片的集成均可适用上述方案。

以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。