具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

在一些实施例中，提供了一种解耦电容(decap)系统，包括解耦电容电路和偏置电路。解耦电容电路耦合在第一参考电压轨(例如，提供VDD)或第二参考电压轨(例如，提供VSS)与第一节点之间。跨解耦电容器电路的电压降为V_dcp。在一些实施例中，解耦电容器电路和偏置电路中的每个包括薄氧化物金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，在解耦电容器电路中的MOSFET具有电容器配置。偏置电路耦合在第一节点与相应的第二参考电压轨或第一参考电压轨之间。在一些实施例中，偏置电路中的MOSFET具有二极管配置。根据其他方法，尽管不与偏置电路串联，但是在VDD和VSS之间提供了与上述解耦电容器电路相对应的解耦电容器电路，使得根据其他方法的在解耦电容器电路(V_other)上的电压降为VDD。根据其中解耦电容器电路与偏置电路串联耦合的至少一些实施例，解耦电容器电路中的一个或多个薄电介质(例如氧化物)、金属氧化物半导体场效应晶体管(MOSFET)具有以下优点：与根据其他方法的解耦电容器电路中的一个或多个MOSFET相比不易受到薄栅极氧化物的击穿和/或电流泄漏的影响，因为V_dcp小于VDD，而根据其他方法所以与在解耦电容器电路中的一个或多个MOSFET相比，V__其他＝VDD。

图1A是根据一些实施例的半导体器件100A的框图。

半导体器件100A包括功能单元区域102和解耦系统单元区域108(参见图2A-图2B、图3A-图3B、图4A-图4B等)。后者，即解耦系统单元区域108，提供了电容性解耦的功能。术语“功能”应用于单元区域102以指示单元区域102提供的功能不同于由解耦系统单元区域108提供的功能。

图1B是根据一些实施例的半导体器件100B的框图。

图1B的半导体器件100B类似于图1A的半导体器件100A。然而，半导体100B的功能单元区域102还包括模拟单元区域104。

图1C是根据一些实施例的半导体器件100C的框图。

图1C的半导体器件100C类似于图1A的半导体器件100A。然而，半导体100C的功能单元区域102还包括射频(RF)单元区域104。

图2A是根据一些实施例的解耦系统200A的框图。

解耦系统200A包括一个或功能电路202和解耦电容(decap)系统208A。一个或多个功能电路202是图1A的功能单元区域102的示例。decap系统208A是图1A的解耦系统单元区域108的示例。

在图2A中，一个或多个功能电路202和decap系统208A在轨214和216之间并联电耦接。在下文中，为简洁起见，将用“耦接”(和类似的变体)代替“电耦接”的理解是暗含了副词“电”。

解耦电容系统208A提供电容解耦的功能。更具体地，decap系统208A有助于使一个或多个功能电路202与VDD的变体解耦。术语“功能”应用于一个或多个电路202以指示一个或多个电路202提供与由解耦系统208A提供的功能不同的相应功能。

在图2A中，轨214提供第一参考电压。轨216提供第二参考电压。在图2A(以及本文中讨论的其他图)中，第一参考电压和第二参考电压相应地为VDD和VSS。在一些实施例中，第一参考电压和第二参考电压是不同于相应的VDD和VSS的电压。

decap系统208A包括与偏置电路212串联耦合的解耦电容电路210。解耦电容系统208A的基本上所有电容性解耦功能都由解耦电容电路210提供。更具体地，解耦电容电路210耦合在decap系统208A的输入和节点218之间，后者在decap系统208A内部。偏置电路212耦合在节点218与解耦电容系统208A的输出之间。

在一些实施例中，就电压降而言，decap系统208A被描述为分压器。轨214和216之间的电压降为VDD。因此，解耦电容器系统208A上的电压降为VDD。解耦电容器电路210上的电压降为V_dcp。偏置电路210两端的电压降为V_bs。这样，在一些实施例中，decap系统208A两端的电压降为VDD由第一式表示，

VDD＝V_dcp+V_bs

重写第一式得出第二式，

V_dcp＝VDD-V_bs

在一些实施例中，应用于电路212的形容词“偏置”是指电压降V_bs的效果，因为电压降V_bs减小(或偏置)电压降V_dcp，其中如果电压降V_dcp不用于在轨214和216之间与解耦电容器电路210串联耦合的偏置电路212，则电压降V_dcp将等于VDD。

根据其他方法，尽管不与偏置电路串联，但是在VDD和VSS之间提供了与解耦电容器电路210相对应的解耦电容器电路，使得根据其他方法的解耦电容器电路(V__其他)上的电压降为VDD。根据其中解耦电容器电路210与偏置电路212串联耦合的至少一些实施例，解耦电容器电路210中的一个或多个薄氧化物金属氧化物半导体场效应晶体管(MOSFET)(参见图2A等)具有以下优点：与根据其他方法的解耦电容器电路中的一个或多个MOSFET相比，不易受到薄栅极电介质(例如氧化物)的击穿和/或电流泄漏的影响，因为V_dcp小于VDD，而根据其他方法V__其他＝VDD。

图2B是根据一些实施例的解耦系统200B的框图。

图2B的系统200B类似于图2A的系统200A。然而，图2B中的解耦电容电路210和偏置电路212的串联布置与图2A不同。更具体地，在图2B中，偏置电路212耦合在解耦电容系统208B的输入和节点218之间。解耦电容电路210耦合在节点218和解耦电容系统208B的输出之间。

图3A是根据一些实施例的解耦系统308A的电路图。图3B是根据一些实施例的解耦系统308B的框图。图3C-图3J是根据一些实施例的对应的电路图。图3K是根据一些实施例的布局图308K。

图3A-图3K遵循与图2A-图2B相似的编号方案。尽管相对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，编号约定对图3A至图3K使用3序列号，而图2A-图2B的编号惯例为使用2序列号。例如，图3A至图3K中的项目308A是解耦系统，并且相应的图2A中的项目208A是解耦系统。其中：相似性反映在公共根_08A上；差异反映在图3A至图3K中相应的前导数字3中。为简洁起见，讨论将更多地集中在图3A至图3K和图2A-图2B之间的差异上。

而每个图2A-图2B包括偏置电路212。图3A的实施例包括特定类型的偏置电路212，即偏置电路322。因此，自偏置电路322至少具有与上述偏置电路212相同的优点。另外，与图2A-图2B相比，图3A更详细地示出了解耦电容电路210。

在图3A中，解耦电容系统308A的基本上所有电容性解耦功能都由解耦电容电路210提供。参照图3A，解耦电容电路210包括一个或多个并联耦合的电容器配置的MOSFET N1(1)和N1(2)。由于N1(2)是可选的，因此使用虚线(点)显示。在一些实施例中，解耦电容器电路210包括N1(1)、N1(2)和一个或多个并联耦合的电容器配置的MOSFET。

在一些实施例中，电容器配置MOSFET包括将栅极端子耦合到第一电压，以及将源极端子和漏极端子中的每个耦合到与第一电压不同的第二电压。如图3A所示，相对于NFETN1(1)，在电容器配置中，根据方向320A，N1(1)的栅极端子耦合到电源线214，并且N1(1)的源极和漏极端子中的每个耦合到电容器中的节点218。

并联耦合的电容器的净电容是各个电容的总和。对于其中解耦电容电路210仅包括N1(1)和N1(2)的实施例，假设N1(1)和N1(2)中的每个具有基本相同的电容C_N1(x)，则电路210的总电容是2×C_N1(x)。

MOSFET在栅极端子和沟道区域之间包括介电材料层。在一些实施例中，介电材料是氧化物。在下文中，在MOSFET的栅极端子和沟道区域之间的介电材料层通常被称为MOSFET的栅极氧化物。

在一些实施例中，与厚氧化物型MOSFET相反，N1(1)和N1(2)中的每个都是薄氧化物型MOSFET。薄氧化物型的MOSFET具有相对较薄的栅极氧化物，相对较高的最大工作频率和相对较低的最大工作电压。厚氧化物类型的MOSFET具有相对较厚的栅极氧化物、相对较低的最大工作频率和相对较高的最大工作电压。在一些实施例中，薄氧化物MOSFET具有等于或小于约0.2纳米(nm)的栅极氧化物厚度。

在一些实施例中，栅极氧化物包括一层或多层的氧化硅、氮化硅、氮氧化硅或高k电介质材料，例如氧化铪(HfO₂)、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂或其组合。替代地，高k电介质材料包括金属氧化物。用于高k电介质的金属氧化物的示例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或其混合物等。

如图3A所示，N1(1)和N1(2)中的每个都是N型MOSFET(NFET)。同样如图3A所示，N1(1)和N1(2)中的每个以方向320A耦合在轨214和节点218之间。

在一些实施例中，根据图3C的方向320C布置NFET N1(1)-N1(2)中的每个。在图3C中，相对于NFET N1(1)，根据方向320C，N1(1)的源极端子和漏极端子中的每个耦接到轨214，并且N1(1)的栅极端子被耦接到节点218。

在一些实施例中，NFET N1(1)和N1(2)中的每个代替地是对应的P型MOSFET(PFET)P1(1)和P1(2)(未示出)。在一些实施例中，P1(1)和P2(2)中的每个具有图3D所示的方向320D。在图3D中，相对于PFET P1(1)，根据方向320D，P1(1)的栅极端子耦合到轨214，并且P1(1)的源极和漏极端子中的每个耦合到节点218。根据图3E的方向320E布置每个PFET P1(1)-P1(2)。在图3E中，相对于PFET P1(1)，根据方向320E，P1(1)的源极端子和漏极端子中的每个耦接到轨214，并且P1(1)的栅极端子被耦接到节点218。

返回到图3A的讨论，自偏置电路322包括串联耦合在节点218和轨216之间的一个或多个二极管配置的MOSFET N2(1)和N2(2)。在一些实施例中，二极管配置的NFET包括耦合栅极和漏极端子中的每个到第一电压，并将源极端子耦接到与第一电压不同的第二电压。在一些实施例中，二极管配置PFET包括将源极端子耦合到第一电压，以及将栅极端子和漏极端子中的每个耦合到与第一电压不同的第二电压。

在一些实施例中，N2(1)和N2(2)中的每个是薄氧化物型的MOSFET。由于N2(2)是可选的，因此使用虚线(点)显示。更具体地，N2(1)耦合在节点218和自偏置电路322内部的节点319(1)之间。MOSFETN2(2)耦合在节点319(1)和轨216之间。由于自偏置电路322仅包括N2(1)，因此N2(1)耦合在轨214和216之间，而不是耦合在轨214和节点319(1)之间。在一些实施例中，自偏置电路322包括N2(1)、N2(2)和串联耦合的一个或多个二极管配置的MOSFET。

在图3A中，N2(1)和N2(2)中的每个都是NFET。同样如图3A所示，N2(1)和N2(2)中的每个都根据方向324A耦合。在图3A中，相对于NFET N2(1)，根据方向324A，二极管配置N2(1)的每个栅极和漏极端子耦合到节点218，而N2(1)的源极端子耦合到节点319(1)。在一些实施例中，应用于偏置电路322的形容词“自”是指N2(1)和N2(2)中的每个的二极管配置的影响，其导致N2(1)和N2(2)中的每个相应地偏置自身。偏置电路322上的电压降为V_bs，其中V_bs是N2(1)上的电压降和N2(2)上的电压降之和。

在一些实施例中，NFET N2(1)和N2(2)中的每个替代地是对应的P型MOSFET(PFET)P2(1)和P2(2)(未示出)。在一些实施例中，P2(1)和P2(2)中的每个具有图3F所示的方向324F。在图3F中，相对于P2(1)，根据方向324F，P2(1)的源极端子耦合到节点218，并且P2(1)的栅极和漏极端子中的每个耦合到节点319(1)。

在一些实施例中，NFET N2(1)和N2(2)中的每个代替地是对应的双极结型晶体管(BJT)BJT2(1)和BJT2(2)(未示出)。在一些实施例中，BJT2(1)和BJT2(2)中的每个具有图3G所示的方向324G。在图3G中，相对于BJT2(1)(未显示)，根据方向324G，BJT2(1)的基极和集电极端子均耦合到节点218，而BJT2(1)的发射极端子则耦合到节点319(1)。在一些实施例中，BJT2(1)和BJT2(2)中的每个具有图3H所示的方向324H。在图3H中，相对于BJT2(1)(未示出)，根据方位324H，BJT BJT2(1)的发射极端子耦合到节点218，并且BJT2(1)的基极和集电极端子中的每个均耦合到节点319(1)。

在一些实施例中，NFET N2(1)和N2(2)中的每个替代地是对应的二极管D1和D2(未示出)。在一些实施例中，每个二极管具有图3I中所示的方向324I。如图3I所示，相对于D1(未示出)，根据方向324I，D1的阳极耦合到节点218，而D1的阴极耦合到节点319(1)。在一些实施例中，NFET N2(1)和N2(2)中的每个代替地是如图3J中的对应的无源电阻器。

在一些实施例中，decap系统308A用于一般的低频应用中。在一些实施例中，以品质因数Q来描述解耦电容器电路210的电容。通常，Q以电容器的能量损失率来表示电容器的效率。通常，电容器的Q值越高，与电容器相关的损耗就越小。在一些实施例中，Q被表示为Q＝1/(ωCR)，其中ω是工作频率，C是电容器的电容，并且R是电容器的串联电阻。在此，Q与ω成反比，因此随着ω的增加，Q会减小。因此，decap系统308A用于一般的低频应用中。对于高频应用，请参照图4A-图4B和图5A-图5B等。

就消耗的面积(占地面积)而言，与在VDD和VSS之间提供解耦电容电路(尽管未与偏置电路串联)的其他方法相比，根据一些实施例的包括与解耦电容电路210串联的偏置电路322导致decap系统308A中具有相对较大的占地面积。然而，通常，则在解耦电容电路210中电容器配置的MOSFET(例如，N1(1))存在的实例基本上(或不是基本上)比二极管配置的MOSFET(例如，N2(1)的实例或在自偏压电路322中的实例(例如，图3F-图3J)更多。在一些实施例中，在解耦电容系统308A的自偏压电路322中仅提供N2(1)，而在许多情况下，电容器配置的MOSFET(例如，将N1(1))提供在解耦电容系统308A的解耦电容电路210中，以使N2(1)的占位面积(area_N2(1))与电容器配置的MOSFET的许多实例的总占位面积(area_N1(x))的比率在以下范围内：{≈(1∶10²)}≤(area_N2(1)：area_N1(x))≤{≈(1∶10⁶)}。因此，由于在解耦电容系统308A中包括偏置电路322而导致的占位面积的增加是微不足道的。此外，由于在decap系统308A中包括偏置电路322而导致的占位面积的增加基本上被自偏置电路322的优点所抵消。取决于自偏置电路322中二极管配置的MOSFET(例如，N2(1))或类似的实例(例如，图3F-图3J)，在一些实施例中，自偏置电路322消耗电流I_322的范围为(≈1nA)≤I_322≤(≈10μA,与自偏置电路322之外还包括一个或多个功能电路202(见图2A-图2B)的半导体器件的总电流消耗相比，这是微不足道的。此外，由于在去电容系统308A中包含偏置电路322而导致的电流消耗增加基本上被自偏置电路322的优点所抵消。

在一些实施例中，对于小于(≈100nm)的栅极节距(见图3K)，解耦电容器电路中的MOSFET被偏置到相应的截止区，使得在沟道区中基本上不发生导电。这样，在一些实施例中，|Vgs|＜|Vgs|并且|Vgd|＜|Vgs|，其中Vgs是栅极和源极端子之间的电压，Vgd是栅极和漏极端子之间的电压，并且Vth是阈值电压。

关于图3B，图3B的系统308B类似于图3A的系统308A。然而，图3B中的解耦电容电路210和自偏置电路322的串联布置可以与图3A不同。更具体地，如图3B所示，自偏置电路322耦合在解耦电容系统308B的输入和节点218之间。解耦电容电路210耦合在节点218与解耦电容系统308B的输出之间。

关于图3K，布局图308K代表半导体器件。更具体地，布局图308K代表图3A的解耦系统308A。

这样，布局图308K中的各个形状(也称为图案)代表由布局图308K表示的半导体器件中的各个结构。为了简化讨论，将布局图308K中的元件称为结构本身而不是形状本身。例如，布局图308K中的每个元件330(1)-330(4)是栅极形状，其表示相应的半导体器件中的栅极结构的实例。在下面的讨论中，布局图308K的形状330(1)-330(4)被称为对应的栅极结构330(1)-330(4)，而不是对应的栅极形状330(1)-330(4)。同样，例如，布局图308K中的元件326是代表相应半导体器件中的有源区的形状。在下面的讨论中，布局图308K的元件326被称为有源区326，而不是有源区形状326。

参照图3K，布局图308K包括：有源区326(如所指出的)；以及至漏极/源极金属(MD)接触结构328(1)-328(5)；栅极结构330(1)-330(4)(如上所述)。有源区326具有在第一方向上延伸的长对称轴。在图3K中，第一方向基本平行于X轴。在一些实施例中，将图3K配置为用于finFET技术，使得例如有源区326代表鳍。在一些实施例中，有源区326被配置用于纳米线晶体管技术。在一些实施例中，有源区326被配置用于纳米片晶体管技术。在一些实施例中，有源区326被配置用于平面晶体管技术。

相对于X轴，MD接触结构3281(1)-328(5)和栅极结构330(1)-330(4)相互穿插且不重叠。MD接触结构3281(1)-328(5)和栅极结构330(1)-330(4)中的每个的长对称轴在基本垂直于第一方向的第二方向上延伸。在图3K中，第二方向基本平行于Y轴。在一些实施例中，第一方向和第二方向是除X轴和Y轴的相应方向以外的垂直方向。

MD接触结构3281(1)-328(5)和栅极结构330(1)-330(4)中的每个都在有源区236的相应部分上方。如图3K所示，并且相对于X轴：栅极结构330(1)在MD接触结构328(1)和328(2)之间；栅极结构330(2)在MD接触结构328(2)和328(3)之间；栅极结构330(3)在MD接触结构328(3)和328(4)之间；栅极结构330(4)在MD接触结构328(4)和328(5)之间。

布局图308K还包括至栅极通孔/MD(VGD)结构332(1)-332(9)和M0部段314K、318K、319(1)K和316K。VGD结构332(1)-332(9)在MD接触结构328(1)-328(5)和栅极结构330(1)-330(4)中的相应一个上方。

M0部段314K、318K、319(1)K和316K在MD接触结构328(1)-328(5)和栅极结构330(1)-330(4)的相应部分上方。M0部段314K、318K、319(1)K和316K的对应部分在VGD结构332(1)-332(9)上方。

在图3K中，M0部段314K、318K、319(1)K和316K在第一金属化层(M_1st层)中并且具有基本沿第一方向延伸的长对称轴。布局图308K采用相应的半导体工艺技术节点，该节点包括用于生成布局图的各种设计规则。布局图308K还假定设计规则遵循编号惯例，其中第一金属化层级(M_1st层)和相应的第一互连结构层级(第V_1st层)(未示出)相应地称为M0和V0。在一些实施例中，编号约定假定M_1st层级和V_1st层级相应地被称为M1和V1，因此段314K、318K、319(1)K和316K将被称为M1部段。

M0部段314K对应于图3A中的轨214，M0部段314K提供电压VDD。覆盖VGD结构332(7)和332(8)的M0部段318K的部分对应于图3A中的节点218。M0部段319(1)K对应于图3A中的节点319(1)。M0部段316K对应于图3A中的轨216，因此M0部段316K提供电压VSS。

关于图3K中的VGD结构332(1)-332(9)，更具体地，VGD结构332(1)位于M0部段314K和栅极结构330(1)的相交处。VGD结构332(2)位于M0部段314K和栅极结构330(2)的相交处。VGD结构332(3)位于M0部段318K和MD接触结构328(1)的相交处。VGD结构332(4)位于M0部段318K和MD接触结构328(2)的相交处。VGD结构332(5)位于M0部段318K和MD接触结构328(3)的相交处。VGD结构332(6)位于M0部段318K和栅极结构328(3)的相交处。VGD结构332(7)位于M0部段319(1)K和MD接触结构328(4)的相交处。VGD结构332(8)位于M0部段319(1)K和栅极结构328(4)的相交处。VGD结构332(8)位于M0部段316K和MD接触结构328(5)的相交处。

在图3K中，VGD结构323(1)、323(3)和323(4)，MD接触结构328(1)和328(2)、栅极结构330(1)和相应的部分或有源区326共同代表图3A的N1(1)。VGD结构323(2)、323(5)和323(6)、MD接触结构328(2)和328(3)、栅极结构330(2)和相应的部分或有源区326共同代表图3A的N1(2)。VGD结构323(5)、323(6)和323(7)、MD接触结构328(3)和328(4)、栅极结构330(3)和相应的部分或有源区326共同代表图3A的N2(1)。VGD结构323(7)、323(8)和323(9)、MD接触结构328(4)和328(5)、栅极结构330(4)和相应的部分或有源区326共同代表图3A的N2(2)。

图3K假定有源区326被配置用于NMOS技术。在一些实施例中，有源区326被配置用于PMOS技术。在其中有源区326被配置用于PMOS技术的一些实施例中：M0部段314K对应于图3A中的轨216，M0部段314K提供电压VSS。M0部段316K对应于图3A中的轨214，因此M0部段316K提供电压VDD。

图4A是根据一些实施例的解耦系统408A的电路图。图4B是根据一些实施例的解耦系统408B的框图。图4C-图4G是根据一些实施例的对应的电路图。

图4A-图4G遵循与图3A-图3K相似的编号方案。尽管相对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，编号约定对图4A至图4G使用4序列号，而图3A-图3K的编号惯例为使用3序列号。例如，图4A中的项目408A可以是解耦系统并且对应的图3A中的项目308A是解耦系统，其中相似性反映在公共根_08A上；差异反映在图4A中相应的前导数字4和图3A的3中。为简洁起见，与相似性相比，讨论将更多地集中在图4A至图4G和图3A至图3K之间的差异上。

图3A-图3B中的每个包括自偏置电路322。图4A的实施例包括升压偏置电路434，其包括图3A的自偏置偏置电路322。因此，升压偏置电路434至少具有与上述自偏置电路322相同的优点。

在图4A中，示出了具有具有方向320A的MOSFET的解耦电容器电路210，该方向320A与图3A中所示的方向相同。参照图3A，在一些实施例中，在解耦电容电路210中的MOSFET具有如图3C-图3E中所示的替代方向。

在图4A中，偏置电路434包括图3A的自偏置电路322和偏置电流发生器436，偏置电流发生器436提供正升压电流，正升压电流流入节点218，以增大升压偏置电路434上的电压降。流过升压偏置电路434的电流I_434等于流过解耦电容电路210I_210的电流加上升压电流I_436，使得I_434＝I_210+I_436。结果，从节点218通过升压偏置电路436流到图4A中的轨216的电流总量大于从节点218通过自偏置电路322流到图3A中的轨216的电流总量。对于低频应用，通过升压偏置电路436的电流增加的效果是，升压偏置电路436两端的电压降V_bs_436大于图3A所示的自偏置电路322两端的电压降V_bs_322，使得V_bs_436>V_bs_322而不必增加N2(1)尺寸。

对于低频应用，假设V_bs_322和V_bs_436之间的差由ΔV表示，其中ΔV为正电压，则V_bs_322和V_bs_436之间的关系由第三式表示，

V_bs_436＝V_bs_322+ΔV

假设图4A中VDD＝V_408A并且图3A中VDD＝V_308A，使得VDD＝V_408A＝V_308A，并且重写VDD的第二式并相应地代入第四式，

V_dcp_408A+V_bs_436＝V_dcp_308A+V_bs_322

将第三式代入第四式可得出第五式，

V_dcp_408A＝V_dcp_308A-ΔV

根据第五式，V_dcp_408A<V_dcp_308A。比较图4A中的升压偏置电路434和图3A中的自偏置电路322的保护效果，与解耦系统308A的解耦电容器电路210的一个或多个MOSFET相比，解耦系统408A的解耦电容器电路210中的一个或多个薄氧化物MOSFET甚至更不容易受到薄栅极氧化物的击穿和/或电流泄漏的影响，因为V_dcp_408A<V_dcp_308A。

在一些实施例中，decap系统408A用于高频应用。在一些实施例中，高频是等于或大于大约1GHz的频率。在一些实施例中，低频是小于约1GHz的频率。回想一下，一般而言，Q代表电容器在能量损耗率方面的效率，并且随着电容器Q值的增加，与电容器相关的损耗减小，高频应用会降低Q值，而因此增加了与电容器相关的损耗。因此，在没有偏置电流发生器436的情况下，高频将导致解耦电容系统408A中的解耦电容电路210上的电压降(V_dcp_408A)大于低频情况下的电压降，其中低频情况对应于图3A中的情况以及解耦电容系统308A中的解耦电容电路210上的相应的电压降V_dcp_308A。为了抵消由于高频导致的V_dcp_408A的增加，由于偏置电流发生器436提供的提升电流，升压的偏置电路436两端的电压降V_bs_436被增加(提升)。结果，V_dcp_408A低于根据其他方法的解耦电容器电路两端的电压降V__其他，其中(再次)其他方法提供了与VDD和VSS之间的解耦电容器电路210相对应的解耦电容器电路，即使其不与偏置电路串联。因此，decap电容系统408A的优点是，与根据其他方法的decap电容电路中的一个或多个MOSFET相比，decap电容电路210中的一个或多个薄氧化物MOSFET具有不易受到薄栅极氧化物的击穿和/或电流泄漏的影响的优点，因为V_dcp_408A小于VDD，而根据其他方法，V__其他＝VDD。

关于图4B，图4B的系统408B类似于图4A的系统408A。然而，图4B与图4A不同，图4B中的解耦电容电路210和升压偏置电路434的串联布置可以与图4A中不同。更具体地，如图4B所示，升压偏置电路434耦合在解耦电容系统408B的输入和节点218之间。并且解耦电容电路210耦合在节点218与解耦电容系统408B的输出之间。

根据一些实施例，偏置电流发生器436的示例性版本被相应地示出为对应图4C-图4G的电流源436C-436G。

在图4C中，电流源436C是NFE N10，其中N10的源极端子表示电流源436C的输出。因此，N10的源极端子耦合到图4C中的节点218。

在图4D中，电流源436C是包括NFET N10、N12和N14的电流镜。N10的栅极端子耦合到电压Vbias。N10的源极端子、N12的栅极端子和N14的漏极端子中的每个都耦合到节点438(1)。N12的源极端子、N14的栅极端子和额外电流源439(1)的输入中的每个都耦合到节点438(2)。N14的源极端子表示电流源436D的输出，因此N14的源极端子耦合到图4D中的节点218。

在图4E中，电流源436E是包括NFET N10、N14、N16和N18的电流镜。N10的栅极端子、N16的栅极端子、N16的源极端子和N18的漏极端子中的每个都耦合到节点438(3)。N10的源极端子和N14的漏极端子中的每个耦合到节点438(1)。N18的栅极端子、N18的源极端子、N14的栅极端子以及额外电流源439(2)的输入中的每个都耦合到节点438(4)。N14的源极端子表示电流源436E的输出，因此N14的源极端子耦合到图4E中的节点218。

在图4F中，电流源436F是包括NFET N10、N14、N16和N20的电流镜。N10的源极端子和N14的漏极端子中的每个耦合到节点438(1)。N16的源极端子和N20的漏极端子中的每个耦合到节点438(5)。N10的栅极端子、N16的栅极端子、N20的源极端子和额外电流源439(3)的输入中的每个都耦合到节点438(6)。N20的栅极端子和N14的栅极端子中的每个耦合到电压Vbias。N14的源极端子表示电流源436F的输出，因此N14的源极端子耦合到图4F中的节点218。

在图4G中，电流源436G是电流驱动器，其包括NFET N10和运算放大器(运算放大器)440。运算放大器440的非反相输入耦合到电压Vbias。非反相输入耦合到N14的源极端子，其中N14的源极端子表示电流源436F的输出。因此，N14的源极端子耦合到图4F中的节点218。

图5A是根据一些实施例的解耦系统508A的电路图。图5B是根据一些实施例的解耦系统508B的框图。

图5A至图5B遵循与图3A-图3K相似的编号方案。尽管相对应，但某些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，编号约定对图5A至图5B使用5序列号，而图3A-图3K的编号惯例为使用3序列号。例如，图5A中的项目508A可以是解耦系统并且对应的图3A中的项目308A是解耦系统，其中相似性反映在公共根_08A上；差异反映在图5A中相应的前导数字5和图3A的3中。为简洁起见，与相似性相比，讨论将更多地集中在图5A至图5B和图3A至图3K之间的差异上。

然而，图3A-图3B中的每个包括自偏置电路322。图5A所示的电路包括滤波偏置电路542A。滤波偏置电路542A是图2A的偏置电路212的特定类型，就像自偏置电路322是特定类型的偏置电路212一样。因此，滤波电路542A至少具有与上述偏置电路212相同的优点。

关于图5A，解耦系统508A具有串联的解耦电容器电路210和滤波偏置电路，其耦合在轨214和216之间。更具体地，解耦电容器电路210耦合在轨214和节点218之间。滤波偏置电路542A耦合在节点218和轨216之间。

在图5A中，示出了具有具有方向320A的MOSFET的解耦电容器电路210，该方向320A与图3A中所示的方向相同。类似于图3A，在一些实施例中，解耦系统508A的解耦电容器电路210中的MOSFET具有如图3C-图3E中不同地示出的替代方向。

在图5A中，滤波偏置电路534A包括：NFET N3；PFET P3；高通滤波器544(1)和高通滤波器544(2)。在图5A中，N3和P3并联耦合在节点218和轨216之间。

偏置电路534A的高通滤波器544(1)包括串联耦合在轨214和节点218之间的电容器Cx和电阻Rx。更具体地，电容器Cx耦合在轨214和节点546(1)之间，电阻Rx耦合在节点546(1)和节点218之间。N3的栅极端子耦合到节点546(1)。高通滤波器544(1)使由在轨214上的VDD表现出的波纹的正相通过(尽管衰减了)，从而使得N3的栅极端子上的合成波纹的幅度相对减小。N3的栅极和源极端子之间的电压降在图5A中示出为V_gs_N3。

偏置电路534A的高通滤波器544(4)包括串联耦合在轨214和轨216之间的电容器Cy和电阻Ry。更具体地，电容器Cy耦合在轨214和节点546(2)之间，电阻Ry耦合在节点546(2)和轨216之间。P3的栅极端子耦合于节点546(2)。高通滤波器544(2)使由在轨214上的VDD表现出的波纹的负相通过(尽管衰减了)，从而使得在P3的栅极端子上所得到的波纹的幅度相对减小。在图5A中示出了P3的源极端子和栅极端子之间的电压降为V_gs_P3。

在图5A中，电阻器Rx和Ry可以由提供例如NFET、PFET、MOSFET传输门等的电阻的有源器件或无源电阻器相应地实现。同样在图5A中，电容器Cx和Cy可以相应地由有源器件来实现，该有源器件提供电容，例如具有诸如在图3A和图3C-图3E中的方向的电容器配置的MOSFET。

在一些实施例中，decap系统508A用于高频应用。回想一下，一般而言，Q代表电容器在能量损耗率方面的效率，并且随着电容器Q值的增加，与电容器相关的损耗减小，高频应用会降低Q值，因此增加了与电容器相关的损耗。因此，在没有高通滤波器544(1)和544(2)的情况下，高频率将导致在解耦电容系统508A中的解耦电容电路210上的电压降V_dcp_508A大于在低频情况，其中低频情况对应于图3A中的低频情况并且对应于解耦电容系统308A中的解耦电容电路210上的相应的电压降V_dcp_308A。为了抵消由于在轨214上的高频纹波VDD而导致的V_dcp_508A增加，高通滤波器544(1)和544(2)将高频从分流电路210分流到对应的节点546(1)和546(2)。结果，V_dcp_508A不会由于在轨214上的高频纹波VDD而升高，否则对于高通滤波器544(1)和544(2)而言会升高。结果，V_dcp_508A低于根据其他方法的解耦电容器电路上的电压降V__其他，其中(再次)其他方法提供了与VDD和VSS之间的解耦电容器电路210相对应的解耦电容器电路，即使其不与偏置电路串联。因此，decap系统808A的优点在于，与根据其他方法的decap电路中的一个或多个MOSFET相比，decap电路210中的一个或多个薄氧化物MOSFET具有不易受到薄栅极氧化物的击穿和/或电流泄漏的影响的优点，因为V_dcp_508A小于VDD，而根据其他方法，V__其他＝VDD。

关于图5B，解耦系统508B类似于图5A的系统508A。然而，图5A中的解耦电容电路210和滤波偏置电路542B的串联布置可以与图5B中的解耦电容电路210和滤波偏置电路542A的串联布置不同。更具体地，在图5B中，滤波偏置电路542B耦合在解耦电容系统508B的输入和节点218之间。并且解耦电容电路210耦合在节点218与解耦电容系统508B的输出之间。

在图5B中，示出了decap电路210具有如图3C中的具有方向320C的MOSFET。在一些实施例中，解耦系统508B的解耦电容器电路210中的MOSFET具有如在图3A和图3D-图3E中不同地示出的替代方向。

在图5B中，滤波偏置电路534A包括：N3；P3；低通滤波器545(1)和低通滤波器545(2)。在图5A中，N3和P3并联耦合在轨214和节点218之间。

低通滤波器545(1)包括串联耦合在轨线214和轨线216之间的电阻器Ry和电容器Cy。更具体地，电阻器Ry耦合在轨线214和节点546(3)之间，并且电容器Cy耦合在轨线214和节点546(3)之间。N3的栅极端子耦合到节点546(3)。低通滤波器545(1)使由在轨216上的VSS表现出的波纹的正相通过(尽管衰减了)，从而使得N3的栅极端子上的合成波纹的幅度相对减小。N3的栅极和源极端子之间的电压降在图5B中示出为V_gs_N3。

低通滤波器545(2)包括串联耦合在节点218和轨216之间的电阻器Rx和电容器Cx。更具体地，电阻器Rx耦合在节点218和节点546(4)之间，并且电容器Cx耦合在节点546(4)和轨216之间。P3的栅极端子耦合节点546(4)。低通滤波器545(2)使由在轨216上的VSS表现出的波纹的负相通过(尽管衰减了)，从而使得在P3的栅极端子上所得到的波纹的幅度相对减小。P3的源极端子和栅极端子之间的电压降在图5B中示出为V_gs_P3。

在一些实施例中，decap系统508A用于高频应用。回想一下，一般而言，Q代表电容器在能量损耗率方面的效率，并且随着电容器Q值的增加，与电容器相关的损耗减小，高频应用会降低Q值，而因此增加了与电容器相关的损耗。相对于导轨214，滤波器545(1)和545(2)是低通滤波器。相对于轨216，低通滤波器545(1)和545(2)作为高通滤波器。因此，如果没有低通滤波器545(1)和545(2)以及它们对轨216的相关高通滤波行为，轨216上的高频电压将导致解耦电容系统508B中的解耦电容电路210上的电压降V_dcp_508B大于低频情况，其中低频情况对应于图3A中的低频情况并且对应于解耦电容系统308A中的解耦电容电路210上的相应的电压降V_dcp_308A。为了抵消由于轨216上的VSS中的高频纹波导致V_dcp_508B的增加，由低通滤波器545(1)和545(2)表现出的对轨216的高通滤波行为将高频从对应于节点546(3)和546(4)的解耦电路210旁路。结果，V_dcp_508B不会由于轨216上的VSS上的高频纹波而升高，反之会降低，但对于低通滤波器545(1)和545(2)则不会。结果，根据其他方法，V_dcp_508B低于根据其他方法的解耦电容器电路上的电压降V__其他，其中(再次)其他方法提供了与VDD和VSS之间的解耦电容器电路210相对应的解耦电容器电路，即使其不与偏置电路串联。因此，decap系统808A的优点在于，与根据其他方法的decap电路中的一个或多个MOSFET相比，decap电路210中的一个或多个薄氧化物MOSFET具有以下不易受到薄栅极氧化物的击穿和/或电流泄漏的影响的优点，因为V_dcp_508B小于VDD，而根据其他方法，V__其他＝VDD。

图6是根据一些实施例的解耦电压变化的方法600的流程图。

在一些实施例中，方法600表示图1A-图1C、图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B的decap系统的操作。

图6的流程图包括框602-618。在框602处，在第一参考电压轨或第二参考电压轨与第一节点之间耦合解耦电容电路。第一参考电压轨和第二参考电压轨的示例是图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B中的对应的轨214和216。第一节点的一个示例是图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B中的节点218。在第一参考电压轨和第一节点之间耦合的解耦电容电路的示例是图2A、图3A、图4A、图5A中的解耦电容电路210的布置。在第二参考电压轨和第一节点之间耦合的解耦电容电路的示例是图2B、图3B、图4B、图5B中的解耦电容电路210的布置。流程从框602前进到框604。

在框604处，将偏置电路耦合在第一节点与相应的第二参考电压轨或第一参考电压轨之间。在解耦电容电路耦合到第一参考电压轨的情况下，在第一节点和第二参考电压轨之间耦合的偏置电路的示例是图2A中的偏置电路212、图3A中的自偏置电路322、图4A中的升压偏置电路434、图5A中的滤波偏置电路542A等的布置。在解耦电容电路耦合到第二参考电压轨的情况下，在第一节点和第一参考电压轨之间耦合的偏置电路的示例是图2B中的偏置电路212、图3B中的自偏置电路322、图4B中的升压偏置电路434、图5B中的滤波偏置电路542A等的布置。从框604，流程进行到框606。

在框606处，相对于第一参考电压轨和第二参考电压轨之间的第一电压降，偏置电路上的第二电压降用于减小decap电路上的第三电压降，结果是第三电压的压降小于第一电压降。第一、第二和第三电压降的示例是图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B的每个的相应VDD、V_bs和V_dcp。图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B等是使用第二电压降(V_bs)减小第三电压降(V_dcp)的示例。相应地，结果，在图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B中的每个中，第三电压降(V_dcp)小于第一电压降(VDD)。从框606，流程进行到框608。

在框608处，将MOSFET配置为电容器(电容器配置)，并且将其包括在解耦电容器电路中。包括电容器配置的MOSFET的解耦电容器电路的示例包括图3A、图4A、图5A-图5B的每个中的解耦电容器电路210中的NFET N(1)。从框608，流程进行到框610。

框610是分离块，其可替换地称为“或”框。在框610处，流程前进到框612或框618。

如果流程进行到框612，则(在框612处)偏置电路是自偏置的。对偏置电路进行自偏置的示例是在图3A-图3B的自偏置电路322的操作。从框612，流程进行到框614。

在框614处，将偏置电流耦合到第一节点。将偏置电流发生器耦合到第一节点的示例是图4A-图4B中的每个中的升压偏置电路434。在图4A的升压偏置电路434中，电流被放大。在图4A中，偏置电流发生器436(尽管在图4A中示出未在图4B中示出)耦合到节点218，所以偏置电流发生器436是偏置电流发生器的示例。流程从框614前进到框616。

在框616处，使用偏置电流发生器将偏置电流提供给第一节点，以增强升压偏置电路上的电压降。在操作中，偏置电流发生器436向节点218提供电流，因此偏置电流发生器436是使用偏置电流发生器向第一节点提供偏置电流的示例。

如果流程进行到框618，则在框618处对偏置电路进行滤波。滤波偏置电路的示例是图5A的滤波偏置电路542A的操作。参照图5A，其包括高通滤波器544(1)-544(2)，图5A的滤波偏置电路542B的操作可以在图5A中进行。如图5B所示，其包括低通滤波器545(1)-545(2)等。更具体地，在操作中，图5A的滤波偏置电路542A的高通滤波器544(1)-544(2)滤波VDD中的纹波。在操作中，图5B的滤波偏置电路542B的低通滤波器545(1)-545(2)滤波VDD中的纹波。因此，在相应的操作中，高通滤波器544(1)-544(2)和低通滤波器545(1)-545(2)中的每个是对偏置电路进行滤波的示例。

图7是根据一些实施例的制造半导体器件的方法700的流程图。

根据一些实施例，方法700例如可以使用EDA系统900(下面讨论的图9)和集成电路(IC)、制造系统1000(下面讨论的图10)来实现。可以根据方法700制造的半导体器件的示例包括对应图1A-图1C中的半导体器件100A-100C，对应于图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B等的半导体器件。

在图7中，方法700包括框702-804。在框702处，生成布局图(参见图8A至图8B)，除其他以外，该布局图包括本文公开的布局图中的一个或多个等。根据一些实施例，框702可例如使用EDA系统900(下面讨论的图9)来实现。流程从框702前进到框704。

在框704处，基于布局图，进行以下至少一项：(A)一次或多次光刻曝光；或(B)制造一个或多个半导体掩模；或(C)制造半导体器件的层中的组件。参见下面图10的讨论。

图8A-图8B是根据一些实施例的生成布局图的方法的对应流程图。

更具体地，图8A-图8B示出了根据一个或多个实施例包括在图7的框702中的附加框。图8A-图8B的流程图所表示的方法所生成的布局图的一个示例是图3K的布局图308K。

参照图8A-图8B，该流程图包括框802-826，图8A中示出了框802-814。图8B中示出框816-826。在图8A的框802处，生成沿第一方向延伸的有源区(AA)形状。第一方向的示例是图3K中的X轴。AA形状的一个示例是图3K中所示的有源区326。流程从框802前进到框804。

在框804处，生成在垂直于第一方向的第二方向上延伸并且在AA形状的第一对应部分上方对准的栅极形状。第二方向的示例是图3K中的Y轴。栅极形状的示例是图3K中的栅极结构330(1)-330(4)。栅极结构330(1)-330(4)在有源区326的第一对应部分上对准，并且彼此不重叠。流程从框804转到框806。

在框806处，生成在第二方向上延伸，插入在相应的栅极形状之间并且在AA形状的第二相应部分上对准的至晶体管接触组件形状(MD形状)。MD形状的示例是图3K中的MD接触结构3281(1)-328(5)。其中MD接触结构3281(1)-328(5)在有源区326的第二对应部分上方，彼此不重叠，并且插入栅极结构330(1)-330(4)。从框806，流程进行到框808。

在框808处，生成导体形状，该导体形状被指定用于第一金属化层(M_1st)(M_1st形状)，位于相应的栅极形状和MD形状上方并且在第一方向上延伸。M_1st形状的示例是图3K中的M0部段314K、318K、319(1)K和316K。在图3K中，M0部段314K、318K、319(1)K和316K在MD接触结构328(1)-328(5)和栅极结构330(1)-330(4)的相应部分上方。在图3K中，M0部段314K对应于图3A中的轨214，M0部段314K提供电压VDD。在图3K中，M0部段316K对应于图3A中的轨216，M0部段316K提供电压VSS。从框808，流程进行到框810。

在框810处，生成在M_1st形状中的相应形状与栅极形状或MD形状中的相应形状之间的至栅极通孔/MD(VGD)形状。VGD形状的示例是图3K中的VGD结构332(1)-332(9)。在图3K中，VGD结构332(1)-332(9)在MD接触结构328(1)-328(5)和栅极结构330(1)-330(4)中的相应一个上方。M0部段314K、318K，319(1)K和316K的对应部分在VGD结构332(1)-332(9)上方。从框810，流程前进到框812。

在框812处，将VGD形状中的第一个和第二个与M_1st形状中的第一个对准。M_1st形状中的第一个形状的示例是图3K中的M0形状314K。与M_1st形状中的第一个对准的VGD形状中的第一个和第二个示例是图3K中对应的VGD结构332(1)和332(2)。在图3K中，VGD结构332(1)和332(2)在M0部段314K上方对准。从框812，流程前进到框814。

在框814处，第一和第二VGD形状也与第一和第二栅极形状相对应地对准。第一和第二栅极形状的示例是图3K的栅极结构330(1)和330(2)。也与第一和第二栅极形状对应地对准的第一和第二VGD形状的示例是图3K中的对应的VGD结构332(1)和332(2)。在图3K中，VGD结构332(1)和332(2)也相应地与栅极结构330(1)和330(2)对准。从图8A中的框814，流程前进至图8B中的框816。

在框816处，将第三、第四、第五和第六VGD形状与M_1st形状中的第二个对准。M_1st形状中的第二个形状的示例是图3K中的M0形状318K。与M_1st形状中的第二个对准的第三、第四、第五和第六VGD形状的示例是图3K中对应的VGD结构332(3)、332(4)、332(5)和332(6)。在图3K中，VGD结构332(3)、332(4)、332(5)和332(6)在M0部段318K上方对准。从框816，流程进行到框818。

在框818处，第三、第四和第五VGD形状也与第一、第二和第三MD形状相对应地对准。MD形状的第一、第二和第三形状的示例是图3K中的MD结构328(1)、328(2)和328(3)。也与第一、第二和第三MD形状相对应地对准的第三、第四和第五VGD形状的示例是图3K中的对应的VGD结构332(3)、332(4)和332(5)。在图3K中，VGD结构332(3)、332(4)和332(5)也相应地与MD结构328(1)、328(2)和328(3)对准。从框818，流程前进到框820。

在框820处，第六VGD形状也与栅极形状中的第三栅极形状对准。栅极形状中的第三种形状的示例是图3K中的栅极结构330(3)。也与第三栅极形状对准的第六VGD形状的示例是图3K中的VGD结构332(6)。在图3K中，VGD结构332(6)也与栅极结构330(3)对准。从框820，流程前进到框822。

在框822处，将VGD形状中的第七和第八个与M_1st形状中的第三个对准。M_1st形状中的第三个形状的示例是图3K中的M0形状319(1)K。与M_1st形状中的第三个对准的VGD形状中的第七个和第八个示例是图3K中对应的VGD结构332(7)和332(8)。在图3K中，VGD结构332(7)和332(8)在M0部段319(1)K上对准。流程从框822转到框824。

在框824处，第七和第八VGD形状也与MD形状中的第四形状和栅极形状中的第四形状相对应地对准。MD形状的第四个和栅极形状的第四个的示例是对应于图3K中的MD结构328(4)和栅极结构330(4)。也与MD形状中的第四形状和栅极形状中的第四形状相对应地对准的第七和第八VGD形状的示例是图3K中的对应的VGD结构332(7)和332(8)。在图3K中，VGD结构332(7)和332(8)也相应地与MD结构328(4)和栅极结构330(4)对准。从框824，流程进行到框826。

在框826中，将VGD形状中的第九个与M_1st形状的第四个以及MD形的第五个对准。M_1st形状中的第四形状和MD形状中的第五形状的示例是图3K中的对应的M0部段316K和MD结构328(5)。VGD形状的第九个的示例是图3K中的VGD结构332(9)。在图3K中，VGD结构332()在M0部段316K和MD结构328(5)中的每个上方对准。

图9是根据一些实施例的电子设计自动化(EDA)系统900的框图。

在一些实施例中，EDA系统900包括APR系统。根据一个或多个实施例，本文描述的设计布局图的方法例如可以根据一些实施例使用EDA系统900来实施。

在一些实施例中，EDA系统900是通用计算设备，其包括硬件处理器902和非暂时性计算机可读存储介质904。除其他之外，存储介质904被编码(即存储)计算机程序代码906(即一组可执行指令)。硬件处理器902执行的指令906表示(至少部分地)EDA工具，EDA工具实现了根据一个或多个实施例的本文所述的方法的部分或全部(下文中，所提及的过程和/或方法)。

处理器902通过总线908电耦接到计算机可读存储介质904。处理器902也通过总线908电耦接到I/O接口910。网络接口912也通过总线908电耦接到处理器902。网络接口912连接到网络914，以便处理器902和计算机可读存储介质904能够通过网络914连接到外部元件。处理器902配置为执行编码在计算机可读存储介质904中的计算机程序代码906以使系统900可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质904是电的、磁的、光的、电磁的、红外的和/或半导体系统(或装置或设备)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质904包括只读光盘(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质904存储计算机程序代码906，计算机程序代码906被配置为使系统900(其中这种执行至少部分地表示EDA工具)可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，存储介质904还存储有助于执行部分或全部所述过程和/或方法的信息。在一个或多个实施例中，存储介质904存储标准单元库907，标准单元包括本文所公开的这种标准单元。在一个或多个实施例中，存储介质904存储与在此公开的一个或多个布局相对应的一个或多个布局图909。

EDA系统900包括I/O接口910。I/O接口910耦合到外部电路。

在一个或多个实施例中，I/O接口910包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传达给处理器902。

EDA系统900还包括耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通信，一个或多个其他计算机系统连接到网络914。网络接口912包括诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA之类的无线网络接口；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统900中实现了所述过程和/或方法的部分或全部。

系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收的信息包括指令、数据、设计规则、标准单元库和/或其他用于处理的参数中的一个或多个。信息通过总线908传输到处理器902。EDA系统900配置为通过I/O接口910接收与UI相关的信息。信息作为用户界面(UI)存储在计算机可读介质942中。

在一些实施例中，所述过程和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用。在一些实施例中，所述过程和/或方法的部分或全部被实现为EDA系统900所使用的软件应用。在一些实施例中，使用诸如之类的工具来生成包括标准单元的布局图。可从CADENCE DESIGN SYSTEMS，Inc.或其他合适的布局生成工具获得。

在一些实施例中，这些过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，诸如DVD、诸如硬盘的磁盘、诸如ROM的半导体存储器、RAM、存储卡等。

图10是根据一些实施例的集成电路(IC)制造系统1000以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1000来制造(A)半导体集成电路的层中的至少一个或多个半导体掩模或(B)至少一个组件中的至少一个。

参照图10，IC制造系统1000包括在设计、开发和制造周期和/或彼此相互作用的实体，例如设计室1020、掩模室1030和IC制造厂/制造商(“fab”)1050。与制造IC器件1060有关的服务或服务。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如企业内部网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其中一个或多个其他实体接收服务。在一些实施例中，设计室1020、掩模室1030和IC fab 1050中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1020、掩模室1030和IC fab 1050中的两个或更多个在公共设施中共存并使用公共资源。

设计室(或设计团队)1020生成IC设计布局图1022。IC设计布局图1022包括为IC器件1060设计的各种几何图案。这些几何图案对应于金属，氧化物或半导体层的图案，构成要制造的IC器件1060的各个层组合形成各种IC部件。例如，IC设计布局图1022的部分包括形成在半导体衬底(例如硅晶圆)中的各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或过孔以及用于焊盘的开口，和设置在半导体衬底上的各种材料层。设计室1020实施适当的设计过程以形成IC设计布局图1022。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1022被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1022可以以GDSII文件格式或DFII文件格式表达。

掩模室1030包括数据准备1032和掩模制造1044。掩模室1030使用IC设计布局图1022来制造一个或多个掩模1045，以根据IC设计布局图1022来制造IC器件1060的各个层。掩模室1030执行掩模数据准备1032，其中IC设计布局图1022被翻译成代表性数据文件(“RDF”)。掩模数据准备1032提供RDF以掩模制造1044。掩模制造1044包括掩模写入器。掩模写入器将RDF转换为基板上的图像，例如掩模(掩模版)1045或半导体晶圆1053。掩模布局数据准备1032处理设计布局图1022以符合掩模写入器的特定特征和/或IC fab 1050的要求。参照图10，掩模数据准备1032和掩模制造1044被示为单独的元件。在一些实施例中，掩模数据准备1032和掩模制造1044可以被统称为掩模数据准备。

在一些实施例中，掩模数据准备1032包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差、诸如可能由于衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局图1022。在一些实施例中，掩模数据准备1032包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)，该掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1022，一组掩模创建规则包含对某些几何和/或连接性的限制确保足够的余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1022以补偿掩模制造1044期间的限制，其可以撤消由OPC执行的修改的一部分以满足掩模创建规则。

在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，其模拟将由IC fab1050实施以制造IC器件1060的处理。LPC基于IC设计布局图1022来仿真该处理以创建仿真的LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关的参数，与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑了各种因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟的制造设备之后，如果模拟的设备在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1022。

应当理解，为了清楚起见，掩模数据准备1032的以上描述已被简化。在一些实施例中，数据准备1032包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1022。另外，可以以各种不同的顺序执行在数据准备1032期间应用于IC设计布局图1022的处理。

在掩模数据准备1032之后和掩模制造1044期间，基于修改的IC设计布局图1022来制造掩模1045或一组掩模1045。在一些实施例中，掩模制造1044包括执行基于一个或多个光刻的曝光在IC设计布局图1022上的电子束。在一些实施例中，基于修改的IC设计布局，电子束(e-beam)或多个电子束的机制用于在掩模(光掩模或掩模版)1045上形成图案1022。掩模1045可以以各种技术形成。在一些实施例中，掩模1045是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模1045的二元掩模版本包括透明基板(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个示例中，使用相移技术形成掩模1045。在掩模1045的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1044生成的掩模被用于多种工艺中。例如，在离子注入过程中使用这样的掩模，以在半导体晶圆1053中形成各种掺杂区域，在蚀刻过程中使用这种掩模，以在半导体晶圆1053中形成各种蚀刻区域，和/或在其他合适的过程中使用。

IC晶圆厂1050包括被配置为在半导体晶圆1053上执行各种制造操作的制造工具1052，从而根据一个或多个掩模(例如掩模1045)来制造IC器件1060。在各种实施例中，制造工具1052包括一个晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统，晶圆清洁系统或其他能够执行一项或多项的制造设备中的一项或多项或更合适的制造工艺，如本文所述。

IC fab 1050使用由掩模室1030制造的掩模1045来制造IC器件1060。因此，IC fab1050至少间接地使用IC设计布局图1022来制造IC器件1060。在一些实施例中，半导体晶圆1053。由IC fab 1050使用掩模1045形成IC器件1060。在一些实施例中，IC制造包括至少间接基于IC设计布局图1022进行一次或多次光刻曝光。半导体晶圆1053包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆1053进一步包含各种掺杂区、电介质部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。

关于集成电路(IC)制造系统(例如，图10的系统1000)以及与之相关联的IC制造流程的细节例如在2016年2月9日授权的美国专利号9,256,709，2015年10月1日发布的授权前公开号第20150278429号，2014年2月6日发布的美国授权前公告号第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容通过引用结合于此。

例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。

例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。

例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。

例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。

在一个实施例中，一种解耦电容(decap)系统包括：解耦电容电路，电耦接在第一参考电压轨或第二参考电压轨与第一节点之间的；以及偏置电路，电耦接在所述第一节点与相应的所述第二参考电压轨或所述第一参考电压轨之间。在一个实施例中，所述解耦电容器电路包括电耦接在所述第一节点与所述第一参考电压轨或所述第二参考电压轨之间的电容器配置的金属氧化物半导体场效应晶体管(MOSFET)。在一个实施例中，厚氧化物型MOSFET的栅极氧化物厚度大于约0.2nm；薄氧化物型MOSFET的栅极氧化物厚度等于或小于约0.2nm；并且所述电容器配置的MOSFET是薄氧化物型MOSFET。

在一个实施例中，所述电容器配置的MOSFET具有第一配置或第二配置；所述第一配置具有：所述电容器配置的MOSFET的栅极端子电耦接到所述第一节点；和所述电容器配置的MOSFET的源极端子和漏极端子中的每个电耦接到：(A)所述第一参考电压轨；或者(B)所述第二参考电压轨；以及所述第二配置具有：所述电容器配置的MOSFET的所述源极端子和所述漏极端子中的每个电耦接到所述第一节点；和所述电容器配置的MOSFET的所述栅极端子电耦接到：所述第一参考电压轨；或者所述第二参考电压轨。在一个实施例中，所述偏置电路是自偏置电路。在一个实施例中，自偏置电路是二极管配置的金属氧化物半导体场效应晶体管(MOSFET)。在一个实施例中，所述二极管配置的MOSFET具有第一配置或第二配置；所述第一配置具有：所述二极管配置的MOSFET的栅极端子和漏极端子中的每个电耦接到所述第一节点；和所述二极管配置的MOSFET的源极端子相应地电耦接到所述第二参考电压轨；以及所述第二配置具有：所述二极管配置的MOSFET的所述源极端子电耦接到所述第一节点；和所述二极管配置的MOSFET的所述栅极端子和所述漏极端子中的每个电耦接到所述第二参考电压轨。在一个实施例中，自偏置电路是二极管配置的双极结型晶体管(BJT)。在一个实施例中，二极管配置的BJT具有第一配置或第二配置；第二配置包括第二配置。第一配置具有：电连接到第一节点的二极管配置的BJT的基极端子和集电极端子中的每个；二极管配置的BJT的发射极端子电耦接到第一参考电压轨或第二参考电压轨。第二配置具有：二极管配置的BJT的发射极端子，电耦接到第一节点；二极管配置的BJT的基极端子和集电极端子中的每个电耦接到第一参考电压轨或第二参考电压轨。在一个实施例中，所述解耦电容器系统还包括：偏置电流发生器，被配置为向所述第一节点提供偏置电流，从而提高所述偏置电路两端的电压降。在一个实施例中，偏置电流发生器是电流镜或电流驱动器。在一个实施例中，偏置电路是滤波偏置电路。在一个实施例中，滤波偏置电路包括：N型金属氧化物半导体场效应晶体管(MOSFET)和P型MOSFET(PFET)，并联电耦接在所述第一节点和相应的所述第二参考电压轨或所述第一参考电压轨之间；第一滤波器，电耦接到所述N型MOSFET(NFET)的栅极端子；和第二滤波器，电耦接到所述PFET的栅极端子；以及当所述第一滤波器被配置为高通滤波器时，所述第二滤波器具有被配置为高通滤波器的配置；和当所述第一滤波器被配置为低通滤波器时，所述第二滤波器具有被配置为低通滤波器的配置。在一个实施例中，所述第一滤波器作为高通滤波器的配置包括：第一电容器电耦接在所述第一参考电压轨和第二节点之间；和第一电阻器电耦接在所述第二节点和所述第一节点之间；所述第二滤波器作为高通滤波器的配置包括：第二电容器电耦接在所述第一参考电压轨与第三节点之间；和第二电阻器电耦接在所述第三节点与所述第二参考电压轨之间。为了将所述第一滤波器配置为高通滤波器，所述N型MOSFET(NFET)的栅极端子电耦接到所述第二节点；以及为了将所述第二滤波器配置为高通滤波器，所述PFET的栅极端子电耦接到所述第三节点。在一个实施例中，所述第一滤波器作为低通滤波器的配置包括：所述第一电阻器电耦接在所述第一参考电压轨和第二节点之间的；和第一电容器电耦接在所述第二节点和所述第二参考电压轨之间；第二滤波器作为低通滤波器的配置包括：第二电阻器电耦接在所述第一节点与第三节点之间；和第二电容器电耦接在所述第三节点与所述第二参考电压轨之间；所述N型MOSFET(NFET)的栅极端子电耦接到所述第二节点；和所述PFET的栅极端子电耦接到所述第三节点。

在一个实施例中，一种解耦电容(decap)系统包括：解耦电容电路，电耦接在第一参考电压轨或第二参考电压轨与第一节点之间；以及滤波偏置电路，电耦接在所述第一节点与相应的所述第二参考电压轨或所述第一参考电压轨之间，所述滤波偏置电路包括：N型金属氧化物半导体场效应晶体管(MOSFET)和P型MOSFET(PFET)，并联电耦接在所述第一节点与相应的所述第二参考电压轨或所述第一参考电压轨之间；第一滤波器，电耦接到所述N型MOSFET(NFET)的栅极端子；和第二滤波器，电耦接到所述PFET的栅极端子；并且当所述第一滤波器被配置为高通滤波器时，所述第二滤波器具有被配置为高通滤波器的配置；和当所述第一滤波器被配置为低通滤波器时，所述第二滤波器被配置为低通滤波器。

在一个实施例中，所述第一滤波器作为高通滤波器的配置包括：第一电容器电耦接在所述第一参考电压轨和第二节点之间；和第一电阻器电耦接在所述第二节点和所述第一节点之间；所述第二个滤波器作为高通滤波器的配置包括：所述第二电容电耦接在所述第一参考电压轨与第三节点之间；和所述第二电阻器电耦接于所述第三节点与所述第二参考电压轨之间。为了将所述第一滤波器配置为高通滤波器，将所述N型MOSFET(NFET)的栅极端子电耦接到所述第二节点；和对于所述第二滤波器的所述第一配置，所述PFET的栅极端子电耦接到所述第三节点。在一个实施例中，第一个滤波器作为低通滤波器的配置包括：第一电阻器电耦接在所述第一参考电压轨和第二节点之间；和第一电容器电耦接在所述第二节点和所述第二参考电压轨之间；所述第二滤波器作为低通滤波器的配置包括：第二电阻器电耦接在所述第一节点与第三节点之间；和第二电容器电耦接在所述第三节点与所述第二参考电压轨之间；所述N型MOSFET(NFET)的栅极端子电耦接到所述第二节点；和所述PFET的栅极端子电耦接到所述第三节点。

在一个实施例中，一种从第一参考电压轨和第二参考电压轨之间的第一电压降的电压变化中解耦的方法，该方法包括：电耦接在第一参考电压轨或第二参考电压轨与第一节点之间的解耦电容(decap)电路；以及将偏置电路电耦接在所述第一节点与相应的所述第二参考电压轨或所述第一参考电压轨之间，从而导致跨所述解耦电容器电路的第二电压降小于所述第一电压降。

在一个实施例中，该方法还包括：电容器配置金属氧化物半导体场效应晶体管(MOSFET)作为电容器(电容器配置为MOSFET)；和其中，在所述第一参考电压轨或所述第二参考电压轨与所述第一节点之间电耦接解耦电容(decap)电路包括：通过在所述第一参考电压轨或所述第二参考电压轨与所述第一节点之间电耦接电容器配置的MOSFET，将所述第一参考电压轨或所述第二参考电压轨与所述第一节点电容耦合。在一个实施例中，厚氧化物型MOSFET具有相对较低的最大工作频率和相对较高的最大工作电压。薄氧化物型MOSFET具有相对较高的最大工作频率和相对较低的最大工作电压；构成MOSFET的电容器包括：选择薄氧化物型的MOSFET作为MOSFET。在一个实施例中，构成MOSFET的电容器包括：对MOSFET采用第一配置；以及对MOSFET采用第一配置。或采用第二种配置的MOSFET；采用第一配置，包括：将MOSFET的栅极端电耦接到第一节点；将MOSFET的源极端子和漏极端子中的每个电耦接到：(A)第一参考电压轨；(B)第二参考电压轨；或采用第二种配置，包括：电耦接到电连接至第一节点的MOSFET的源极端和漏极端。电耦接所述MOSFET的栅极，所述栅极电耦接到：第一参考电压轨；或第二参考电压轨。在一个实施例中，该方法还包括：对偏置电路进行自偏置。在一个实施例中，对偏置电路进行自偏置包括：二极管配置金属氧化物半导体场效应晶体管(MOSFET)作为偏置电路。在一个实施例中，配置MOSFET的二极管包括：采用第一配置；以及将二极管配置为第一配置。或采用第二种配置；采用第一配置，包括：将MOSFET的栅极端子和漏极端子中的每个电耦接到第一节点；将所述MOSFET的源极端子电耦接到所述第二参考电压轨。采用第一配置，包括：将MOSFET的源极端子电耦接到第一节点；以及将MOSFET的每个栅极和漏极端子电耦接到第二参考电压轨。在一个实施例中，二极管配置双极结场效应晶体管(BJT)；并在自偏置偏置电路中包括二极管配置的BJT。在一个实施例中，配置BJT的二极管包括：采用第一配置；或采用第二种配置；采用第一配置，包括：将BJT的基极端子和集电极端子中的每个电耦接到第一节点；将BJT的发射极端子电耦接到第一参考电压轨或第二参考电压轨。采用第二种配置，包括：将BJT的发射极端子电耦接到第一节点；电耦接的BJT的基极端子和集电极端子中的每个电耦接到第一参考电压轨或第二参考电压轨。在一个实施例中，该方法还包括：将偏置电流发生器电耦接到第一节点；以及将偏置电流发生器电耦接到第一节点。使用偏置电流发生器向第一节点提供偏置电流。在一个实施例中，该方法还包括：将偏置电流发生器配置为电流镜或电流驱动器。在一个实施例中，该方法还包括：对偏置电路进行滤波。在一个实施例中，对偏置电路进行滤波包括：在第一节点与相应的第二或第一节点之间并联电耦接N型金属氧化物半导体场效应晶体管(MOSFET)和P型MOSFET(PFET)。参考电压轨；将第一滤波器电耦接到N型MOSFET(NFET)的栅极端子；以及将第二滤波器电耦接到所述PFET的栅极端子；类似地，配置第一和第二滤波器包括：将第一滤波器和第二滤波器中的每个配置为高通滤波器；以及将第一滤波器和第二滤波器中的每个配置为高通滤波器。或者将第一滤波器和第二滤波器中的每个配置为低通滤波器。在一个实施例中，将第一滤波器和第二滤波器中的每个配置为高通滤波器包括：对于第一滤波器，将第一电容器电耦接在第一参考电压轨和第二节点之间；以及对于第一滤波器，在第二节点和第一节点之间电耦接第一电阻器；将N型MOSFET(NFET)的栅极端子电耦接到第二节点；对于第二滤波器，将第二电容器电耦接在第一参考电压轨和第三节点之间。对于第二滤波器，将第二电阻器电耦接在第三节点和第二参考电压轨之间。并将所述PFET的栅极端子电耦接到所述第三节点。在一个实施例中，将第一滤波器和第二滤波器中的每个配置为低通滤波器包括：对于第一滤波器，将第一电阻器电耦接在第一参考电压轨和第二节点之间；以及对于第一滤波器，在第二节点和第二参考电压轨之间电耦接第一电容器。将N型MOSFET(NFET)的栅极端子电耦接到第二节点；对于第二滤波器，在第一节点和第三节点之间电耦接第二电阻器。对于第二滤波器，在第三节点和第二参考电压轨之间电耦接第二电容器。并将所述PFET的栅极端子电耦接到所述第三节点。

在一个实施例中，一种方法(用于制造包括解耦电容(解耦电容)系统的半导体器件，其对应的布局图存储在非暂时性计算机可读介质上)的方法包括：生成布局图，包括：生成沿第一方向延伸的有源区(AA)形状；生成沿垂直于第一方向的第二方向延伸并且在AA形状的对应的第一部分上对准的栅极形状；生成在第二方向上延伸，散布在相应的栅极形状之间，并在AA形状的第二相应部分上对准的接触晶体管组件形状(MD形状)；生成导体形状，该导体形状在对应于栅极形状和MD形状中的相应的栅极形状和MD形状上，被指定用于第一金属化层(M_1st形状)，并且沿第一方向延伸；并生成在所述M_1st形状中的对应形状与在所述多个浇口形状或MD形状中的对应形状之间的通孔至栅极/MD(VGD)形状；将第一和第二VGD形状与M_1st形状中的第一个对准，将第一M_1st形状指定为第一参考电压；使第一和第二VGD形状也与第一和第二栅极形状相对应地对准；将所述第三，第四，第五和第六个所述VGD形状与所述M_1st形状中的第二个相对应地对准；使第三，第四和第五VGD形状也与第一，第二和第三MD形状相对应地对准；使第六VGD形状也与第三浇口形状对准；使第七和第八个VGD形状与M_1个形状中的第三个对准；使第七和第八VGD形状也与MD形状中的第四形状和栅极形状中的第四形状相对应地对准；将第九个VGD形状与M_1个形状中的第四个以及MD形状中的第五个对准。在一个实施例中，该方法还包括基于布局图，至少以下之一：(A)进行一次或多次光刻曝光；以及(B)制造一个或多个半导体掩模；或(C)在半导体集成电路的层中制造至少一个组件。

在一个实施例中，一种系统(用于生成布局图，该布局图存储在非暂时性计算机可读介质上)包括至少一个处理器和至少一个存储器，该存储器包括用于一个或多个程序的计算机程序代码；其中，至少一个存储器，计算机程序代码和至少一个处理器被配置为使系统执行生成布局图的方法，诸如本文公开的生成布局图的任何方法。在一个实施例中，该系统进一步包括：至少一个：第一掩模设施，被配置为基于所述布局图制造一个或多个半导体掩模；以及或第二掩膜设备，其被配置为基于所述布局图执行一次或多次光刻曝光；或制造设施，其被配置为基于布局图在半导体器件的层中制造至少一个组件。

在一个实施例中，一种非暂时性计算机可读介质包括计算机可执行指令，该计算机可执行指令用于执行生成布局图的方法，诸如本文公开的生成布局图的任何方法。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。