具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本申请。

图1为本申请一实施方式的三维存储器1000的制备方法流程图。如图1所示，本申请提供一种三维存储器的制备方法1000，包括：

步骤S110：在衬底上形成包括沟道结构的堆叠结构；

步骤S120：在堆叠结构远离衬底的一侧形成第一绝缘层；

步骤S130：对第一绝缘层进行刻蚀，形成第一凹槽；

步骤S140：基于第一凹槽对第一绝缘层进行刻蚀，以将第一凹槽扩大为第二凹槽；

步骤S150：基于第二凹槽对第一绝缘层进行刻蚀，以形成沿垂直衬底的方向贯通第一绝缘层的第一接触通孔，其中在靠近衬底一侧，第一接触通孔的宽度小于第二凹槽的宽度；以及

步骤S160：对第一接触通孔进行填充，以形成沟道触点。

下面将结合图2至图6详细说明上述制备方法1000的各个步骤的具体工艺。

图2为根据本申请一实施方式的三维存储器形成沟道结构后的示意图。如图2所示，在衬底110上形成叠层结构120，其中叠层结构120包括交替堆叠的电介质层121和牺牲层122。衬底110可为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底等。衬底110的材料还可为化合物半导体。举例而言，衬底110可为砷化镓(GaAs)衬底、磷化铟(InP)衬底或碳化硅(SiC)衬底等。值得注意的是，本申请的衬底110还可采用本领域中已知的其它半导体材料中的至少一种制备。

叠层结构120可包括在垂直于衬底110方向上交替叠置的多个电介质层121和牺牲层122。叠层结构120的形成方法可包括诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，本申请对此不作限定。在叠层结构120中，多个牺牲层122的厚度可相同也可不同，多个电介质层121的厚度可相同也可不同，电介质层121和牺牲层122的厚度可根据具体工艺需求进行设置。牺牲层122可在后续的工艺过程中被去除并被导电材料代替，从而形成栅极层即字线。可选地，电介质层121的材料可包括氧化硅，牺牲层122的材料可包括氮化硅。叠层结构120中电介质层121和牺牲层122层数越多，集成度越高。

对叠层结构120进行刻蚀，以形成贯穿叠层结构120并延伸至衬底110的沟道孔130(图中未示出)，以及在沟道孔130的内壁上依次形成功能层和沟道层，并在沟道孔130内填充绝缘材料，以形成沟道结构140。可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成沟道孔130。该沟道孔130可垂直地向衬底110的方向延伸，从而暴露部分衬底110。可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔的侧壁上依次形成功能层141和沟道层142。其中，电荷阻挡层、电荷捕获层和隧穿层可被称为功能层141。电荷阻挡层用于阻隔电荷捕获层存储电荷的外流，电荷捕获层可在电压的作用下通过隧穿效应穿过隧穿层，以实现存储器数据的写入和擦除。示例性的，电荷阻挡层的材料可为氧化硅，电荷捕获层的材料可为氮化物，隧穿层的材料可为氧化物。在一些实施方式中，沟道结构还可包括沟道插塞144，其中沟道插塞144位于沟道结构的顶部，与沟道层142形成电连接。

图3为根据本申请一实施方式的形成第一凹槽后的半导体结构的剖面示意图。在一些实施方式中，形成沟道结构140之后，可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成栅线缝隙(图中未示出)，然后可经由栅线缝隙将牺牲层122置换为栅极层123。如图3所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在堆叠结构远离衬底的一侧形成第一绝缘层150，在第一绝缘层150远离衬底的一侧形成具有第一开口的掩膜层(图中未示出)；以及基于第一开口在垂直于衬底110的方向上对第一绝缘层150进行刻蚀，以形成第一凹槽151。其中可利用干法刻蚀对第一绝缘层刻蚀，形成第一凹槽151，第一凹槽151的深度小于第一绝缘层150的厚度。其中，第一绝缘层可包括氮化硅层、氮氧化硅层、氧化铝层、氧化锆层中的一种或组合叠层。

图4为根据本申请一实施方式的形成第二凹槽后的半导体结构的剖面示意图。如图4所示，基于第一凹槽151对第一绝缘层150进行各向同性刻蚀，以将第一凹槽151扩大为第二凹槽152。其中各向同性刻蚀可包括湿刻蚀和气体刻蚀中的至少一种，根据半导体结构的需要可通过控制刻蚀速率，形成所需深度和宽度的第二凹槽152。

图5A为根据本申请一实施方式的形成第一接触通孔后的半导体结构的剖面示意图。如图5A所示，在基于第二凹槽152继续对第一绝缘层进行刻蚀，以形成沿垂直衬底的方向贯通第一绝缘层150的第一接触通孔153。其中第一接触通孔153位于沟道结构140上方，并且在靠近衬底110一侧第一接触通孔153的宽度小于第二凹槽152的宽度。图5B为根据本申请一实施方式的形成沟道触点后的半导体结构的剖面示意图。如图5B所示，向第一接触通孔(C1CH)153中填充导电材料，形成沟道触点154，其中填充导电材料可包括金属钨和铜。由于现有技术中，为了保证沟道触点154与沟道插塞144的对准，因此沟道触点154的底部(靠近衬底的一侧)的宽度比较小。本申请的沟道触点154底部宽度(靠近衬底的一侧)小于顶部(远离衬底的一侧)的宽度。沟道触点154底部宽度小，有利于在沟道触点154与沟道插塞144彼此接触处，沟道触点154与沟道插塞144之间的套刻对准，实现沟道触点154与沟道插塞144的电连接，其中沟道触点154的底部宽度小于沟道插塞144的顶部宽度。

图6为根据本申请一实施方式的形成连接触点后的半导体结构的剖面示意图。如图6所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在第一绝缘层150远离衬底的一侧形成第二绝缘层160，第二绝缘层160的材料可与第一绝缘层150相同，也可不同，第二绝缘层160的厚度可与第一绝缘层150相同，也可不同。在第二凹槽上方152对第二绝缘层进行通孔刻蚀，并对通孔进行填充，形成与沟道触点154接触的连接触点161。本申请的沟道触点154底部宽度(靠近衬底的一侧)小于顶部(远离衬底的一侧)的宽度。沟道触点154顶部宽度大，有利于在沟道触点154与连接触点161彼此接触处，沟道触点154与连接触点161之间的套刻对准，实现沟道触点154与连接触点161的电连接，其中连接触点161的底部宽度小于沟道触点154的顶部宽度。

在一些实施方式中，在第二绝缘层160远离衬底的一侧还包括金属层，金属层可与连接触点161电连接。

在本身的实施方式中，通过增加各向同性刻蚀的工艺形成底部的宽度小，顶部的宽度大的沟道触点，在一定程度上保证了沟道触点与沟道结构和连接触点套刻对准时有足够的工艺窗口。其沟道触点底部的宽度小，有利于沟道触点和沟道结构接触；沟道触点顶部的宽度大，有利于沟道触点和连接触点接触。虽然增加了各向同性刻蚀的工艺制程，但是在一定程度上减少了沟道触点与沟道结构和连接触点套刻难度，节省了试跑(pi-run)的时间，提高了产品的良率和生产效率。

本申请的另一方面，提供了一种半导体结构，半导体结构可包括：衬底；叠层结构，位于衬底上，包括交替堆叠的电介质层和栅极层；贯穿叠层结构的沟道结构；以及第一绝缘层，位于堆叠结构远离衬底的一侧，包括沟道触点，其中沟道触点与沟道结构接触。

在本申请的一个实施方式中，半导体结构还可包括第二绝缘层，位于第一绝缘层远离衬底的一侧，包含连接触点，其中连接触点与沟道触点彼此接触。在连接触点与沟道触点彼此接触处，沟道触点的宽度大于连接触点的宽度。

在本申请的一个实施方式中，沟道结构包括沟道插塞，沟道触点与沟道插塞彼此接触。在沟道触点与沟道插塞彼此接触处，沟道触点的宽度小于沟道插塞的宽度。

在本申请的一个实施方式中，沟道触点和连接触点的材料为导电材料，例如金属钨和铜。

本申请还提供了一种三维存储器，三维存储器可包括上述的任一半导体结构。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。