具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。

如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。本文以笛卡尔坐标来表示方向，以衬底为基准，用“X”表示平行于衬底的方向；用“Z”表示垂直于衬底的方向；用“Y”表示平行于衬底且垂直于X的方向；“垂直”是指垂直于衬底的方向(Z)。

需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。

请参阅图1，图1是一种半导体器件的俯视结构示意图，该半导体器件10包括衬底(图中未示出)，所述衬底包括多个间隔分布的器件区11和切割道区12，切割道区12包括多个第一切割道区121(沿X方向)和多个第二切割道区122(沿Y方向)，多个第一切割道区121和多个第二切割道区122交叉限定出多个器件区11，也就是说器件区11位于多个第一切割道区121和多个第二切割道区122纵横交错围成的区域，每个器件区11是一个芯片集成电路。每个器件区11包括间隔分布的多个存储阵列区110(例如4个)和与存储阵列区110相邻的外围区111。衬底上对应于第一切割道区121和/或第二切割道区122的区域可以形成对准标记13，以在形成台阶和沟道结构的工艺中提供对准信号。

需要说明的是，器件区11可以包括一个存储阵列区110和与所述一个存储阵列区110对应的外围区111；器件区11也可以包括多个存储阵列区110和与所述多个存储阵列区110一一对应的外围区111(如图1所示)；其中，每个存储阵列区110与对应的外围区111相邻设置。

该半导体器件10还包括位于衬底上且位于存储阵列区110的堆叠结构1100，和在垂直于衬底的方向贯穿所述堆叠结构1100的存储沟道结构(图中未示出)，该堆叠结构1100包括在衬底上交替层叠的层间绝缘层和层间栅极层，层间绝缘层优选为氧化硅，层间栅极层优选为钨。堆叠结构1100的边缘形成有边缘台阶结构，堆叠结构1100的中间形成有有效台阶结构1101，有效台阶结构1101用于形成字线触点。该半导体器件10还包括位于衬底上且位于外围区111的介质层112(比如正硅酸乙酯(TEOS))、以及在其中形成的外围导电柱(图中未示出)，用于实现信号传输。该存储阵列区110还包括覆盖所述边缘台阶结构的介质层(比如TEOS)，因此存储阵列区110的边缘和外围区111都填充有介质层112，这会造成非常大的应力，而且切割道区12填充的也是介质层112，更加增大了应力。另外，随着堆叠结构1100的层数增加，介质层112的体积更大，应力变得更为严重。

如图1所示，半导体器件10在X方向是具有对称性的，即沿图1中纵向(Y方向)延伸的第二切割道区122(纵向切割道区)，到其两边相邻的存储阵列区110的距离相等；而半导体器件10在Y方向是存在不对称性的，即沿图1中横向(X方向)延伸的第一切割道区121(横向切割道区)，到其两边相邻的存储阵列区110的距离不相等，例如，位于图1中第一切割道区121上方的存储阵列区110距离该第一切割道区121更远，位于图1中第一切割道区121下方的存储阵列区110距离该第一切割道区121更近，这是由于需要在存储阵列区110一侧的外围区111预留出一定空间来形成其他器件。

请参阅图2，图2是图1中半导体器件在A-A1处的剖面结构示意图。需要说明的是，图2是形成台阶结构的光刻工艺中旋涂光阻14后的结构，因此还没有形成介质层112，也就是说最后产品的结构在光阻14的位置会填充介质层112。如图2所示，如上分析，图2中第一切割道区121的左右两边是不对称的，研究发现，随着堆叠结构1100的层数增加，所需光阻14的厚度增加，导致光阻14在第一切割道区121的表面不再平整，从而导致对准标记13的对准信号的光程差不一致，对准出现偏差，利用该对准标记13进行对准，以进行光刻以及后续的刻蚀工艺形成相应的结构时，会造成形成的结构的位置出现偏差，例如，若以此对准标记的信号进行光刻对准，以后续在有效台阶区1101形成台阶结构时，在有效台阶区1101形成的台阶结构的位置会出现偏差。

请参阅图3，图3是本发明第一实施例提供的半导体器件的俯视结构示意图。该半导体器件20包括衬底和位于衬底上的堆叠结构21，该衬底包括器件区210，器件区210包括间隔分布的存储阵列区211和与存储阵列区211相邻的外围区212，例如外围区212位于所述存储阵列区211的周围。该堆叠结构21包括位于存储阵列区211的第一堆叠结构2110和位于所述外围区212的第二堆叠结构2111。其中，位于存储阵列区211的第一堆叠结构2110包括交替堆叠的层间绝缘层和层间栅极层，位于外围区212的第二堆叠结构2111包括交替堆叠的层间绝缘层和层间介质层。可以理解的是，第一堆叠结构2110和第二堆叠结构2111在刚开始形成时，都是交替堆叠的层间绝缘层和层间介质层，在后续工艺中将第一堆叠结构2110的层间介质层置换为层间栅极层，以实现存储阵列区211中存储单元的存储功能。在本实施例中，半导体器件20是一个存储芯片。

在本实施例中，该存储阵列区211包括位于中间的台阶区213，所述台阶区213将所述存储阵列区211隔成两个子存储阵列区。台阶区213也称为字线中心驱动区(Word LineCentral Driver,WLCD)，在台阶区213可以形成位于各个台阶上的字线触点。

区别于现有技术，本发明第一实施例提供的半导体器件20在存储阵列区211的边缘不存在台阶结构，从存储阵列区211到外围区212都是连续延伸的堆叠结构21，因此本实施例以堆叠结构21替换现有技术中的介质层(TEOS)，能够减小芯片内部的应力，进而提高产品良率。

请参阅图4，图4是本发明第二实施例提供的半导体器件的俯视结构示意图。为了便于理解，在第二实施例中与第一实施例相同的结构使用相同的标号。该半导体器件200包括衬底和位于衬底上的堆叠结构21，该衬底包括间隔分布的多个器件区210以及切割道区220，切割道区220包括多个第一切割道区221(横向切割道区)和第二切割道区222(纵向切割道区)，多个第一切割道区121和多个第二切割道区122交叉限定出多个所述器件区210。器件区210包括间隔分布的存储阵列区211和位于存储阵列区211周围的外围区212。该堆叠结构21包括位于存储阵列区211的第一堆叠结构2110，位于所述外围区212的第二堆叠结构2111，以及位于切割道区220的第三堆叠结构2112。第一堆叠结构2110包括交替堆叠的层间绝缘层和层间栅极层，第二堆叠结构2111和第三堆叠结构2112包括交替堆叠的所述层间绝缘层和所述层间介质层。需要说明的是，堆叠结构21在图中用相同的图案表示。

区别于现有技术，本发明第二实施例提供的半导体器件200在存储阵列区211的边缘不存在台阶结构，在存储阵列区211、外围区212和切割道区220用堆叠结构21代替了原来的介质层(TEOS)，因此能够极大限度地减小半导体器件200的应力。另外，由于切割道区220与器件区210都是堆叠结构21，因此在两个区域形成其他结构的工艺更为接近。

请参阅图5，图5是本发明第二实施例提供的半导体器件在图4中A-A1处的剖面结构示意图。需要说明的是，图5与图2一样是光刻工艺中旋涂光阻后的结构。虽然在图4中半导体器件200在Y方向是存在不对称性的，导致图5中对准标记23左右两边不对称，但这并不影响光阻24表面的平整度。因为在存储阵列区211、外围区212和切割道区220都有相同厚度的堆叠结构，堆叠结构21是平整的，所以其上方的光阻24表面总是平整的，对准标记23的对准信号不会受到对称性的影响，因而对准标记23的对准信号的光程差一致，利用对准标记23进行对准时，可以防止出现偏差，进而能够准确的进行对准。

请参阅图6和图7，图6是本发明第二实施例的进一步实施例提供的半导体器件在图4中A-A1处的剖面结构示意图，图7是图6中半导体器件的俯视结构示意图。该半导体器件200包括衬底201和位于衬底201上的堆叠结构21，还包括垂直贯穿第一堆叠结构2110的多个存储沟道结构25，存储沟道结构25在径向方向由外向内包括阻挡层、电荷存储层、隧穿层、沟道层和绝缘层。

继续请参阅图6和图7，并结合图4，半导体器件200还包括垂直贯穿所述器件区210内堆叠结构21的分隔结构26，其包括分隔沟槽和填充在所述分隔沟槽中的第二介质层，分隔结构26围绕存储阵列区211设置，也可以理解为分隔结构26像围墙一样围绕存储阵列区211，用于分隔所述存储阵列区211和外围区212，即，将存储阵列区211和外围区212隔开。具体的，分隔结构26可以在第二堆叠结构2111的边缘处贯穿第二堆叠结构2111，使分隔结构26将存储沟道结构25与其他器件分隔开。相比于现有技术中存储阵列区110和外围区111通过存储阵列区110的边缘台阶结构分隔，边缘台阶结构用介质层填充，由于台阶结构暴露的表面面积较大，因此造成堆叠结构1100与介质层的接触面积较大。本实施例通过分隔结构26分隔存储阵列区211和外围区212，由于分隔结构26的材料也是介质层，且分隔结构26暴露的表面面积相对台阶结构较小，因此堆叠结构21与介质层的接触面积相比现有技术减小，且介质层的体积也减小了，进而可以达到减小应力的作用。继续请参阅图6和图7，并结合图4，半导体器件200还包括垂直贯穿所述第二堆叠结构2111的环状结构28，环状结构28位于器件区210的边缘且所述环状结构28的内环环绕所述器件区210，每个环状结构28从环状结构28的外环指向内环的方向包括第三介质层281和密封环(Seal Ring)282，其中密封环282可以提供气密性密封，起到密封的作用，阻止水汽和氧气进入器件区210的中部区域内；另外，环状结构28位于器件区210的边缘，因而可以理解为环状结构28位于器件区210和第一切割道区221之间，以将器件区210与第一切割道区221分隔开，因而可以在沿切第一割道区221切割以将各器件区210分离时，保护器件区210内的结构不受机械损伤。

继续请参阅图6和图7，并结合图4，半导体器件200还包括垂直贯穿所述第二堆叠结构2111的多个孔状结构27，每个孔状结构27从径向方向由外向内包括第一介质层271和外围导电柱(Peripheral Contact)272，多个孔状结构27位于所述分隔结构26远离所述存储阵列区211的一侧，进一步的，多个孔状结构27位于分隔结构26和环状结构28之间，且环绕分隔结构26间隔设置。

本发明第二实施例的进一步实施例中，在外围导电柱272和密封环282外表面包围有介质层，这样可以使外围导电柱272和密封环282的形成工艺可以继续使用原来的刻蚀工艺。因为原来的刻蚀工艺是刻蚀TEOS(本质上也是二氧化硅)形成虚拟孔和虚拟沟槽，再在虚拟孔和虚拟沟槽中分别填充导电材料和金属层形成外围导电柱272和密封环282。本实施例是先增加一道第二堆叠结构2111的刻蚀并填充介质层(比如二氧化硅)，再在刻蚀介质层形成虚拟孔和虚拟沟槽的步骤中就可以使刻蚀的材料与原有工艺相同，从而不必改变刻蚀的工艺。

在本实施例中，分隔结构26、孔状结构27、环状结构28均包括有介质层，介质层可以为二氧化硅等绝缘物。

请参阅图8，图8是本发明第三实施例提供的半导体器件的俯视结构示意图。该半导体器件300包括衬底和位于衬底上的堆叠结构31，所述衬底包括器件区310和切割道区320，所述器件区310包括间隔分布的存储阵列区311、和位于所述存储阵列区311周围的外围区312。堆叠结构31包括位于所述存储阵列区311的第一堆叠结构3110和位于存储阵列区312的第二堆叠结构3111，第一堆叠结构3110包括交替堆叠的层间绝缘层和层间栅极层，第二堆叠结构3111包括交替堆叠的所述层间绝缘层和层间介质层。所述切割道区320填充有介质层32。该存储阵列区311包括位于中间的台阶区313，所述台阶区313将所述存储阵列区311隔成两个子存储阵列区。在X方向设置的对准标记33形成于衬底上对应于外围区312的区域，在Y方向设置的对准标记可以根据实际需要设置，即可以设置在对应于外围区312的衬底上，也可以设置在对应于纵向切割道的衬底上。第三实施例与上述实施例的区别在于，在切割道区320形成的是介质层32，而不是堆叠结构31。

请参阅图9，图9是本发明第三实施例提供的半导体器件在图8中A-A1处的剖面结构示意图。需要说明的是，图9是制备半导体器件过程中在光刻工艺过程中旋涂光阻34后的剖面结构示意图，图9不是制备半导体器件完成后最终的结构示意图，最终的结构是在切割道区320形成介质层32(如图8所示)的结构。在图9中，虽然切割道区320还未被介质层32填充，但由于除切割道区320以外的器件区310内，堆叠结构31的高度基本一致，其表面平整，因此旋涂形成的光阻34在器件区310的表面是平整的。因此，区别于现有技术，本发明第三实施例提供的半导体器件300中，对准标记33形成在外围区312，因此对准标记33上方的光阻34是平整的，可以防止造成对准标记33的对准信号的光程差不同，从而可以减少光刻对准的偏差，实现较为准确的对准。

请参阅图10，图10是本发明第四实施例提供的半导体器件的制备方法的流程示意图。为了方便描述，本实施例以制备第二实施例中的半导体器件200为例对该制备方进行说明，因此在第四实施例中沿用第二实施例的标号。该半导体器件200的制备方法包括以下步骤S1-S6。

步骤S1：形成衬底201，所述衬底201包括器件区210和切割道区220，所述器件区210包括间隔分布的存储阵列区211和与所述存储阵列区211相邻的外围区212，切割道区220包括多个第一切割道区221(沿X方向)和多个第二切割道区。

在本实施例中，衬底201为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如Si/SiGe等。其中，多个所述第一切割道区221和多个所述第二切割道区222交叉限定出多个所述器件区210。

步骤S2：在所述衬底201上对应于所述第一切割道区221和/或第二切割道区222形成对准标记23。

在本实施例中，对准标记23可以是通过在对应的衬底201上通过刻蚀工艺形成的光栅结构。

步骤S3：形成位于衬底201上的堆叠结构21，所述堆叠结构21包括位于存储阵列区211的第一堆叠结构2110，位于所述外围区212的第二堆叠结构2111，以及位于切割道区220的第三堆叠结构2112，所述堆叠结构21包括交替堆叠的层间绝缘层和层间介质层。

在本实施例中，层间绝缘层可以为氧化硅，层间介质层可以为氮化硅。层间绝缘层和层间介质层具有不同的刻蚀选择性。层间绝缘层和层间介质层的沉积方法可以采用但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom LayerDeposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)如蒸发、溅射等各种方法。请同时参阅图11，图11是本发明第四实施例提供的半导体器件在制备过程中的剖面结构示意图。

步骤S4：形成垂直贯穿所述器件区210堆叠结构21的分隔结构26，以及垂直贯穿第二堆叠结构2111的虚拟环结构280和多个虚拟孔结构270，所述分隔结构26围绕所述存储阵列区211，且分隔所述存储阵列区211和外围区212，所述多个虚拟孔结构270位于所述分隔结构26远离所述存储阵列区的一侧、且环绕所述分隔结构26间隔设置，所述虚拟环结构280位于所述器件区210的边缘、且所述虚拟环结构280的内环环绕所述器件区210。

在本实施例中，分隔结构26、虚拟孔结构270和虚拟环结构280的形成步骤具体包括：1)形成垂直贯穿所述器件区210堆叠结构21的分隔沟槽，垂直贯穿第二堆叠结构2111的虚拟孔和虚拟沟槽；2)在分隔沟槽中填充第二介质层261、在虚拟孔中填充第一介质层271和在虚拟沟槽中填充第三介质层281，以形成分隔结构26、虚拟孔结构270和虚拟环结构280。第一介质层271、第二介质层261和第三介质层281可以分开形成，也可以同时形成，该第一介质层271、第二介质层261和第三介质层281的材料都可以为氧化硅。步骤S4完成后的结构如图11所示。

步骤S5：在所述虚拟孔结构270中形成外围导电柱272，在所述虚拟环结构280中形成密封环282。

在本实施例中，步骤S5具体包括：刻蚀虚拟孔结构270和虚拟环结构280的部分介质层，并在虚拟孔结构270中填充导电材料形成外围导电柱272，在虚拟环结构280中形成金属层以形成密封环282。

步骤S6：将第一堆叠结构2110的层间介质层置换为层间栅极层。

在本实施例中，可以通过栅线缝隙去除第一堆叠结构2110的层间介质层，然后填充层间栅极层，由于分隔结构26将存储阵列区211和外围区212分开了，所以置换工艺只发生在存储阵列区211的第一堆叠结构2110。在步骤S6之前，该制备方法还包括：利用对准标记23在存储阵列区211形成垂直贯穿第一堆叠结构2110的存储沟道结构25；利用对准标记23在存储阵列区211的中间形成台阶区213。

在另一实施例中，当步骤S3形成的堆叠结构不包括位于切割道区220的第三堆叠结构2112，步骤S2可以包括在外围区212下方的衬底中形成对准标记，则可以形成第三实施例提供的半导体器件300。

本发明实施例提供的半导体器件的制备方法，在存储阵列区211、外围区212和切割道区220都形成了连续的堆叠结构21，不仅可以消除TEOS带来的应力，还可以使对准标记23上方的光阻24是平整的，从而可以减小对准偏差，使对准标记23不受对称性的影响。另外，由于在外围导电柱272和密封环282的位置先形成了虚拟孔结构270和虚拟环结构280，因此上述改进并不影响后续形成外围导电柱272和密封环282的刻蚀工艺。

以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。