具体实施方式

图1是示出根据一示例实施方式的半导体器件的示例的示意性电路图。

参考图1，根据一示例实施方式的半导体器件1可以包括位线BL、公共源极线CSL、字线WL、上栅极线UL1和UL2、下栅极线LL1和LL2以及在位线BL和公共源极线CSL之间的单元串CSTR。

单元串CSTR包括与公共源极线CSL相邻的一个或多个下晶体管LT1和LT2、与位线BL相邻的一个或多个上晶体管UT1和UT2、以及设置在所述一个或所述多个下晶体管LT1和LT2与所述一个或所述多个上晶体管UT1和UT2之间的多个存储单元晶体管MCT。

所述一个或所述多个下晶体管LT1和LT2、所述多个存储单元晶体管MCT以及所述一个或所述多个上晶体管UT1和UT2可以串联连接。

在一示例中，所述一个或所述多个上晶体管UT1和UT2可以包括串选择晶体管，并且所述一个或所述多个下晶体管LT1和LT2可以包括接地选择晶体管。

在一示例中，所述一个或所述多个下晶体管LT1和LT2可以被提供为多个，并且所述多个下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。接地选择晶体管LT2可以设置在下擦除控制晶体管LT1上。

在一示例中，所述一个或所述多个上晶体管UT1和UT2可以被提供为多个，并且所述多个上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。上擦除控制晶体管UT2可以设置在串选择晶体管UT1上。

下栅极线LL1和LL2可以包括第一下栅极线LL1和第二下栅极线LL2，并且上栅极线UL1和UL2可以包括第一上栅极线UL1和第二上栅极线UL2。

第一下栅极线LL1可以是下擦除控制晶体管LT1的栅电极，第二下栅极线LL2可以是接地选择晶体管LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极。第一上栅极线UL1可以是串选择晶体管UT1的栅电极，第二上栅极线UL2可以是上擦除控制晶体管UT2的栅电极。

用于擦除存储在存储单元晶体管MCT中的数据的擦除操作可以使用发生在下擦除控制晶体管LT1和上擦除控制晶体管UT2中的栅极诱导漏极泄漏(GIDL)现象。例如，由下擦除控制晶体管LT1和上擦除控制晶体管UT2中的栅极诱导漏极泄漏(GIDL)现象产生的空穴可以被注入到存储单元晶体管MCT的沟道中，并且存储单元晶体管MCT的数据可以由注入到存储单元晶体管MCT的沟道中的空穴擦除。例如，被注入到存储单元晶体管MCT的沟道中的空穴可以使得存储单元晶体管MCT的数据存储层中捕获的电子能够逃逸到存储单元晶体管MCT的沟道。

接下来，将参照图2A至图13描述根据一示例实施方式的半导体器件的示例。

首先，参照图2A、图2B和图3，将描述根据一示例实施方式的半导体器件的平面结构。图2A是示出根据一示例实施方式的半导体器件的示例的概念平面图，图2B是示出图2A的一些组件的概念平面图，图3是图2A中的部分‘A’的局部放大图。

参照图2A、图2B和图3，根据一示例实施方式的半导体器件1可以包括图案结构30、堆叠结构36、多个分离结构86、多个垂直结构54、栅极接触插塞92g和外围接触插塞92t。

根据一示例实施方式的半导体器件1可以进一步包括存储单元阵列区域MA、台阶区域SA以及在存储单元阵列区域MA与台阶区域SA之间的缓冲区域BA。

在一示例中，图案结构30可以具有开口30o。开口30o可以设置在台阶区域SA中。

堆叠结构36可以在垂直方向Z上与存储单元阵列区域MA、缓冲区域BA和台阶区域SA重叠。图案结构30在垂直方向Z上与堆叠结构36重叠，并且可以在第一水平方向X上从堆叠结构36的一端向外延伸。

所述多个分离结构86可以包括主分离结构86a和辅助分离结构86b。

每个主分离结构86a可以具有在第一水平方向X上延伸的线形形状。主分离结构86a可以横跨存储单元阵列区域MA、缓冲区域BA和台阶区域SA，同时在垂直于第一水平方向X的第二水平方向Y上划分堆叠结构36。

辅助分离结构86b可以设置在彼此相邻的一对主分离结构86a之间。在下文中，将主要描述彼此相邻的该对主分离结构86a之间的辅助分离结构86b。

辅助分离结构86b可以包括第一辅助分离结构86b1、第二辅助分离结构86b2、第三辅助分离结构86b3和第四辅助分离结构86b4。

第一辅助分离结构86b1可以延伸到台阶区域SA的一部分中，同时横跨存储单元阵列区域MA和缓冲区域BA。

根据一示例实施方式的半导体器件1可以进一步包括在第一辅助分离结构86b1的两侧横跨存储单元阵列区域MA和缓冲区域BA的绝缘图案52。

在第一辅助分离结构86b1的两侧，第二辅助分离结构86b2可以具有与绝缘图案52的端部接触的端部。

第三辅助分离结构86b3可以设置在台阶区域SA中，并且可以具有面对第一辅助分离结构86b1和第二辅助分离结构86b2的第一端部分，以及面对开口30o的第二端部分。

第四辅助分离结构86b4可以包括设置在台阶区域SA中的部分和从台阶区域SA延伸的部分。

第四辅助分离结构86b4可以具有面对开口30o并设置在台阶区域SA中的第三端部分以及在台阶区域SA外部的第四端部分。

在整个说明书中，诸如“第一”、“第二”和“第三”的术语可以用来将一个组件与其它组件区分开，并且可以在本发明构思的范围内替代其它术语。例如，第一辅助分离结构86b1可以被称为第二辅助分离结构，第二辅助分离结构86b2可以被称为第一辅助分离结构。

图案结构30可以包括第一上图案部分27a。第一上图案部分27a可以包括在第二水平方向Y上延伸的第一线部分27a_1以及在第一水平方向X上从第一线部分27a_1延伸的多个第二线部分27a_2a和27a_2b。

在一示例中，第一线部分27a_1可以设置在缓冲区域BA中。

在一示例中，第一上图案部分27a可以进一步包括设置在堆叠结构36外部并在第二水平方向Y上延伸的第三线部分27a_3。第一线部分27a_1和第三线部分27a_3可以彼此平行。

在一示例中，所述多个第二线部分27a_2a和27a_2b可以从第一线部分27a_1延伸到第三线部分27a_3。

在一示例中，所述多个第二线部分27a_2a和27a_2b可以彼此平行。

在一示例中，彼此平行的所述多个第二线部分27a_2a和27a_2b可以从第一线部分27a_1连续延伸到第三线部分27a_3，并且可以包括第一部分27a_2a和第二部分27a_2b，该第一部分27a_2a与主分离结构86a重叠，该第二部分27a_2b设置在第一线部分27a_1与第三线部分27a_3之间，具有至少一个断开的部分，并且与辅助分离结构86b重叠。

在一示例中，第一上图案部分27a可以与开口30o间隔开。

所述多个分离结构86可以穿透第一上图案部分27a。例如，当在如图2B所示的平面图中观察时，设置在台阶区域SA中的第二至第四辅助分离结构86b2、86b3和86b4中的每个可以被第一上图案部分27a的所述多个第二线部分27a_2a和27a_2b围绕。例如，第二至第四辅助分离结构86b2、86b3和86b4中的任何一个的整个侧表面可以具有被所述多个第二线部分27a_2a和27a_2b中的一个围绕的形状。

主分离结构86a和第一辅助分离结构86b1可以在存储单元阵列区域MA中在第一水平方向X上延伸，并且可以横跨缓冲区域BA中的第一线部分27a_1，且可以延伸到第二线部分27a_2a和27a_2b中。

所述多个垂直结构54可以与所述多个分离结构86间隔开。

所述多个垂直结构54可以包括垂直存储结构54m、垂直虚设结构54d、第一垂直缓冲结构54b1、第二垂直缓冲结构54b2和垂直支撑结构54s。

垂直存储结构54m可以设置在存储单元阵列区域MA中，并与绝缘图案52间隔开。

垂直虚设结构54d可以设置在存储单元阵列区域MA中并接触绝缘图案52。

第一垂直缓冲结构54b1可以接触缓冲区域BA中的第一上图案部分27a。

第二垂直缓冲结构54b2可以与缓冲区域BA中的第一上图案部分27a间隔开。

垂直支撑结构54s可以设置在台阶区域SA中。

在一示例中，设置在存储单元阵列区域MA和缓冲区域BA中的垂直存储结构54m、垂直虚设结构54d、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2可以具有基本相同的宽度或直径。

在一示例中，每个垂直支撑结构54s可以具有比每个垂直存储结构54m宽的宽度或大的直径。

在一示例中，设置在存储单元阵列区域MA和缓冲区域BA中的垂直结构54(例如，垂直存储结构54m、垂直虚设结构54d、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2)的布置密度可以高于设置在台阶区域SA中的垂直支撑结构54s的布置密度。

接下来，将参照图4描述沿着图2A中的线I-I'截取的区域的截面结构。图4是示出沿图2A的线I-I'截取的区域的截面图。

参照图2A和图4，根据一示例实施方式的半导体器件1可以进一步包括下部结构2。下部结构2可以包括衬底4和外围电路9以及形成在衬底4上的下绝缘层12。

衬底4可以是半导体衬底。例如，衬底4可以是硅衬底。外围电路9可以是用于诸如闪存或可变电阻存储器的存储元件的存储单元阵列的操作的电路。外围电路9可以包括外围晶体管和外围布线9w，该外围晶体管包括外围栅极9g和外围源极/漏极9s。外围栅极9g可以形成在由形成在衬底4中的隔离层6s限定的有源区6a上。外围源极/漏极9s可以形成在外围栅极9g两侧的有源区6a中。下绝缘层12可以覆盖外围电路9。

在图2A中示出并在上面描述的图案结构30可以设置在下部结构2上。图案结构30包括下图案层15、在下图案层15上的上图案层27以及在下图案层15和上图案层27之间的中间图案层17b。

在一示例中，图案结构30可以进一步包括在下图案层15和上图案层27之间的中间结构17a。

中间图案层17b和中间结构17a可以包括不同的材料，并且可以彼此间隔开。例如，在第一区域中，图案结构30可以包括在垂直方向Z上顺序堆叠的下图案层15、中间图案层17b和上图案层27，并且在第二区域中，图案结构30可以包括在垂直方向Z上顺序堆叠的下图案层15、中间结构17a和上图案层27。

参照图5A和图5B，上图案层27可以包括上面参照图2A、图2B和图3描述的第一上图案部分27a。在上图案层27中，第一上图案部分27a可以是与下图案层15接触的部分。在上图案层27中，与中间结构17a接触的部分可以被称为第二上图案部分27b，与中间图案层17b接触的部分可以被称为第三上图案部分27c。

根据一示例实施方式的半导体器件1可以进一步包括在图案结构30的外侧表面30s上的中间绝缘层33i以及覆盖图案结构30的上表面的凹陷部分的覆盖绝缘层33c。例如，覆盖绝缘层33c可以在垂直方向Z上与第一上图案部分27a重叠，并且可以接触第一上图案部分27a的上表面。

在图2A和图3中示出并在上面描述的堆叠结构36可以设置在图案结构30上。

堆叠结构36可以包括下堆叠结构39和在下堆叠结构39上的上堆叠结构46。

下堆叠结构39可以包括在垂直方向Z上交替地且重复地堆叠的第一下层间绝缘层41a和下水平层44g。下水平层44g可以包括在台阶区域SA中以阶梯形状布置的下焊盘44p。下堆叠结构39可以进一步包括覆盖第一下层间绝缘层41a和下水平层44g的第二下层间绝缘层41b。第二下层间绝缘层41b可以具有基本平坦的上表面。

上堆叠结构46可以包括在垂直方向Z上交替地且重复地堆叠的第一上层间绝缘层48a和上水平层51g。上水平层51g可以包括在台阶区域SA中以阶梯形状布置的上焊盘51p。上堆叠结构46可以进一步包括覆盖第一上层间绝缘层48a和上水平层51g的第二上层间绝缘层48b。第二上层间绝缘层48b可以具有基本平坦的上表面。

在台阶区域SA内，下焊盘44p和上焊盘51p可以被限定为水平层44g和51g当中的其上表面未被其它水平层覆盖的部分。例如，在下焊盘44p和上焊盘51p当中，任何一个焊盘可以被限定为一个水平层的一部分，并且一个水平层的焊盘的上表面可以不被另一水平层覆盖。

在示例实施方式中，本发明构思的技术思想不限于图中下焊盘44p和上焊盘51p布置的阶梯形状，并且可以包括可被各种各样修改的阶梯形状。

在示例实施方式中，堆叠结构36不限于包括下堆叠结构39和上堆叠结构46，并且可以被各种各样地修改。例如，在堆叠结构36中，可以省略下堆叠结构39。在另一示例中，堆叠结构36可以进一步包括另一上堆叠结构，其设置在上堆叠结构46上并且具有与上堆叠结构46基本相似的结构。

在图2A和图3中示出并在上面描述的所述多个垂直结构54可以穿透堆叠结构36并且可以接触图案结构30。

根据一示例实施方式的半导体器件1可以进一步包括顺序堆叠在堆叠结构36和所述多个垂直结构54上的第一上绝缘层66和第二上绝缘层89。

下水平层44g和上水平层51g中的至少一些可以是图1中描述的字线WL、上栅极线UL1和UL2以及下栅极线LL1和LL2。

在图2A中示出并在上面描述的栅极接触插塞92g中的至少一些可以设置在下水平层44g和上水平层51g当中的水平层(其可以是字线WL、上栅极线UL1和UL2以及下栅极线LL1和LL2)的焊盘上。栅极接触插塞92g的一部分可以设置在下水平层44g和上水平层51g当中的虚设水平层的焊盘上。

接下来，将参照图5A和图5B描述图案结构30、堆叠结构36和所述多个垂直结构54的示例。图5A是图4中由‘B1’表示的部分的放大局部截面图，图5B是图4中由‘B2’表示的部分的放大局部截面图。

参照图4、图5A和图5B，在图案结构30中，下图案层15的厚度可以大于上图案层27、中间图案层17b和中间结构17a中的每个的厚度。

中间图案层17b可以包括第一部分17_1、从第一部分17_1延伸并且厚度减小的第二部分17_2、以及从第一部分17_1延伸并且厚度增加且接触垂直存储结构54m和第二垂直缓冲结构54b2的第三部分17_3。中间图案层17b的第二部分17_2包括侧表面17s，该侧表面17s在形成从第一部分17_1的上表面弯曲的表面的同时降低，并接触上图案层27。

在一示例中，中间图案层17b的第一部分17_1可以具有基本均匀的厚度。如在这里使用的，厚度可以指在垂直于衬底4的顶表面的方向(例如，垂直方向Z)上测量的厚度或高度。

在一示例中，中间图案层17b的第二部分17_2在水平方向上的最大宽度可以大于面对栅极层44g和51g的数据存储层57b在水平方向上的厚度。

在一示例中，中间图案层17b的第二部分17_2在水平方向上的最大宽度可以大于面对栅极层44g和51g的数据存储结构57在水平方向上的厚度。

在一示例中，中间图案层17b的第二部分17_2在水平方向上的最大宽度可以大于面对栅极层44g和51g的沟道层58在水平方向上的厚度。

中间结构17a可以包括第一中间层20和第二中间层25。第一中间层20可以包括下层21、上层22和间隔物层23。

在一示例中，第二中间层25可以由关于下层21、上层22和间隔物层23具有蚀刻选择性的材料形成。例如，下层21、上层22和间隔物层23可以由硅氧化物或基于硅氧化物的绝缘材料形成，第二中间层25可以由硅氮化物或基于硅氮化物的绝缘材料形成。在另一示例中，第二中间层25可以由硅形成。

在一示例中，下层21和上层22可以是比间隔物层23的材料更硬的材料。例如，下层21和上层22可以由在比间隔物层23高的温度下形成的硅氧化物形成。上层22可以由比下层21更硬的材料形成。

第二中间层25可以设置在下层21上，接触下层21。上层22可以设置在第二中间层25上，接触第二中间层25。下层21可以具有面对上图案层27或与上图案层27接触的第一侧表面21s1以及不面对上图案层27的第二侧表面21s2。第二中间层25可以具有面对上图案层27的第一侧表面25s1和不面对上图案层27的第二侧表面25s2。上层22可以具有面对上图案层27的第一侧表面22s1和不面对上图案层27的第二侧表面22s2。间隔物层23可以具有与上图案层27接触的第一侧表面23s。中间结构17a可以具有与上图案层27接触的间隔物层23的第一侧表面23s和下层21的第一侧表面21s1。

因此，第一中间层20可以包括在第二中间层25的下表面与下图案层15之间的下部分、在第二中间层25的上表面与上图案层27之间的上部分以及在第二中间层25的第一侧表面25s1与上图案层27之间的侧部分。下层21可以包括第一中间层20的下部分，上层22可以包括第一中间层20的上部分，间隔物层23可以包括第一中间层20的侧部分。

在一示例中，间隔物层23的第一侧表面23s的至少一部分可以倾斜以减小中间结构17a的厚度。

在一示例中，下层21的第二侧表面21s2、第二中间层25的第二侧表面25s2、上层22的第二侧表面22s2、下图案层15的外侧15s1以及上图案层27的第二上图案部分27b的外端部分27e可以基本垂直地对齐。

在一示例中，下层21的第二侧表面21s2、第二中间层25的第二侧表面25s2、上层22的第二侧表面22s2和下图案层15的外侧15s1可以被限定为图案结构30的外侧表面30s。

在中间结构17a中，接触上图案层27的侧表面22s1和23s1可以被限定为第一侧表面，不接触上图案层27的侧表面21s2、25s2和22s2可以被限定为第二侧表面。在中间结构17a中，第二侧表面21s2、25s2和22s2可以接触中间绝缘层33i。第二侧表面和第一侧表面具有不对称结构。

在中间结构17a中，第一侧表面22s1和23s1可以在形成从中间结构17a的上表面弯曲的表面的同时降低，并且第二侧表面21s2、25s2和22s2可以从中间结构17a的上表面比第一侧表面22s1和23s1更陡峭地降低。

在一示例中，下层21和上层22可以具有基本相同的厚度。

在一示例中，第二中间层25的厚度可以大于下层21和上层22中的每个的厚度。

在另一示例中，第二中间层25的厚度可以与下层21和上层22中的每个的厚度基本相同。

在一示例中，堆叠结构36可以进一步包括电介质层80，该电介质层80覆盖相应的下水平层44g和上水平层51g的底表面和上表面，并且插置在该相应的下水平层44g和上水平层51g与所述多个垂直结构54之间。

在另一示例中，电介质层80可以变形以覆盖所述多个相应的垂直结构54的侧表面和底表面，并且可以包括插置在下水平层44g和上水平层51g与所述多个相应的垂直结构54之间的部分。

在一示例中，电介质层80可以包括高k电介质。

下图案层15可以包括至少部分掺杂的硅层。例如，下图案层15可以包括多晶硅层，其至少一部分具有N型导电性。

中间图案层17b和上图案层27可以包括硅层。例如，中间图案层17b和上图案层27中的至少一个可以包括掺杂的硅层。例如，中间图案层17b和上图案层27中的至少一个可以包括具有N型导电性的多晶硅层。例如，中间图案层17b和上图案层27可以分别由具有N型导电性的多晶硅层形成。

如上所述，上图案层27可以包括接触下图案层15的第一上图案部分27a、接触中间结构17a的第二上图案部分27b和接触中间图案层17b的第三上图案部分27c。

第二上图案部分27b的上表面和第三上图案部分27c的上表面可以位于基本相同的高度水平处。第一上图案部分27a的上表面可以位于比第二上图案部分27b的上表面和第三上图案部分27c的上表面低的水平上。

所述多个垂直结构54中的每个包括芯区域60、覆盖芯区域60的侧表面和底表面的沟道层58、以及覆盖沟道层58的外表面和底表面的数据存储结构57。

沟道层58可以由半导体材料层形成。例如，沟道层58可以由硅层形成。

芯区域60可以包括硅氧化物或低k电介质。芯区域60可以包括在其中形成空隙的硅氧化物，或者在其中形成空隙的低k电介质。

数据存储结构57可以包括第一电介质层57a、第二电介质层57c以及在第一电介质层57a和第二电介质层57c之间的数据存储层57b。第二电介质层57c可以接触沟道层58，数据存储层57b可以与沟道层58间隔开。第一电介质层57a可以包括硅氧化物或掺有杂质的硅氧化物。第二电介质层57c可以包括硅氧化物和高k电介质中的至少一种。数据存储层57b可以包括能够在诸如闪存器件的半导体器件中存储信息的区域。例如，数据存储层57b可以包括能够捕获电荷的材料，例如硅氮化物。

在所述多个垂直结构54当中，每个垂直存储结构54m的数据存储层57b可以通过捕获电荷(例如电子)来存储信息，其它垂直结构(例如垂直虚设结构54d、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2以及垂直支撑结构54s)的数据存储层57b可以是在诸如闪存器件的半导体器件中不存储信息的虚设层。

垂直存储结构54m和第二垂直缓冲结构54b2可以具有基本相同的截面结构和基本相同的宽度。

垂直存储结构54m和第二垂直缓冲结构54b2依次穿透堆叠结构36、上图案层27的第三上图案部分27c、和中间图案层17b，并且可以延伸到下图案层15中。垂直存储结构54m和第二垂直缓冲结构54b2可以与中间结构17a间隔开。

中间图案层17b可以穿透每个垂直存储结构54m和第二垂直缓冲结构54b2的数据存储结构57，并且可以接触沟道层58。在垂直存储结构54m和第二垂直缓冲结构54b2中，数据存储结构57可以被中间图案层17b分成下数据存储结构57_2和上数据存储结构57_1。例如，第三部分17_3可以接触下数据存储结构57_2的上表面和上数据存储结构57_1的下表面，将下数据存储结构57_2和上数据存储结构57_1彼此分开。

在一示例中，中间图案层17b可以与芯区域60间隔开。

在一示例中，中间图案层17b穿透每个垂直存储结构54m的数据存储结构57，并且可以从与沟道层58接触的部分向上和向下延伸至小于上图案层27的厚度的长度。例如，中间图案层17b的第三部分17_3的上表面可以处于比第三上图案部分27c的上表面低的垂直水平处。

第一垂直缓冲结构54b1可以顺序地穿透堆叠结构36、覆盖绝缘层33c和上图案层27的第一上图案部分27a，并且可以延伸到下图案层15中。第一垂直缓冲结构54b1可以与中间结构17a和中间图案层17b间隔开。

垂直支撑结构54s顺序地穿透堆叠结构36、上图案层27的第二上图案部分27b、和中间结构17a，并且可以延伸到下图案层15中。垂直支撑结构54s可以与中间图案层17b间隔开。

在每个垂直存储结构54m和第二垂直缓冲结构54b2中，数据存储结构57可以在垂直方向Z上被与沟道层58接触的中间图案层17b分割。

在每个第一垂直缓冲结构54b1和垂直支撑结构54s中，数据存储结构57不与沟道层58的外表面分离，而是在垂直方向Z上连续形成以覆盖沟道层58的底表面。

接下来，将参照图6描述沿着图2A的线II-II'截取的区域的截面结构。图6是示出沿着图2A的线II-II'截取的区域的截面图。在这种情况下，将省略与参照图4描述的内容重叠的描述。

参照图6，根据一示例性实施方式的半导体器件1可以进一步包括填充在图2A中示出并在上面描述的图案结构30的开口30o的间隙填充绝缘层33g。间隙填充绝缘层33g可以由与中间绝缘层33i和覆盖绝缘层33c相同的材料形成，例如硅氧化物。

堆叠结构36可以进一步包括绝缘层40，该绝缘层40在开口30o中在与间隙填充绝缘层33g重叠的区域中位于与水平层44g和51g相同的高度水平上。

在一示例中，图案结构30的开口30o可以形成在不与堆叠结构36的上堆叠结构46重叠的位置。在这种情况下，绝缘层40可以设置在与下水平层44g相同的高度水平上。

在一示例中，图案结构30的开口30o可以包括形成在与上堆叠结构46重叠的位置中的开口以及形成在不与上堆叠结构46重叠的位置中的开口。

在图2A中示出并在上面描述的外围接触插塞92t在垂直方向Z上延伸并且接触外围布线9w的外围焊盘9p，穿透图案结构30的开口30o中的间隙填充绝缘层33g和堆叠结构36的绝缘层40，并且向上延伸以穿透第一上绝缘层66和第二上绝缘层89。

在图2A、图2B和图3中示出并在上面描述的所述多个分离结构86依次穿透第一上绝缘层66和堆叠结构36，并且可以延伸到图案结构30中。如以上结合图2A和图2B描述的，所述多个分离结构86可以包括主分离结构86a和辅助分离结构86b。

主分离结构86a和第一辅助分离结构86b1中的每个的一部分可以在穿透图案结构30的第一上图案部分27a的同时延伸到下图案层15中，并且可以与中间结构17a间隔开。

第二辅助分离结构86b2、第三辅助分离结构86b3和第四辅助分离结构86b4可以在穿透图案结构30的第一上图案部分27a的同时延伸到下图案层15中，并且可以与中间图案层17b和中间结构17a间隔开。

接下来，将参照图7A至图7C描述堆叠结构36和所述多个分离结构86的示例。图7A是图6中由‘C1’表示的部分的局部放大截面图，图7B是图6中由‘C2’表示的部分的局部放大截面图，图7C是图6中由‘C3’表示的部分的局部放大截面图。

参照图7A、图7B和图7C，在一示例中，如图5A示出并描述的，电介质层80覆盖下水平层44g和上水平层51g中的每个的底表面和上表面，并且可以插置在下水平层44g和上水平层51g中的每个与所述多个垂直结构54之间。

在一示例中，电介质层80可以进一步包括从覆盖下水平层44g和上水平层51g中的每个的底表面和上表面的部分延伸的电介质部分80'。

在一示例中，所述多个分离结构86中的每个可以包括分离图案85和电介质部分80'。分离图案85穿透堆叠结构36，并且可以延伸到图案结构30中。

在一示例中，所述多个分离结构86中的每个可以包括绝缘材料。例如，电介质部分80'可以由高k电介质材料形成，分离图案85可以包括硅氧化物和/或低k电介质材料。

在另一示例中，所述多个分离结构86中的每个可以包括导电材料和绝缘材料。例如，在所述多个分离结构86的每个中，分离图案85穿透电介质部分80'，并且可以包括可接触下图案层15的导电材料层和在导电材料层的侧表面上的绝缘材料层。例如，在所述多个分离结构86的每个中，分离图案85的导电材料层可以包括掺杂的多晶硅、金属氮化物(例如TiN或WN)、金属半导体化合物(例如WSi、TiSi等)和金属(例如W等)中的至少一种，并且可以接触下图案层15，分离图案85的绝缘材料层可以包括硅氧化物。

在一示例中，分离图案85可以接触下水平层44g和上水平层51g。

在一示例中，电介质部分80'可以覆盖位于与下水平层44g和上水平层51g不同高度水平处的分离图案85的侧部，并且可以覆盖分离图案85的底表面。

在另一示例中，可以省略电介质部分80'。

在一示例中，分离图案85可以包括绝缘材料。例如，分离图案85可以包括硅氧化物、硅氮氧化物和硅氮化物中的至少一种。

在一示例中，在所述多个分离结构86中，所述多个分离结构86中的位于与下水平层44g和上水平层51g相同高度水平处的部分可以在朝向下水平层44g和上水平层51g的方向上突出的同时具有增加的宽度。

在所述多个分离结构86当中，位于台阶区域SA中的分离结构可以与中间结构17a间隔开，并且可以穿透上图案层27的第一上图案部分27a，并且可以与上图案层27的第二上图案部分27b间隔开。

在所述多个分离结构86当中，相对靠近存储单元阵列区域MA的分离结构的底表面的深度可以比位于台阶区域SA外部的分离结构的底表面的深度浅。例如，当参照下图案层15的上表面观察时，相对靠近存储单元阵列区域MA的第二辅助分离结构86b的底表面位于距下图案层15的上表面的第一深度D1处(见图7A)，靠近图案结构30的外侧表面30s的第四辅助分离结构86b4的底表面位于距下图案层15的上表面的第二深度D2处(见图7B)，靠近图案结构30的开口30o或台阶区域SA的中心部分的第三辅助分离结构86b3的底表面可以位于距下图案层15的上表面的第三深度D3处(见图7C)。

在一示例中，第一深度D1(见图7A)可以小于第二深度D2(见图7B)。第三深度D3(见图7C)可以大于第一深度D1(见图7A)，并且可以小于第二深度D2(见图7B)。

如图7C的局部放大截面图所示，图案结构30的开口30o可以形成为顺序地穿透上图案层27的第二上图案部分27b、中间结构17a和下图案层15。在中间结构17a中，下层21的第三侧21s3、第二中间层25的第三侧25s3和上层22的第三侧22s3可以接触设置在图案结构30的开口30o中的间隙填充绝缘层33g。

在一示例中，间隙填充绝缘层33g可以与上图案层27的第一上图案部分27a间隔开。

接下来，参照图8和图9，将描述在图2A的台阶区域SA中的沿着线III-III'截取的区域的截面结构。图8是示出沿着图2A的线III-III'截取的区域的截面图，图9是图8中由‘D’表示的部分的局部放大截面图。

参照图2A、图8和图9，在台阶区域SA中，中间结构17a可以设置于在第二水平方向Y上彼此相邻的分离结构86之间，并且可以与彼此相邻的分离结构86分离。

设置于在第二水平方向Y上彼此相邻的分离结构86之间的垂直支撑结构54s可以穿透第二上图案部分27b和中间结构17a，并且可以与第一上图案部分27a间隔开。在第二水平方向Y上彼此相邻的分离结构86的侧表面可以接触第一上图案部分27a，并且可以与第二上图案部分27b和中间结构17a间隔开。

接下来，参照图10和图11，将描述沿着图2A中的线IV-IV'截取的区域的截面结构。图10是示出沿着图2A的线IV-IV'截取的区域的截面图，图11是图10中由‘E’表示的区域的局部放大截面图。

参照图2A、图10和图11，如图6和图7C中所述，堆叠结构36可以包括与设置在图案结构30的开口30o中的间隙填充绝缘层33g重叠的绝缘层40。

至少一个垂直支撑结构54s穿透堆叠结构36，并且可以接触在间隙填充绝缘层33g和与间隙填充绝缘层33g相邻的分离结构86之间的图案结构30。

间隙填充绝缘层33g和垂直支撑结构54s(其在与间隙填充绝缘层33g相邻的分离结构86与间隙填充绝缘层33g之间与图案结构30接触)中的至少一个可以依次穿透第二上图案部分27b和中间结构17a，并且可以延伸到下图案层15中，并且可以与第一上图案部分27a间隔开。

接下来，参照图12和图13，将描述沿着图2A中的线V-V'截取的区域的截面结构。图12是示出沿着图2A的线V-V'截取的区域的截面图，图13是图12中由‘F’表示的部分的局部放大截面图。

参照图2A、图12和图13，绝缘图案52可以从堆叠结构36的上表面向下延伸，并穿透上水平层51g当中的多个上水平层。

在所述多个分离结构86当中，位于存储单元阵列区域MA中的分离结构的底表面可以设置在与下图案层15的上表面基本相同的水平上。

在一示例中，在所述多个分离结构86当中，位于存储单元阵列区域MA中的分离结构的底表面可以位于比位于台阶区域SA中的分离结构的底表面高的水平上。

在所述多个分离结构86当中，位于存储单元阵列区域MA和与存储单元阵列区域MA相邻的缓冲区域BA中的分离结构可以穿透并接触中间图案层17b，可以与中间结构17a(见图5A)间隔开，并且可以与第一上图案部分27a(见图2A和图5A)间隔开。

在一示例中，在所述多个分离结构86中，位于存储单元阵列区域MA和与存储单元阵列区域MA相邻的缓冲区域BA中的分离结构可以在第二水平方向Y上突出，以在与中间图案层17b相同的高度水平处具有增加的宽度。

接下来，参照图14，将描述堆叠结构36、图案结构30以及参照图2A至图13描述的设置在存储单元阵列区域MA中的垂直存储结构54m中的任何一个。图14是主要示出图案结构30、堆叠结构36以及图12和图13中的垂直存储结构54m的任何一个的示意性截面图。

参照图2A、图12和图14，在堆叠结构36中，第一下层间绝缘层41a和第二下层间绝缘层41b以及第一上层间绝缘层48a和第二上层间绝缘层48b可以被称为层间绝缘层41a、41b、48a和48b，并且下水平层44g和上水平层51g可以被称为水平层或栅极层。例如，堆叠结构36可以包括重复地且交替地堆叠的层间绝缘层和水平层(或栅极层)。

在栅极层44g和51g当中，位于下部的至少一些可以是图1中描述的下栅极线LL1和LL2，位于上部的至少一些可以是图1中描述的上栅极线UL1和UL2。

在下栅极线LL1和LL2当中，第一下栅极线LL1可以是单个或多个，第二下栅极线LL2可以是单个或多个。在上栅极线UL1和UL2当中，第一上栅极线UL1可以是单个或多个，第二上栅极线UL2可以是单个或多个。

在栅极层44g和51g当中，在栅极层位于下栅极线LL1和LL2与上栅极线UL1和UL2之间的情况下，第“0”栅极层WL0至第“n”栅极层WLn可以顺序地堆叠。在按此顺序堆叠的栅极层WL0、WL1、……、WLn-1和WLn中，其至少一些可以是在图1中描述的字线WL。在堆叠的栅极层WL0、WL1、……、WLn-1和WLn当中，位于下部的一个或多个栅极层可以是下虚设栅极WL0，位于上部的一个或多个栅极层可以是上虚设栅极WLn。

垂直存储结构54m穿透上栅极线UL1和UL2、堆叠的栅极层WL0、WL1、……、WLn-1和WLn以及下栅极线LL1和LL2，并且可以与图案结构30接触。

如上所述，垂直存储结构54m可以包括芯区域60、覆盖芯区域60的侧表面和底表面的沟道层58、以及覆盖沟道层58的外侧表面和底表面的数据存储结构57。

在芯区域60上，垂直存储结构54m可以进一步包括与沟道层58接触的焊盘图案62。焊盘图案62可以包括具有N型导电性的硅，例如多晶硅。

在垂直存储结构54m中，沟道层58可以面对上栅极线UL1和UL2以及堆叠的栅极层WL0、WL1、……、WLn-1和WLn以及下栅极线LL1和LL2，并且可以接触图案结构30。

在图案结构30中，与垂直存储结构54m接触的下图案层15、中间图案层17b和上图案层27可以是图1中描述的公共源极线CSL。中间图案层17b可以接触沟道层58。

在图1中描述的位线BL可以通过提供在垂直存储结构54m上的位线接触插塞92b电连接到垂直存储结构54m的焊盘图案62。例如，位线BL可以在位线接触插塞92b上接触位线接触插塞92b。

在垂直存储结构54m中，数据存储结构57可以包括与沟道层58接触的第二电介质层57c、与栅极层44g和51g相邻的第一电介质层57a、以及在第一电介质层57a和第二电介质层57c之间的数据存储层57b，如上所述。

在堆叠的栅极层WL0、WL1、……、WLn-1和WLn当中，位于沟道层58和可以是图1中描述的字线WL的栅极层之间的数据存储层57b的区域可以被限定为诸如闪存器件的半导体器件中的在其中可以存储信息的“数据存储区域”。

在示例实施方式中，垂直存储结构54m可以包括数据存储结构57，该数据存储结构57可以是闪存器件的数据存储结构，但是本发明构思的技术精神不限于此。例如，垂直存储结构54m可以包括诸如ReRAM、PRAM等的数据存储结构。例如，垂直存储结构54m可以包括包含可在ReRAM中存储信息的SiOx、AlOx、MgOx、ZrOx、HfOx、SiNx、WOx和TiOx中的任何一种的可变电阻材料层，或者可以包括包含其至少两种或更多种的复合材料。

接下来，将分别参照图15A至图15D描述根据一示例实施方式的半导体器件的修改示例。图15A至图15D是示出从图5A的局部放大截面图修改的示例的局部放大截面图。在图15A至图15D中，将主要描述图5A的局部放大截面图中的修改部分。

在一修改示例中，参照图15A，具有如在图5A中描述的基本相同厚度的下层21和上层22可以分别由具有不同厚度的下层21a和上层22a代替，如图15A所示。

在一示例中，上层22a的厚度可以大于下层21a的厚度。

在一示例中，上层22a的厚度可以大于或等于下层21a的厚度的大约1.5倍。

在一示例中，下层21a的厚度可以小于第二中间层25的厚度。

在一示例中，第二中间层25的厚度可以与上层22a的厚度基本相同。

在另一示例中，第二中间层25的厚度可以大于上层22a的厚度。

参照示出修改示例的图15B，如在图5A和图15A中的间隔物层23可以由如图15B中的间隔物层23a代替。因此，间隔物层可以如图5A中那样与下层21和上层22接触，或者可以如图15A中那样与下层21a和上层22a接触。在这种情况下，将主要描述如图15A中那样接触下层21a和上层22a的间隔物层23a。

在一示例中，间隔物层23a的接触上图案层27的第一侧表面包括上侧表面23s1、下侧表面23s2以及在上侧表面23s1与下侧表面23s2之间向间隔物层23a内部凹陷的凹陷部分23r。

在一示例中，图5A或图15A中的上图案层27的第一上图案部分27a的底表面可以位于与中间结构17a(见图15A)的底表面和/或中间图案层17b(见图15A)的底表面基本相同的水平处。图5A或图15A中的上图案层27的第一上图案部分27a可以用图15B中的第一上图案部分27a'代替。例如，第一上图案部分27a'的底表面15u2可以位于比中间结构17a的底表面15u1a和/或中间图案层17b的底表面15u1b低的水平上。

在一示例中，如在图5A和图15A中那样的中间图案层17b可以用如图15B中那样的中间图案层17b'代替。中间图案层17b'可以包括第一部分17b1、第二部分17b2和第三部分17b3。

在中间图案层17b'中，第一部分17b1可以是具有基本均匀厚度的部分，第二部分17b2可以是在从第一部分17b1朝向第一上图案部分27a'的方向上延伸的同时其厚度减小的部分，第三部分17b3可以是在从第一部分17b1朝向垂直存储结构54m或第二垂直缓冲结构54b2的方向上延伸的同时其厚度增加的部分。第三部分17b3可以接触垂直存储结构54m和第二垂直缓冲结构54b2中的每个的数据存储结构57和沟道层58。

中间图案层17b'的与上图案层27接触的第二部分17b2的第一侧表面可以包括上侧表面17s1、下侧表面17s2、和在上侧表面17s1与下侧表面17s2之间的在朝向中间图案层17b'的内部的方向上凹陷的凹陷部分17r。上侧表面17s1可以在形成从第一部分17b1的上表面弯曲的表面的同时降低。

在一示例中，中间图案层17b'可以进一步包括从第二部分17b2的下部区域延伸到上图案层27与下图案层15之间的突出部分17bp。

中间图案层17b'的突出部分17bp可以具有表面17s3，该表面17s3从下侧表面17s2延伸并具有比下侧表面17s2的斜度平缓的斜度。突出部分17bp的表面17s3可以从第二部分17b2的下侧表面17s2延伸，以具有比第二部分17b2的下侧表面17s2平缓的斜度。

在一示例中，中间图案层17b'的突出部分17bp可以具有设置在比第一部分17b1和第二部分17b2的底表面15u1b低的水平上的底表面15u3。中间图案层17b'的第一部分17b1和第二部分17b2的底表面15u1b可以设置在与中间结构17a的底表面15u1a基本相同的水平处。

在一修改示例中，参照图15C，在一示例中，如在图5A、图15A和图15B中那样与芯区域60间隔开的中间图案层(见图5A和图15A中的中间图案层17b和图15B中的中间图案层17b')可以被如图15C中那样的与芯区域60接触的中间图案层17b"代替。

在一示例中，中间图案层17b"可以包括第一部分17b1'、第二部分17b2'和第三部分17b3'。在中间图案层17b"中，第一部分17b1'可以是具有基本均匀厚度的部分，第二部分17b2'可以是如图15B中所描述的那样在从第一部分17b1'朝向第一上图案部分27a'的方向上延伸的同时其厚度减小的部分，第三部分17b3'可以是在从第一部分17b1'朝向相应的垂直存储结构54m和第二垂直缓冲结构54b2的方向上延伸的同时穿透数据存储结构57和沟道层58并接触芯区域60的部分。

在一示例中，中间图案层17b”可以进一步包括从第二部分17b2'的下部区域延伸到上图案层27与下图案层15之间的突出部分17bp'。突出部分17bp'可以具有与图15B中描述的突出部分17bp的表面17s3基本相同的表面。

在一示例中，中间图案层17b”的第一部分17b1'的厚度可以大于中间结构17a的厚度。

在一修改示例中，参照图15D，如在以上描述的图5A、图15A、图15B和图15C中那样的中间结构17a的下层21的侧表面21s可以不与上层22和22a的侧表面22s1对齐，并且间隔物层(见图5A和图15A中的间隔物层23以及图15B和图15C中的间隔物层23a)可以与下图案层15间隔开。这样，如图5A、图15A、图15B和图15C中那样的下层21和间隔物层(见图5A和图15A中的间隔物层23以及见图5B和图15C中的间隔物层23a)可以分别用图15D的下层21a和间隔物层23b代替。例如，间隔物层23b接触下层21a的侧表面21s1'、第二中间层25的侧表面25s1和上层22a的侧表面22s1，并且可以与下图案层15接触。下层21a的侧表面21s1'可以基本上与上层22a的侧表面22s1对齐。

接下来，将分别参照图16A和图16B描述根据一示例实施方式的半导体器件的修改示例。图16A和图16B是示出从图3的局部放大平面图修改的示例的局部放大平面图。

在一修改示例中，参照图16A，如图3中描述的那样的第一上图案部分27a可以包括在第二水平方向Y上延伸的第一线部分27a_1以及在第一水平方向X上从第一线部分27a_1延伸的所述多个第二线部分27a_2a和27a_2b。在图3中，所述多个第二线部分27a_2a和27a_2b中的每个在第二水平方向Y上的宽度可以基本上与第一线部分27a_1在第一水平方向X上的宽度相同。如图3中那样的第一线部分27a_1可以由如图16A中那样的具有增加的宽度W2的第一线部分27a_1'代替。第一线部分27a_1'的宽度W2可以大于所述多个第二线部分27a_2a和27a_2b中的每个的宽度W1。

在一修改示例中，参照图16B，如图3中那样的第一线部分27a_1可以由如图16B中那样的具有减小的宽度W3的第一线部分27a_1”代替。第一线部分27a_1”的宽度W3可以大于所述多个第二线部分27a_2a和27a_2b中的每个的宽度W1。

将参照图17至图18B描述根据一示例实施方式的半导体器件的修改示例。图17是示出图2A的平面图中的变形部分的平面图，图18A是示出沿着图17的线IIa-IIa'截取的区域的截面图，图18B是图18A中由‘G’表示的部分的放大图。

参照图17至图18B，如以上描述的图2A、图2B、图6和图7C中那样，在第一上图案部分27a的所述多个第二线部分27a_2a和27a_2b当中，第二部分27a_2b可以与间隙填充绝缘层33g间隔开，并且中间结构17a可以设置在第一上图案部分27a和间隙填充绝缘层33g之间。图2A、图2B、图6和图7C中的第一上图案部分27a的可以与间隙填充绝缘层33g间隔开的第二部分27a_2b可以用可延伸以接触间隙填充绝缘层33g的第二部分27a_2b'代替，如图17至18B中那样。在这种情况下，间隙填充绝缘层33g可以被描述为填充图案结构30的开口30o。

接下来，将参照图19A和图19B描述根据一示例实施方式的半导体器件的修改示例。图19A是示出图2A的平面图的修改部分的平面图，图19B是示出图19A的一些组件的平面图。

参照图19A和图19B，包括如图2A中那样的开口30o的图案结构30可以用不包括开口30o的如图19A那样的图案结构30'代替。如图2A和图2B中那样的第一上图案部分27a的第二部分27a_2b可以用如图19A和图19B中示出的从第一线部分27a_1连续延伸到第三线部分27a_3的线形第二部分27a_2代替。如图2A和图2B中描述的那样的彼此间隔开的第三辅助分离结构86b3和第四辅助分离结构86b4可以由连续连接的辅助分离结构86b3'代替。

接下来，将参照图20至图28描述根据一示例实施方式的形成半导体器件的方法。在图20至图28中，图20、图21、图22A、图23A和图24A是示出沿着图2A的线I-I'截取的区域的截面图，图22B和图24B是示出沿着图2A的线II-II'截取的区域的截面图，图23B是示出图23A中的由‘B1a’表示的部分的局部放大截面图，图24D是图24C中的由‘G’表示的部分的局部放大图，图25至图28是与图24D的局部放大图相对应的局部放大图。

参考图2A和图20，可以形成下部结构2。形成下部结构2可以包括准备衬底4并在衬底4上形成外围电路9和下绝缘层12。外围电路9可以包括外围栅极9g、外围源极/漏极9s和外围布线9w，如图4所示。下绝缘层12可以覆盖外围电路9。

可以在下部结构2上形成下图案层15。下图案层15可以由硅层形成。例如，下图案层15可以由掺杂的硅层形成。例如，下图案层15可以由多晶硅层形成，该多晶硅层的至少一部分具有N型导电性。

可以在下图案层15上形成依次堆叠的第一层21、第二层25和第三层22。第二层25的下表面可以接触第一层21的上表面，第三层22的下表面可以接触第二层25的上表面。

在一示例中，第二层25可以由关于第一层21和第三层22具有蚀刻选择性的材料形成。例如，第一层21和第三层22可以由硅氧化物或基于硅氧化物的绝缘材料形成，第二层25可以由硅氮化物或基于硅氮化物的绝缘材料形成。在另一示例中，第一层21和第三层22可以由绝缘材料形成，第二层25可以由硅形成。

在一示例中，第一层21、第二层25和第三层22可以形成为具有彼此相同的厚度。

在另一示例中，第二层25可以比第一层21和第三层22中的每个更厚。

在另一示例中，第三层22可以比第一层21更厚。

参照图2A和图21，在一些区域中，可以蚀刻第三层22以暴露第二层25。第三层22可以具有通过暴露第二层25而形成的第一侧表面22s1。

可以通过各向同性地蚀刻第二层25来暴露第一层21。

在一示例中，第二层25可以被蚀刻并从第三层22的第一侧表面22s1凹陷。因此，第二层25可以具有第一侧表面25s1，该第一侧表面25s1形成在第三层22的下表面下方，同时不与第三层22的第一侧表面22s1垂直对齐。

在第一层21上，可以形成接触第三层22的第一侧表面22s1和第二层25的第一侧表面25s1的间隔物层23。

在形成间隔物层23之后，可以蚀刻第一层21以暴露下图案层15。第一层21可以具有第一侧表面21s1。

在一示例中，间隔物层23可以由关于第二层25具有蚀刻选择性的材料形成。例如，间隔物层23可以由硅氧化物或基于硅氧化物的绝缘材料形成。

在一示例中，第一层21和第三层22可以由比间隔物层23更硬的材料形成。例如，第一层21和第三层22可以是在比间隔物层23更高的温度形成的硅氧化物。

在一示例中，第三层22可以由比第一层21的材料更硬的材料形成。

第一层21、第二层25和第三层22以及间隔物层23可以被称为初步中间图案17。因此，初步中间图案17可以具有暴露下图案层15的中间开口17o。

参照图2A、图22A和图22B，可以在初步中间图案17上形成上图案层27。

在上图案层27中，形成在中间开口17o中并接触下图案层15的部分可以被称为第一上图案部分27a。在上图案层27中，第一上图案部分27a的上表面可以形成在比上图案层27的其余部分的上表面低的水平上。

上图案层27可以由硅形成。例如，上图案层27可以由掺杂的硅层形成。例如，上图案层27可以由具有N型导电性的多晶硅层形成。

图案结构30可以通过图案化下图案层15、初步中间图案17和上图案层27形成。

在一示例中，图案结构30可以具有穿透图案结构30的一部分的开口30o。开口30o可以穿透顺序堆叠的下图案层15、初步中间图案17和上图案层27。

可以形成覆盖图案结构30的绝缘材料，并且可以平坦化该绝缘材料以形成中间绝缘层33i、间隙填充绝缘层33g和覆盖绝缘层33c。中间绝缘层33i可以形成在图案结构30的外侧表面30s上。间隙填充绝缘层33g可以形成在开口30o中。覆盖绝缘层33c可以形成在上图案层27的第一上图案部分27a上。

参照图2A、图23A和图23B，可以在图案结构30上形成初步堆叠结构36a。初步堆叠结构36a可以包括被堆叠同时在垂直方向Z上彼此间隔开的初步水平层43a和50。

形成初步堆叠结构36a可以包括形成初步下堆叠结构39a和在初步下堆叠结构39a上形成初步上堆叠结构46a。

形成初步下堆叠结构39a可以包括形成在垂直方向Z上交替且重复地堆叠的第一下层间绝缘层41a和初步下水平层43a，图案化第一下层间绝缘层41a和初步下水平层43a以形成具有阶梯结构的初步下焊盘43p，以及形成覆盖图案化的第一下层间绝缘层41a和初步下水平层43a的第二下层间绝缘层41b。第二下层间绝缘层41b可以具有基本平坦的上表面。

形成初步上堆叠结构46a可以包括形成在垂直方向Z上交替且重复地堆叠的第一上层间绝缘层48a和初步上水平层50，图案化第一上层间绝缘层48a和初步上水平层50以形成具有阶梯结构的初步上焊盘50p，以及形成覆盖图案化的第一上层间绝缘层48a和初步上水平层50的第二上层间绝缘层48b。第二上层间绝缘层48b可以具有基本平坦的上表面。

在一示例中，第一下层间绝缘层41a和第二下层间绝缘层41b以及第一上层间绝缘层48a和第二上层间绝缘层48b可以由彼此相同的材料例如硅氧化物形成。

在一示例中，初步下水平层43a和初步上水平层50可以由相同的材料形成。

在一示例中，初步下水平层43a和初步上水平层50可以由硅氮化物形成。

在另一示例中，初步下水平层43a和初步上水平层50可以由导电材料形成。例如，初步下水平层43a和初步上水平层50可以包括掺杂的硅、金属、金属氮化物和金属-半导体化合物中的至少一种。

在一示例中，在图案结构30上，在其中形成由阶梯结构形成的初步下焊盘43p和初步上焊盘50p的初步堆叠结构36a的区域可以被限定为台阶区域SA。

在一示例中，在图案结构30上，与台阶区域SA相邻的初步堆叠结构36a的区域可以被限定为缓冲区域BA和存储单元阵列区域MA。缓冲区域BA可以被限定在存储单元阵列区域MA和台阶区域SA之间。

可以形成穿透初步堆叠结构36a的一部分的绝缘图案52。绝缘图案52可以形成为线形状。绝缘图案52可以由硅氧化物形成。

可以形成多个垂直结构54，以穿透初步堆叠结构36a并接触图案结构30。

所述多个垂直结构54可以包括形成在存储单元阵列区域MA中的垂直存储结构54m和垂直虚设结构54d、形成在缓冲区域BA中的第一垂直缓冲结构54b1和第二垂直缓冲结构54b2、以及形成在台阶区域SA中的垂直支撑结构54s。

在存储单元阵列区域MA中形成的垂直结构54当中，与绝缘图案52间隔开的垂直结构可以被限定为垂直存储结构54m，与绝缘图案52接触的垂直结构可以被限定为垂直虚设结构54d。

在缓冲区域BA中形成的垂直结构54当中，穿透上图案层27的第一上图案部分27a并延伸到下图案层15中的垂直结构可以被限定为第一垂直缓冲结构54b1，依次穿透上图案层27和初步中间图案17并延伸到下图案层15中的垂直结构可以被限定为第二垂直缓冲结构54b2。

形成在台阶区域SA中的垂直结构54可以被限定为垂直支撑结构54s。

在一示例中，可以同时形成垂直存储结构54m、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2、垂直虚设结构54d和垂直支撑结构54s。

形成垂直存储结构54m、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2、垂直虚设结构54d和垂直支撑结构54s可以包括形成穿透初步堆叠结构36a并延伸到图案结构30中的孔54h，顺序地形成覆盖孔54h的内壁的数据存储结构57和沟道层58，形成在沟道层58上部分地填充各个孔54h的芯区域60，以及在各个孔54h中的芯区域60上形成焊盘图案(见图14中的焊盘图案62)。

在另一示例中，可以同时形成垂直存储结构54m、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2以及垂直虚设结构54d，并且可以在形成垂直存储结构54m、第一垂直缓冲结构54b1和第二垂直缓冲结构54b2以及垂直虚设结构54d之前或之后形成垂直支撑结构54s。当垂直支撑结构54s在不同于垂直存储结构54m的工艺中形成时，垂直支撑结构54s具有与垂直存储结构54m的截面结构不同的截面结构。

参照图2A、图24A、图24B、图24C和图24D，可以形成覆盖初步堆叠结构36a和所述多个垂直结构54的第一上绝缘层66。

可以形成穿透第一上绝缘层66和初步堆叠结构36a并延伸到图案结构30中的多个沟槽69。

形成所述多个沟槽69可以包括形成穿透第一上绝缘层66和初步堆叠结构36a并穿透上图案层27的至少一部分的初步沟槽，在初步沟槽的侧壁上形成牺牲间隔物72，以及蚀刻初步沟槽的下部分以暴露初步中间图案17的至少第二层25。

取决于所述多个沟槽69的位置，底表面的深度可以改变。例如，在所述多个沟槽69当中，与初步中间图案17重叠的第一沟槽部分69a可以具有等于或高于下图案层15的上表面的底表面。另外，与上图案层27的第一上图案部分27a重叠而不与初步中间图案17重叠的第二沟槽部分69b可以穿透上图案层27延伸到下图案层15中，并且可以具有与下图案层15的上表面相同的底表面，或者可以具有比下图案层15的上表面低的底表面。

在第二沟槽部分69b当中，相对靠近存储单元阵列区域MA的沟槽部分的底表面可以位于比远离存储单元阵列区域MA的沟槽部分的底表面高的水平上。

参照图2A和图25，可以通过去除由与初步中间图案17重叠的第一沟槽部分69a暴露的初步中间图案17来形成开口75。在形成开口75的同时，可以通过蚀刻垂直存储结构54m、垂直虚设结构54d以及第二垂直缓冲结构54b2的数据存储结构57来暴露沟道层58。

当第二层25由硅氮化物形成时，通过使用包含磷酸的蚀刻溶液蚀刻第二层25以暴露第二垂直缓冲结构54b2和垂直存储结构54m的数据存储结构57、蚀刻第二垂直缓冲结构54b2和垂直存储结构54m的暴露的数据存储结构57以暴露垂直存储结构54m和第二垂直缓冲结构54b2的沟道层58、并且与其同时地蚀刻和去除第一层21和第三层22以及间隔物层23，可以使用蚀刻工艺来执行由第一沟槽部分69a暴露的初步中间图案17的去除。

在通过蚀刻工艺去除由第一沟槽部分69a暴露的初步中间图案17时，牺牲间隔物72可以防止初步堆叠结构36a由于蚀刻工艺而被损坏。

在一示例实施方式中，在初步中间图案17当中，未被第一沟槽部分69a暴露的初步中间图案可以被限定为中间结构17a。在初步中间图案17中，第一层21可以被称为下层，第二层25可以被称为第二中间层，第三层22可以被称为上层。

中间结构17a可以包括下层21、第二中间层25、上层22和间隔物层23。在中间结构17a中，下层21、上层22和间隔物层23可以构成第一中间层20。

参照图2A和图26，可以在开口75中形成中间图案层17b。中间图案层17b可以由掺杂的硅形成，例如具有N型导电性的多晶硅。

可以去除牺牲间隔物72。

参照图2A和图27，可以通过去除由所述多个沟槽69暴露的初步下水平层43a和初步上水平层50来形成开口78。开口75可以暴露垂直结构54的侧表面。

参照图2A和图28，可以在开口75中形成水平层44g和51g。在水平层44g和51g当中，形成于在其中已经去除了初步下水平层43a的开口中的水平层可以被称为下水平层44g，并且形成于在其中已经去除了初步上水平层50的开口中的水平层可以被称为上水平层51g。下水平层44g可以具有对应于初步下焊盘43p的下焊盘44p，上水平层51g可以具有对应于初步上焊盘50p的上焊盘51p。

初步下堆叠结构39a可以形成为包括下水平层44g的下堆叠结构39，初步上堆叠结构46a可以形成为包括上水平层51g的上堆叠结构46。因此，初步堆叠结构36a可以形成为包括下堆叠结构39和上堆叠结构46的堆叠结构36。

水平层44g和51g可以由一种或多种导电材料形成。例如，水平层44g和51g可以包括掺杂的硅、金属氮化物(例如TiN)、金属(例如W)和金属半导体化合物(例如TiSi或WSi)中的至少一种。

在一示例中，在形成水平层44g和51g之前，电介质层80可以被形成为延伸到所述多个沟槽69的侧壁，同时覆盖开口75的内壁。电介质层80可以是高k电介质。

再次参照图2A至图14，可以形成填充所述多个沟槽69的多个分离结构86。在一示例中，所述多个分离结构86可以由绝缘材料形成。例如，所述多个分离结构86可以由硅氧化物形成。可以在第一上绝缘层66上形成第二上绝缘层89。随后，可以执行形成插塞和布线的工艺。例如，可以形成如图4中那样的栅极接触插塞92g、如图12和图14中那样的位线接触插塞92b以及如图14中那样的位线BL。

根据示例实施方式，由于间隔物层23可以被形成以确保恒定的厚度，所以间隔物层23可以防止上图案层27被蚀刻第二层25的蚀刻工艺(参照图25)进行的蚀刻所蚀刻和损坏。因此，间隔物层23可以防止用于蚀刻第二层25的蚀刻溶液在蚀刻和损坏上水平层27的同时渗透到初步下水平层43a当中的最低的初步下水平层43a，并且防止蚀刻和损坏最低的初步下水平层。因此，因为可以防止最低的初步下水平层的蚀刻损坏，所以通过替换最低的初步下水平层形成的最低的下水平层44g可以可靠地形成而没有缺陷。因此，可以提高半导体器件的可靠性。

在上述实施方式中，外围电路9被描述为设置在图案结构30下方，但是本发明构思的技术精神不限于此。例如，在根据本发明构思的示例实施方式的半导体器件中，代替形成上述下部结构2，下图案层15可以形成为衬底硅层，并且外围电路9可以形成在不与堆叠结构36重叠的下图案层15上。

如上所述，根据示例实施方式，由于可以提供包括沿垂直方向堆叠的栅极层和穿透堆叠结构的垂直结构的堆叠结构，所以可以改善半导体器件的集成。

根据示例实施方式，可以提供包括下图案层、上图案层以及在下图案层和上图案层之间彼此间隔开的中间图案层和中间结构的图案结构。在垂直结构当中，垂直存储结构可以接触中间图案层，并且可以与中间结构间隔开。形成在图案结构上的堆叠结构的栅极层可以被更稳定且可靠地形成而没有缺陷。因此，可以提高半导体器件的可靠性。

虽然上面已经示出并描述了示例实施方式，但是对于本领域技术人员来说明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

本申请要求在2020年5月28日在韩国知识产权局提交的第10-2020-0064082号韩国专利申请的权益，出于所有目的，该韩国专利申请的全部公开内容通过引用结合于此。