具体实施方式

在下文中，将参照附图描述本发明构思的示例实施例。在附图中，相同的附图标记用于相同的元件，并且将省略其重复描述。如本文所使用的，术语“和/或”包括一个或更多个相关列出的项目的任何和所有组合。将理解的是，当元件被称为在另一元件“上”，“附接”到、“连接”到、“耦接”到、“接触”等等另一元件时，它可以直接在另一元件上，直接附接到、连接到、耦接到或接触另一元件，或者也可以存在中间元件。相反，当元件被称为例如“直接在”另一元件“上”，“直接附接”到、“直接连接”到、“直接耦接”到或“直接接触”另一元件时，则不存在中间元件。要注意的是，关于一个实施例描述的各方面可以被合并到不同的实施例中，尽管没有相对于不同的实施例进行具体描述。也就是说，可以以任何方式和/或组合来组合所有实施例和/或任何实施例的特征。

图1是根据本发明构思的示例实施例的半导体器件的一部分的示意性俯视图。

图2A是根据本发明构思的示例实施例的半导体器件的一部分的示意性截面图。图2A是图1的半导体器件的沿着线I-I′截取的截面图。为了便于描述，在图1和图2A中将仅示出半导体器件的主要组件。

图2B是根据本发明构思的示例实施例的半导体器件的局部放大图。图2B是图2A的部分A的放大图。

图3A和图3B是根据本发明构思的示例实施例的半导体器件的一部分的示意性俯视图。图3A是图2A的半导体器件的沿着线II-II′截取的俯视图，并且图3B是图2A的半导体器件的沿着线III-III′截取的俯视图。例如，图3A是在与半导体衬底的上表面平行的方向上切开第一导电层130a的上表面的俯视图，并且图3B是在平行于半导体衬底的上表面的方向上切开第二导电层130b的中心的俯视图。

参照图1至图3B，半导体器件100可以包括：衬底101；沟道结构CH，在垂直于衬底101的上表面的方向上延伸，并且在其中设置有沟道层140；多个层间绝缘层120，沿着沟道结构CH的外侧壁堆叠；多个栅电极130，与层间绝缘层120交替堆叠，并且包括第一导电层130a和第二导电层130b；以及分隔区域SR，在Z方向上延伸穿过层间绝缘层120的堆叠结构GS以及栅电极130，并且在Y方向上延伸。另外，半导体器件100还可以包括布置在衬底101与层间绝缘层120之间的第一导电图案104和第二导电图案105。分隔区域SR可以包括分隔绝缘层185，并且分隔绝缘层185可以包括绝缘材料，例如氧化硅。在示例实施例中，可以省略第一导电图案104和第二导电图案105。在这些实施例中，沟道结构CH可以包括设置在沟道层140下方(即，沟道层140与衬底101之间)的外延层，并且分隔区域SR可以包括导电材料和被构造为使导电材料与堆叠结构GS电绝缘的绝缘材料。

在半导体器件100中，存储单元串可以形成在沟道层140周围，并且多个存储单元串可以在X方向和Y方向上分别以列和行布置。

衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括诸如IV族半导体、III-V族化合物半导体和/或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括硅、锗和/或硅锗。衬底101可以被提供为块状晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。

栅电极130可以被设置为沿着每个沟道结构CH的侧表面在垂直于衬底101的上表面的方向上彼此间隔开。每个栅电极130可以包括构成接地选择晶体管的栅电极的接地选择电极、构成多个存储单元的栅电极的单元电极以及构成串选择晶体管的栅电极的串选择电极。在示例实施例中，栅电极130还可以包括位于栅电极130的上部和/或下部中并形成擦除晶体管的栅电极的擦除电极。在这种情况下，在多个下部栅电极当中，位于用于擦除操作的擦除晶体管的栅电极上的栅电极可以是接地选择晶体管的接地选择电极，并且多个中间栅电极的至少一部分中间栅电极可以是构成存储单元的垂直NAND闪存元件的字线。在多个上部栅电极当中，位于擦除晶体管的栅电极下方(即，更靠近衬底101)的一个或多个栅电极可以是一个或多个串选择电极。

栅电极130可以延伸以形成接地选择线、字线和串选择线，并且字线可以在预定单元的相邻存储单元串中公共连接，并且可以在X方向和Y方向上布置。构成串选择线的串选择电极可以通过上绝缘层103在X方向上以预定间隔彼此分隔开。由上绝缘层103分隔开的串选择电极的数目不限于在本文中所示出的那些。

根据本发明构思的不同实施例，串选择电极和接地选择电极可以分别是一个或两个或更多个，并且可以具有与单元电极相同或不同的结构。与串选择电极或接地选择电极相邻的部分栅电极130(例如，栅电极130)可以是虚设栅电极。

设置为单层的栅电极130可以包括第一导电层130a和设置在第一导电层130a上的第二导电层130b，并且可以布置在至少部分地被在垂直方向上彼此相邻的层间绝缘层120和沟道结构CH包围或界定的内表面上。第一导电层130a和第二导电层130b均可以与分隔区域SR物理接触。

第一导电层130a和第二导电层130b可以顺序地堆叠在层间绝缘层120上。第一导电层130a可以位于第二导电层130b上，并且至少部分地覆盖第二导电层130b的上表面、下表面和一个侧表面，第二导电层130b的另一侧表面可以与分隔区域SR物理接触。第一导电层130a可以被设置为具有朝着沟道结构CH凹入的横向凹入区域LR。

第二导电层130b可以被设置为位于彼此相邻的层间绝缘层120之间的第一导电层130a的内表面上的凹入区域LR中，并且部分地填充该凹入区域LR。第二导电层130b可以分别沿着第一导电层130a的表面在图2B中的虚线所示的界面M的下方和上方沉积并形成，并且图2B的虚线上方和下方的层可以在界面M处彼此结合而没有留有空的空间或空隙。当第二导电层130b的材料是晶体时，可以确认在界面M的下方和上方形成的以及与沿着界面M形成晶界的边界的结构相邻的第二导电层130b。根据一些实施例，界面M可能无法识别，或者可以在没有界面M的情况下形成第二导电层130b。在实施例中，第二导电层130b可以设置在沿垂直方向彼此相邻的层间绝缘层120之间的中央部分中。

如图3A和图3B所示，第一导电层130a和第二导电层130b可以被构造为具有与分隔区域SR物理接触的外表面，并且在沟道结构CH周围包围或界定沟道结构CH。第一导电层130a可以被设置为在沟道结构CH周围包围或界定第一阻挡层134。第二导电层130b可以被设置为在沟道结构CH周围包围或界定第一导电层130a。

第二导电层130b可以具有第一厚度VT1，第一厚度VT1可以是在Z方向上的平均厚度。根据第一导电层130a的形状，第二导电层130b可以在远离分隔区域SR的区域中具有第二厚度VT2，并且在与分隔区域SR相邻的区域中具有第三厚度VT3。第二厚度VT2和第三厚度VT3可以基本上相同。例如，第二导电层130b可以在其沿X方向的整个长度上具有基本上均匀的厚度。另外，第一导电层130a可以在层间绝缘层120与第二导电层130b之间具有基本上均匀的厚度，但是不限于此，并且根据一些实施例，在Z方向上的厚度(VT1)可以具有随着靠近分隔区域SR而增加的形状。

第一导电层130a和第二导电层130b可以包括相同或不同的材料。第一导电层130a可以包括具有相对低的电阻的金属材料，例如，钨(W)、钼(Mo)、铜(Cu)等中的一种或更多种。例如，第一导电层130a可以具有第一电阻，并且第二导电层130b可以具有大于第一电阻的第二电阻。第二导电层130b可以包括可以至少部分地填充彼此相邻的层间绝缘层120之间的第一导电层130a的内表面上的空间的金属或金属氮化物。例如，第二导电层130b可以包括钛(Ti)、氮化钛、钽(Ta)、氮化钽、氮化钨等中的一种或更多种。在示例实施例中，第二导电层130b可以包括氮(N)。

当第一导电层130a的内表面上的空间包括在垂直方向上彼此相邻的层间绝缘层120之间的第二导电层130b时，在第一导电层130a中不会形成狭缝。因此，因为可以防止或减小第一导电层130a在下面将参照图8G描述的蚀刻工艺期间被蚀刻气体或沉积气体蚀刻的可能性，所以层间绝缘层120和栅电极130可以具有稳定的结构，并且可以减少或防止半导体器件的电性质的劣化。

第二导电层130b在Z方向上的第一厚度VT1可以在相邻的层间绝缘层120之间的间隔VT0的大约1％至大约30％的范围内。在实施例中，第一厚度VT1可以在相邻的层间绝缘层120之间的间隔VT0的大约10％至大约20％的范围内。例如，第一厚度VT1可以在大约0.5nm至大约8nm的范围内。在实施例中，第一厚度VT1可以在大约1nm至大约5nm的范围内。当第二导电层130b的第一厚度VT1小于上述范围内的值时，可能难以完全填充第一导电层130a的内表面上的空间。当第二导电层130b的第一厚度VT1大于上述范围内的值时，随着第一导电层130a的厚度减小，栅电极的电阻可能相对增加，这可能导致半导体器件的电性质劣化。

在示例实施例中，栅电极130还可以包括阻挡金属层132和第一阻挡层134。第一阻挡层134和阻挡金属层132可以介于层间绝缘层120与第一导电层130a之间以及沟道结构CH的侧壁与第一导电层130a之间。另外，阻挡金属层132可以通过阻挡金属层132的侧表面与分隔区域SR物理接触。阻挡金属层132可以包括例如钛(Ti)、氮化钛、钽(Ta)或氮化钽中的一种或更多种。

第一阻挡层134可以沿着层间绝缘层120延伸，并且可以设置在层间绝缘层120与阻挡金属层132之间。第一阻挡层134可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、高k材料或它们的组合。在一些实施例中，高k材料是指具有比氧化硅(SiO₂)的介电常数高的介电常数的介电材料。高k材料可以包括例如氧化铝(Al₂O₃)、氧化钽(Ta₂O₃)、氧化钛(TiO₂)、氧化钇(Y₂O₃)、氧化锆(ZrO₂)、氧化锆硅(ZrSi_xO_y)、氧化铪(HfO₂)、氧化铪硅(HfSi_xO_y)、氧化镧(La₂O₃)、氧化镧铝(LaAl_xO_y)、氧化镧铪(LaHf_xO_y)、氧化铪铝(HfAl_xO_y)、氧化镨(Pr₂O₃)或它们的组合。根据一些实施例，可以省略第一阻挡层134。

层间绝缘层120可以设置在栅电极130之间。像栅电极130一样，层间绝缘层120可以在垂直于衬底101的上表面的方向上彼此间隔开，并且可以设置为在X方向上延伸。层间绝缘层120可以包括诸如氧化硅和/或氮化硅的绝缘材料。层间绝缘层120的侧表面可以具有从栅电极130的侧表面朝向分隔区域SR突出的结构。在示例实施例中，层间绝缘层120的侧表面可以与栅电极130的侧表面共面。

沟道结构CH可以布置为在衬底101上以行和列彼此间隔开。沟道结构CH可以以网格形式设置，或者可以在一个方向上以Z字形设置。沟道结构CH可以具有垂直于衬底101的上表面的侧表面，或者可以具有倾斜的侧表面，该倾斜的侧表面基于长宽比随着与衬底101的接近程度的增加而变窄。

在沟道结构CH中，沟道层140可以以围绕或界定其中的沟道绝缘层150的环形形状形成。根据实施例，沟道层140可以具有柱形状，例如圆柱或棱柱，而没有沟道绝缘层150。沟道层140可以在沟道层140的下部直接连接到衬底101。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料或包括p型或n型杂质的材料。通过布置连接到沟道焊盘155的上布线结构，可以将在X方向上沿直线设置的沟道结构CH分别连接到不同的位线。另外，一部分沟道结构CH可以是可以不连接到位线的虚设沟道。

如图2B所示，每个沟道结构CH可以包括顺序地形成在沟道层140上的隧穿层142、电荷存储层143和第二阻挡层144。隧穿层142、电荷存储层143和第二阻挡层144的相对厚度不限于附图中所示的那些，并且可以在各个实施例中变化。

隧穿层142可以使用F-N隧穿方法使电荷隧穿到电荷存储层143。隧穿层142可以包括例如氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)或它们的组合。电荷存储层143可以是电荷陷阱层，并且可以由氮化硅制成。第二阻挡层144可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、高k材料或它们的组合。

在沟道结构CH中，隧穿层142、电荷存储层143和第二阻挡层144可以被布置成延伸到衬底101中。隧穿层142、电荷存储层143和第二阻挡层144可以分别从沟道结构CH的下端被部分地去除，并且在去除了隧穿层142、电荷存储层143和第二阻挡层144的区域中，沟道层140可以连接到第一导电图案104。

沟道焊盘155可以设置为位于沟道绝缘层150的上表面上，并且至少部分地覆盖沟道绝缘层150的上表面并且电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。

第一导电图案104和第二导电图案105可以堆叠并布置在衬底101的上表面上。第一导电图案104和第二导电图案105的至少一部分可以用作半导体器件100的公共源极线。第一导电图案104可以在沟道结构CH周围直接连接到沟道层140。第一导电图案104和第二导电图案105可以包括半导体材料，例如多晶硅。在这样的实施例中，第一导电图案104可以至少是掺杂层，并且第二导电图案105可以是掺杂层或包括从第一导电图案104扩散的杂质的层。

单元区域绝缘层190可以设置在栅电极130的堆叠结构GS上，并且可以包括诸如氧化硅、氮化硅等的绝缘材料。

图4A至图4E是根据本发明构思的示例实施例的半导体器件的局部放大图。图4A至图4E是半导体器件的与图2A的部分A相对应的部分的放大图。

参照图4A，在半导体器件100a中，根据第一导电层130a的形状，第二导电层130b可以在更远离分隔区域SR的区域中具有第二厚度VT2，并且在与分隔区域SR相邻的区域中具有第三厚度VT3，并且第二厚度VT2和第三厚度VT3可以是不一致的。第二导电层130b的厚度可以随着与分隔区域SR的接近程度的增加而增加。厚度的增加可以不是恒定的。根据一些实施例，第二导电层130b可以具有随着与分隔区域SR的接近程度的增加而厚度逐渐增加的形状。即使在这些实施例中，第一导电层130a和第二导电层130b仍可以各自与分隔区域SR物理接触。

参照图4B，在半导体器件100b中，由于第一导电层130a和第二导电层130b可以根据蚀刻条件而在蚀刻选择性上具有差异，所以与第一导电层130a相比，第二导电层130b可以具有进一步朝向分隔区域SR突出的形状。在这样的实施例中，在Z方向上的中央区域的第二导电层130b可以在X方向上具有相对长的突出长度，但是本发明构思的实施例不限于此。

参照图4C，在半导体器件100c中，与第一导电层130a相比，阻挡金属层132可以与第二导电层130b一起进一步朝向分隔区域SR突出。在这样的实施例中，阻挡金属层132可以包括在特定蚀刻条件下具有与第二导电层130b相同的蚀刻率或与第二导电层130b相似的蚀刻率的材料。阻挡金属层132可以包括例如钛(Ti)、氮化钛、钽(Ta)或氮化钽中的一种或更多种。

参照图4D，在半导体器件100d中，每个栅电极130可以包括：中央部分CR，设置在沿垂直方向彼此相邻的层间绝缘层120之间的中心附近；以及边缘部分ER，与中央部分CR相比，该边缘部分ER更靠近层间绝缘层120。中央部分CR在X方向上的长度可以比边缘部分ER在X方向上的长度长。第二导电层130b可以设置在每个栅电极130的中央部分CR中，并且第一导电层130a可以设置在每个栅电极130的边缘部分ER中。每个栅电极130的物理接触分隔区域SR的一个表面可以在直线或曲线上，并且在曲线的示例中，曲率可以是不恒定的。

参照图4E，与半导体器件100不同，可以从半导体器件100e中省略阻挡金属层132。因此，在下面参照图8E描述的沉积工艺中，可以省略沉积阻挡金属层132的操作。

图5是根据本发明构思的示例实施例的半导体器件的示意性截面图。

参照图5，与图2A的半导体器件100不同，在半导体器件100f中，沟道结构CH可以不包括第一导电图案104和第二导电图案105，并且还可以包括设置在沟道层140下方的外延层107。另外，除了设置在分隔区域SR中的分隔绝缘层185之外，还可以包括源极导电层180。

沟道层140可以在沟道结构CH的下部中连接到外延层107。外延层107可以设置在衬底101上和沟道结构CH的下端上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在衬底101的凹陷区域中。外延层107的上表面可以高于最下面的栅电极130的上表面，并且可以低于设置在最下面的栅电极130上方的栅电极130的下表面，如图5的截面图所示，但是实施例不限于在此示出的那些。

源极导电层180可以通过分隔绝缘层185与栅电极130电绝缘。因此，栅电极130的堆叠结构GS可以在X方向上彼此分开，同时源极导电层180介于它们之间。源极导电层180可以以沿Y方向延伸的线形设置，并且可以对应于半导体器件100f的公共源极线。例如，源极导电层180可以在X方向上对于每4列至8列沟道层140逐个地布置，但是实施例不限于此。分隔绝缘层185可以被设置为部分地延伸到层间绝缘层120上并且穿过层间绝缘层120突出以与栅电极130的侧表面物理接触。源极导电层180可以包括导电材料，例如多晶硅、金属等，并且分隔绝缘层185可以包括绝缘材料，例如氧化硅、氮化硅等。

可以在图2A和图4A至图4E的实施例中使用公共源极线的形状。

图6是根据本发明构思的示例实施例的半导体器件的示意性截面图。

参照图6，半导体器件100g可以包括其中栅电极130的堆叠结构垂直堆叠的下堆叠结构GS1和上堆叠结构GS2，并且可以包括下沟道结构CH1和上沟道结构CH2。当堆叠的栅电极130的数目相对大时，可以引入沟道结构CH的这种结构以稳定地形成沟道结构CH。

沟道结构CH可以具有下堆叠结构GSl的下沟道结构CH1和上堆叠结构GS2的上沟道结构CH2连接的形式，并且可以由于要被连接的区域的宽度的差异而具有弯曲部分。沟道层140和沟道绝缘层150可以在下沟道结构CH1与上沟道结构CH2之间彼此连接。沟道焊盘155可以仅设置在上沟道结构CH2上。在示例实施例中，下沟道结构CH1和上沟道结构CH2可以分别包括沟道焊盘155，并且在这样的实施例中，下沟道结构CH1的沟道焊盘155可以连接到上沟道结构CH2的沟道层140。如在图2A的实施例中，半导体器件100g可以包括第一导电图案104和第二导电图案105，但是实施例不限于此。例如，在半导体器件100g中，如在图5的实施例中那样，沟道结构CH还可以包括设置在沟道结构CH的下端上的外延层107，而不是第一导电图案104和第二导电图案105。具有相对厚的厚度的上层间绝缘层125可以设置在下堆叠结构GS1的最上部上。在不同的实施例中，层间绝缘层120的形状和上层间绝缘层125的形状可以不同地改变。对于其他构造，参照图1至图3B，以上提供的描述可以同等地适用。

图7是根据本发明构思的示例实施例的半导体器件的示意性截面图。

参照图7，半导体器件100h可以包括在垂直方向上堆叠的存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI上方(即，在Z方向上)。例如，与衬底101上不设置外围电路区域PERI的图2A的实施例不同，在图7的半导体器件100h中，存储单元区域CELL和外围电路区域PERI可以在垂直方向(即，Z方向)上堆叠。在一些示例实施例中，单元区域CELL也可以设置在外围电路区域PERI下方。

外围电路区域PERI可以包括基体衬底201以及布置在基体衬底201上的电路元件220、电路接触插塞270和电路布线线路280。

基体衬底201可以具有在X方向和Y方向上延伸的上表面。在基体衬底201中，可以形成分开的元件分隔层以限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。基体衬底201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体中的一种或更多种。

电路元件220可以包括水平晶体管。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧设置在基体衬底201中。

外围区域绝缘层290可以设置在基体衬底201上的电路元件220上。电路接触插塞270可以延伸穿过外围区域绝缘层290，并且可以连接到源极/漏极区205。电路接触插塞270可以将电信号施加到电路元件220。在未示出的区域中，电路接触插塞270可以连接到电路栅电极225。电路布线线路280可以连接到电路接触插塞270，并且可以被提供为多个层。

在半导体器件100h中，在首先制造外围电路区域PERI之后，可以在其上形成存储单元区域CELL的衬底101，以制备存储单元区域CELL。衬底101可以具有与基体衬底201相同的尺寸，或者可以形成为小于基体衬底201。存储单元区域CELL和外围电路区域PERI可以在未示出的区域中彼此连接。例如，栅电极130在Y方向上的一端可以电连接到电路元件220。以这种方式，可以将存储单元区域CELL和外围电路区域PERI垂直堆叠的实施例应用于图2A和图4A至图6的实施例。对于其他构造，参照图1至图3B，上述描述可以等同地应用于在本文中示出的实施例。

图8A至图8G是示出根据本发明构思的示例实施例的制造半导体器件的方法的示意性截面图。图8A至图8G示出了对应于图2A的截面图。

参照图8A，可以在衬底101上形成第一源牺牲层111和第二源牺牲层112以及第二导电图案105，并且可以交替地堆叠水平牺牲层110和层间绝缘层120以形成堆叠结构。

首先，第一源牺牲层111和第二源牺牲层112可以包括不同的材料，并且可以堆叠在衬底101上，以将第一源牺牲层111布置在第二源牺牲层112的上方和下方。第一源牺牲层111和第二源牺牲层112可以是将通过后续工艺被替换为图2A的第一导电图案104的层。例如，第一源牺牲层111可以由与层间绝缘层120相同的材料制成，并且第二源牺牲层112可以由与水平牺牲层110相同的材料制成。第二导电图案105可以沉积在第一源牺牲层111和第二源牺牲层112上。

接下来，可以在第二导电图案105上交替地堆叠水平牺牲层110和层间绝缘层120以形成堆叠结构。

水平牺牲层110可以是将通过后续工艺被替换为栅电极130的层。水平牺牲层110可以由与层间绝缘层120的材料不同的材料形成。例如，层间绝缘层120可以由氧化硅和/或氮化硅中的至少一种形成，并且水平牺牲层110可以选自硅、氧化硅、碳化硅和氮化硅，但是可以由与层间绝缘层120的材料不同的材料形成。在一些实施例中，层间绝缘层120可以不都具有相同的厚度。例如，最下面的层间绝缘层120可以形成为相对薄，而最上面的层间绝缘层120可以形成为相对厚。层间绝缘层120的厚度和水平牺牲层110的厚度以及构成它们的层数可以不同地改变成不同于根据本发明构思的各个实施例示出的厚度和层数。单元区域绝缘层190可以形成在水平牺牲层110和层间绝缘层120的顶部上。

参照图8B，可以形成上绝缘层103，并且可以形成延伸穿过堆叠结构的沟道结构CH。

首先，可以通过使用单独的掩模层从堆叠结构的最上部开始去除预定数目的水平牺牲层110和层间绝缘层120来形成上绝缘层103。可以通过在去除了水平牺牲层110和层间绝缘层120的区域中沉积绝缘材料来形成上绝缘层103。上绝缘层103可以由相对于水平牺牲层110具有蚀刻选择性的材料与层间绝缘层120一起制成，并且例如可以由与层间绝缘层120相同的材料制成。

接下来，可以形成沟道孔以形成沟道结构CH。可以通过各向异性地蚀刻堆叠结构来形成沟道孔，并且沟道孔可以形成为具有孔形状。由于堆叠结构的高度，沟道孔的侧壁可能不垂直于衬底101的上表面。沟道孔可以形成为凹进衬底101的一部分。

接下来，可以在每个沟道孔中形成沟道层140、沟道绝缘层150和沟道焊盘155，并且可以形成如图2B所示的隧穿层142、电荷存储层143和第二阻挡层144，以制备沟道结构CH。沟道层140、隧穿层142、电荷存储层143和第二阻挡层144可以设置在沟道结构CH下方以延伸到衬底101中。

沟道层140、隧穿层142、电荷存储层143和第二阻挡层144可以通过使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成以具有大致均匀的厚度。沟道绝缘层150可以形成为填充被沟道层140包围的空间，并且可以由绝缘材料形成。沟道焊盘155可以由导电材料(例如，多晶硅)制成。

参照图8C，可以以预定间隔分隔堆叠结构以形成延伸穿过堆叠结构的开口OP，可以通过开口OP去除第一源牺牲层111和第二源牺牲层112，并且可以形成第一导电图案104。

在一些实施例中，在形成开口OP之前，可以在最上面的间绝缘层120和沟道焊盘155上另外形成绝缘层，以防止沟道焊盘155和沟道焊盘155下方的沟道层140等破裂。

可以通过使用光刻工艺形成掩模层并且各向异性地蚀刻水平牺牲层110和层间绝缘层120的堆叠结构来制备开口OP。开口OP可以以在Y方向上延伸的沟槽形状形成，并且可以在其中设置有图2B的分隔绝缘层185的区域中形成。

在示例实施例中，在去除第一源牺牲层111和第二源牺牲层112之前，可以在开口OP的侧壁上形成间隔物层以保护水平牺牲层110。在通过开口OP首先去除第二源牺牲层112之后，可以去除第一源牺牲层111。可以通过例如湿蚀刻工艺来去除第一源牺牲层111和第二源牺牲层112。在第一源牺牲层111的去除工艺期间，可以一起去除图2B的隧穿层142、电荷存储层143和第二阻挡层144的在去除了第二源牺牲层112的区域中暴露的部分。在通过在去除了第一源牺牲层111和第二源牺牲层112的区域中沉积导电材料来形成第一导电图案104之后，可以去除间隔物层。第一导电图案104可以在去除了隧穿层142、电荷存储层143和第二阻挡层144的区域中与沟道层140直接物理接触。

参照图8D，可以去除通过开口OP暴露的水平牺牲层110以形成横向开口LT。

可以使用例如湿蚀刻工艺从层间绝缘层120选择性地去除水平牺牲层110。因此，可以在层间绝缘层120之间形成多个横向开口LT，并且沟道结构CH的侧壁的一部分可以通过横向开口LT暴露。

参照图8E，可以在横向开口LT中形成栅电极130的第一导电层130a。

在形成第一导电层130a之前，如图2B所示，可以在横向开口LT中形成阻挡金属层132和第一阻挡层134，但是本发明构思的实施例不限于此。

可以通过例如CVD工艺或ALD工艺形成第一导电层130a。第一导电层130a可以形成为沿着在垂直方向上彼此相邻的层间绝缘层120的侧壁和沟道结构CH的侧壁具有基本上均匀的厚度，但是本发明构思的实施例不限于此。第一导电层130a可以形成为具有不完全填充横向开口LT的厚度。因此，第一导电层130a可以具有形成为朝向沟道结构CH凹入的横向凹陷区域LR。

参照图8F，可以在第一导电层130a上形成第二导电层130b以制备栅电极130。

如图8F所示，在沉积第一导电层130a之后，可以在第一导电层130a上顺序地堆叠第二导电层130b，而无需单独的蚀刻工艺。在沉积第一导电层130a之后，由于可以在无需单独的蚀刻工艺的情况下堆叠第二导电层130b，所以可以在图8E的横向开口LT中减少或防止由随后的蚀刻工艺引起的蚀刻气体的侵入。可以通过例如CVD工艺或ALD工艺形成第二导电层130b。第二导电层130b可以包括可以至少部分地填充彼此相邻的层间绝缘层120之间的横向开口LT的金属或金属氮化物。例如，第二导电层130b可以包括钛(Ti)、氮化钛、钽(Ta)、氮化钽、氮化钨等中的一种或更多种。

一起参照图8G和图2A，可以去除形成在层间绝缘层120的侧壁和衬底101上的构成开口OP中的栅电极130的材料。接下来，可以在开口OP中形成分隔绝缘层185。

可以通过蚀刻工艺去除顺序地堆叠在开口OP中的第一导电层130a和第二导电层130b，从而使栅电极130仅保留在横向开口LT中。蚀刻工艺可以是例如湿蚀刻工艺。因此，可以限定栅电极130的侧表面。对于在垂直方向上彼此相邻的栅电极130之间的电短路，与层间绝缘层120的侧表面相比，栅电极130的侧表面还可以朝向沟道结构CH向内凹陷。

可以通过蚀刻工艺整体地去除形成在开口OP中的第一导电层130a和第二导电层130b，以使栅电极130的侧表面(例如，第一导电层130a的侧表面和第二导电层130b的侧表面)暴露到开口OP。在该操作中，因为也可以去除形成在开口OP中的阻挡金属层132，所以阻挡金属层132可以具有与第一导电层130a的侧表面和第二导电层130b的侧表面形成在相同位置或类似位置的侧表面。阻挡金属层132的侧表面可以暴露于开口OP。

当通过用第二导电层130b填充第一导电层130a的内表面上的空间来填充图8E的横向开口LT时，因为可以减少或防止在此操作期间在蚀刻工艺中由蚀刻气体对第一导电层130a造成的不必要的蚀刻或者减少或防止剩余的沉积气体，所以层间绝缘层120和栅电极130可以具有通常稳定的结构，并且可以减少或防止半导体器件的电性质的劣化。

在去除了在开口OP中形成栅电极130的材料使得栅电极130仅保留在横向开口LT中之后，栅电极130可以具有图2B和图4A至图4E所示的形状。在实施例中，如图2B中所示，暴露于开口OP的第一导电层130a和第二导电层130b的侧表面可以是平坦的表面。在另一实施例中，如图4B至图4E所示，关于第一导电层130a和第二导电层130b，与第二导电层130b相比，第一导电层130a可以在蚀刻工艺中被进一步去除，并且与暴露于开口OP的第一导电层130a相比，暴露于开口OP的第二导电层130b的侧表面可以进一步突出。

接下来，可以在开口OP中形成分隔绝缘层185。在实施例中，如图5所示，分隔绝缘层185可以在开口OP中以间隔物的形式形成。例如，在沉积绝缘材料之后，可以从开口OP的下部去除形成在衬底101上的绝缘材料，以形成分隔绝缘层185。

根据本发明构思的一方面，可以通过形成包括顺序堆叠的第一导电层和第二导电层的栅电极来提供具有改善的可靠性的半导体器件。

本发明构思的各种优点和效果不限于上述那些，并且在描述本发明构思的特定实施例的过程中能够更容易地理解。

尽管以上已经示出和描述了示例实施例，但是对于本领域技术人员而言显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变型。