阅读说明：本技术 存储器装置和制造存储器装置的方法 (Memory device and method of manufacturing the same ) 是由 郑元皙 李俊熙 金建秀 李淳永 于 2015-05-26 设计创作，主要内容包括：提供了存储器装置和制造存储器装置的方法,所述存储器装置包括：多个栅电极层,堆叠在基底的上表面上；多个通道,在垂直于基底的上表面的方向上延伸穿过所述多个栅电极层；多个电路元件,设置在所述多个栅电极层的外围区域中；以及层间绝缘层,包括仅设置在外围区域中并覆盖所述多个电路元件的第一层间绝缘层以及覆盖第一层间绝缘层和所述多个栅电极层的至少一部分的第二层间绝缘层。(Provided are a memory device and a method of manufacturing the memory device, the memory device including: a plurality of gate electrode layers stacked on an upper surface of the substrate; a plurality of channels extending through the plurality of gate electrode layers in a direction perpendicular to the upper surface of the substrate; a plurality of circuit elements provided in peripheral regions of the plurality of gate electrode layers; and an interlayer insulating layer including a first interlayer insulating layer provided only in the peripheral region and covering the plurality of circuit elements, and a second interlayer insulating layer covering the first interlayer insulating layer and at least a part of the plurality of gate electrode layers.)

存储器装置和制造存储器装置的方法

本申请是向中国国家知识产权局提交的申请日为2015年5月26日的标 题为“制造存储器装置的方法以及制造电子装置的方法”的第201510276296.4 号申请的分案申请。

技术领域

本公开涉及一种存储器装置。

背景技术

电子产品正在不断地变小，同时它们趋向于具有更高程度的容量，以处 理更大量的数据。因此，对于一种用于改善半导体存储器装置的集成度的方 法，正在提出用具有竖直的晶体管结构的存储器装置来代替目前的平面晶体 管结构。

发明内容

本公开的一方面可以提供一种存储器装置，在所述存储器装置中能够以 简单的工艺形成层间绝缘层并且能够获得高水平的集成度。

发明构思的技术目标不限于在下文中提供的公开内容；基于下面的描述 对于本领域普通技术人员而言其他目标也可以变得明显。

根据某些实施例，一种存储器装置包括：多个栅电极层，堆叠在基底的 上表面上；多个通道，在垂直于基底的上表面的方向上延伸穿过所述多个栅 电极层；多个电路元件，设置在所述多个栅电极层的***区域中；以及层间 绝缘层，包括仅设置在***区域中并覆盖所述多个电路元件的第一层间绝缘 层以及覆盖第一层间绝缘层和所述多个栅电极层的至少一部分的第二层间绝 缘层。

根据某些实施例，一种制造存储器装置的方法包括：设置基底；在单元 区域中形成沿垂直于基底的上表面的方向延伸的通道、交替地堆叠在基底上 以邻近于通道的多个栅电极层和多个绝缘层；在设置在单元区域的***的外 围电路区域处的基底上形成多个电路元件；以及在单元区域和***电路区域 中的基底上形成层间绝缘层，层间绝缘层包括覆盖所述多个电路元件和所述 多个栅电极层的至少一部分的第一(底)层间绝缘层以及设置在第一层间绝 缘层上的第二(顶)层间绝缘层。

在一个实施例中，将第一层间绝缘层设置为邻近于位于所述多个栅电极 层中的最上面的栅电极层上的通道。

在一个实施例中，第一层间绝缘层形成为从***电路区域处的所述多个 电路元件中的至少一个电路元件连续地延伸到单元区域，以在至少一个栅电 极层的顶表面的上方延伸。

在一个实施例中，第一层间绝缘层形成为从最上面的栅电极层上的通道 连续地延伸到在***电路区域处的所述多个电路元件中的至少一个。

在一个实施例中，第一层间绝缘层包括高密度等离子体(HDP)氧化物 层，第二层间绝缘层包括原硅酸四乙酯(TEOS)氧化物层。

在一个实施例中，单元区域包括通过所述多个栅电极层沿单一的方形延 伸不同的长度设置的焊盘区域。

在一个实施例中，在***电路区域处，第一层间绝缘层的厚度与第二层 间绝缘层的厚度之比在1:10至1:20之间。

在一个实施例中，形成多个电路元件的步骤包括形成多个水平晶体管， 第一层间绝缘层填充所述多个水平晶体管的晶体管之间的空间。

在一个实施例中，所述方法还包括在形成堆叠在基底上的所述多个栅电 极绝缘层和绝缘层之后形成第一层间绝缘层。

在一个实施例中，第一层间绝缘层具有比第二层间绝缘层的间隙填充性 质好的间隙填充性质，第二层间绝缘层具有比第一层间绝缘层的沉积速度高 的沉积速度。

根据某些实施例，一种制造存储器装置的方法包括：设置基底；在单元 区域中形成沿垂直于基底的上表面的方向延伸的通道、交替地堆叠在基底上 以邻近于通道的多个栅电极层和多个绝缘层，通道包括至少第一通道；形成 设置在***电路区域处的基底上的多个电路元件，所述多个电路元件与栅电 极层分隔开；形成从所述多个电路元件的至少第一电路元件连续地延伸到单 元区域以覆盖所述多个栅电极层的至少第一栅电极层的顶表面的第一层间绝 缘层；以及形成覆盖所述多个栅电极层和第一层间绝缘层的第二层间绝缘层， 使得第一层间绝缘层在基底和第二层间绝缘层之间。

在一个实施例中，第一层间绝缘层设置为邻近于位于所述多个栅电极层 中的最上面的栅电极层上的第一通道。

在一个实施例中，所述方法还包括在形成堆叠在基底上的所述多个栅电 极层和绝缘层之后形成第一层间绝缘层。

在一个实施例中，所述方法还包括在基底的单元区域处将所述多个栅电 极层形成为堆叠层，使得与堆叠层中的较高的栅电极层相比，在堆叠层中的 较低的栅电极层进一步沿朝向***电路区域的方向延伸。

在一个实施例中，以台阶式的方式堆叠栅电极层和绝缘层，所述方法还 包括形成第一层间绝缘层以覆盖栅电极层-绝缘层的堆叠层的多个台阶。

在一个实施例中，第一层间绝缘层包括高密度等离子体(HDP)氧化物 层，第二层间绝缘层包括原硅酸四乙酯(TEOS)氧化物层。

在一个实施例中，形成所述多个电路元件的步骤包括形成多个水平晶体 管，第一层间绝缘层填充所述多个水平晶体管的晶体管之间的空间。

根据另外的实施例，一种制造电子装置的方法包括：设置基底；在单元 区域中设置沿垂直于基底的上表面的方向延伸的通道，在基底上交替地堆叠 多个栅电极层和多个绝缘层以邻近于通道；在设置在单元区域的***的*** 电路区域处的基底上设置多个电路元件；以及在单元区域和***电路区域中 的基底上设置层间绝缘层，层间绝缘层包括覆盖所述多个电路元件的第一层 间绝缘层和设置在第一层间绝缘层上的第二层间绝缘层，其中，第一层间绝 缘层设置在第二层间绝缘层和基底之间。第一层间绝缘层具有比第二层间绝 缘层的间隙填充性质好的间隙填充性质，第二层间绝缘层具有比第一层间绝 缘层的沉积速度高的沉积速度。

在一个实施例中，第一层间绝缘层包括高密度等离子体(HDP)氧化物 层，第二层间绝缘层包括原硅酸四乙酯(TEOS)氧化物层。

在一个实施例中，第一层间绝缘层从所述多个电路元件的至少第一电路 元件连续地延伸到所述多个栅电极层的至少第一部分，以覆盖所述至少第一 电路元件和所述多个栅电极层的所述至少第一部分。

附图说明

通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上和其 他方面、特征和其他优点，在附图中：

图1是示意性地示出根据本公开中的示例性实施例的存储器装置的框图；

图2是根据本公开中的示例性实施例的存储器装置的存储器单元阵列的 等效电路图；

图3是示出根据本公开的示例性实施例的存储器装置的结构的平面图；

图4至图7是示出根据本公开中的示例性实施例的存储器装置的结构的 透视图；

图8A至图8J是示出制造图4中示出的存储器装置的示例性方法的图；

图9A至图9H是示出制造图5中示出的存储器装置的示例性方法的图；

图10A至图10L是示出制造图6中示出的存储器装置的示例性方法的图；

图11A至图11O是示出制造图7中示出的存储器装置的示例性方法的图；

图12和图13是示出包括根据本公开的示例性实施例的存储器装置的电 子装置的框图。

具体实施方式

在下文中，将参照附图详细地描述本公开中的实施例。

然而，本公开可以以许多不同的形式来举例说明，并且不应该被解释为 限制于在此阐述的特定实施例。在附图中，为了清晰起见，可夸大元件的形 状和尺寸，并将始终使用相同的附图标记来表示相同或相似的元件。

在这里使用的术语仅用于描述具体实施例的目的，并不意在成为本发明 的限制。如在这里使用的，除非上下文另外清楚地表明，否则单数形式也意 在包括复数形式。如这里使用的，术语“和/或”包括一个或更多个相关所列 项的任意和全部组合，并可被简写成“/”。

将理解的是，尽管这里可以使用术语第一、第二等来描述各种元件，但 是这些元件不应该受这些术语限制。除非另有表明，否则这些术语仅用于区 分一个组件与另一组件，例如，作为命名的约定。例如，在不脱离本公开的 教导的情况下，第一层可以被称为第二层，类似地，第二层可以被称为第一 层。

还将理解的是，当术语“包括”和/或“包含”用在本说明书中时，它们 指存在所述的特征、区域、整体、步骤、操作、元件和/或组件，但是不排除 存在或添加一个或更多个其他特征、区域、整体、步骤、操作、元件、组件 和/或它们的组。

将理解的是，当元件被称作“连接”或“结合”到另一元件或者“在” 另一元件“上”时，该元件可以直接连接或结合到所述另一元件或者在所述 另一元件上，或者可以存在中间元件。相反，当元件被称作“直接连接”或 “直接结合”到另一元件时，不存在中间元件。应以相似的方式解释用于描 述元件之间的关系的其他术语(例如，“在……之间”与“直接在……之间”、 “邻近”与“直接邻近”等)。然而，除非上下文另外指出，否则如这里使用 的术语“接触”是指直接接触(即，触摸)。

将通过理想的示意图的方式参照平面图和/或剖视图来描述这里描述的 实施例。因此，可以根据制造技术和/或公差修改示例性的图。因此，公开的 实施例不限于在图中示出的那些，而是包括根据制造工艺形成的构造上的修 改。因此，附图中举例说明的区域可以具有示意的性质，附图中示出的区域 的形状可以举例说明元件的区域的具体形状，本发明的多个方面不受其限制。

为了便于描述，这里可以使用诸如“在……之下”、“在……下方”、“下 面的”、“在……上方”和“上面的”等的空间相对术语，来描述如在附图中 示出的一个元件或特征与其他元件或特征的关系。将理解的是，除了在附图 中描述的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方 位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“下 方”或“之下”的元件随后将被定位为“在”其他元件或特征“上方”。因此， 术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。 装置可以被另外地定向(旋转90度或在其他方位)，并相应地解释在这里使 用的空间相对描述符。

这里使用的诸如“相同”、“平面的”或“共平面的”术语当指方向、布 局、位置、形状、尺寸、数量或其他测量时，不必要指精确地相同的方向、 布局、位置、形状、尺寸、数量或其他测量，而是意图包括在例如由于制造 工艺而会发生的可接受的变化之内的几乎相同的方向、布局、位置、形状、 尺寸、数量或其他测量。这里可以使用术语“基本上”来体现该意思。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语) 具有与本公开所属领域的普通技术人员所通常理解的意思相同的意思。还将 理解的是，除非这里明确这样定义，否则术语(例如在通用字典中定义的术 语)应该被解释为具有与相关领域和/或本申请的环境中的它们的意思一致的 意思，而将不以理想的或者过于正式的含义来解释它们。

尽管可能未示出一些剖视图的对应的平面图和/或透视图，但是这里示出 的装置结构的剖视图为多个装置结构提供支持，所述多个装置结构将如平面 图中示出的沿两个不同的方向延伸，和/或将如透视图中示出的沿三个不同的 方向延伸。所述两个不同的方向可以彼此垂直或可以彼此不垂直。所述三个 不同的方向可以包括可与所述两个不同的方向垂直的第三方向。所述多个装 置结构可以集成在同一电子装置中。例如，当以剖视图示出装置结构(例如， 存储器单元结构或晶体管结构)时，电子装置可以包括如将通过电子装置的 平面图示出的多个装置结构(例如，存储器单元结构或晶体管结构)。可以以 阵列和/或二维的图案布置所述多个装置结构。

图1是示意性地示出根据本公开的示例性实施例的存储器装置的框图。

参照图1，根据本公开的示例性实施例的存储器装置10可以包括存储器 单元阵列20、驱动电路30、读/写电路40和控制电路50。例如，存储器装置 10可以包括诸如由晶圆形成的半导体芯片的半导体装置。

如这里使用的，半导体装置可以指诸如图1至图12中所示的各种存储器 装置中的任意一种，还可以指例如晶体管的阵列或诸如半导体芯片(例如， 形成在裸片上的存储器芯片和/或逻辑芯片)的装置、堆叠的半导体芯片、包 括堆叠在封装基底上的一个或更多个半导体芯片的半导体封装件或者包括多 个封装件的层叠封装件装置。可以使用例如球栅阵列、引线键合、贯穿基底 通路或其他电连接元件来形成这些装置，并且这些装置可以包括诸如易失性 存储器装置或非易失性存储器装置的存储器装置。

如这里使用的电子装置可以指这些半导体装置，但可以额外地包括包含 这些装置的产品，例如，存储器模块、存储器卡、包括额外的组件的硬盘驱 动器、或者移动电话、膝上型电脑、平板电脑、台式计算机、照相机或其他 消费电子装置等。

存储器单元阵列20可以包括多个存储器单元，多个存储器单元可以布置 成多个行和多个列。包括在存储器单元阵列20中的多个存储器单元可以通过 字线WL、共源极线CSL、串选择线SSL和接地选择线GSL等连接到驱动电 路30，并通过位线BL连接到读/写电路40。在一些示例性实施例中，布置在 同一行中的多个存储器单元可以连接到同一字线WL，布置在同一列中的多 个存储器单元可以连接到同一位线BL。

包括在存储器单元阵列20中的多个存储器单元可以被划分为多个存储 器块。每个存储器块可以包括多条字线WL、多条串选择线SSL、多条接地 选择线GSL、多条位线BL和至少一条共源极线CSL。

可以通过控制电路50来操作驱动电路30和读/写电路40。在一些示例性 实施例中，驱动电路30可以通过从外界接收地址信息并对接收到的地址信息 进行解码来选择连接到存储器单元阵列的字线WL、共源极线CSL、串选择 线SSL和接地选择线GSL中的至少一部分。驱动电路30可以包括用于字线 WL、串选择线SSL和共源极线CSL中的每个的驱动电路。

读/写电路40可以根据从控制电路50接收的命令来选择连接到存储器单 元阵列20的位线BL中的至少一部分位线BL。读/写电路40可以读取存储在 连接到所选择的部分位线BL的存储器单元中的数据，或者在连接到所选择 的部分位线BL的存储器单元中进行写入。为了执行以上描述的操作，读/写 电路40可以包括诸如页缓冲器、输入/输出缓冲器和数据锁存器的电路。

控制电路50可以响应于从外界传输的控制信号CTRL来控制驱动电路 30和读/写电路40的操作。当读取存储在存储器单元阵列20中的数据时，控 制电路50可以控制驱动电路30的操作，以将用于读取操作的电压供应到与 其中存储有将要被读取的数据的存储器单元连接的字线WL。当将用于读取 操作的电压供应到特定的字线WL时，控制电路50可以控制读/写电路40， 以读取存储在连接到字线WL的存储器单元中的数据，其中，用于读取操作的电压被供应到该字线WL。

同时，当将要向存储器单元阵列20中写入数据时，控制电路50可以控 制驱动电路30的操作，以将用于写入操作的电压供应到将通过其来写入数据 的字线WL。当将用于写入操作的电压供应到特定的字线WL时，控制电路 50可以控制读/写电路40，以将数据写入连接到字线WL的存储器单元中， 其中，用于写入操作的电压被供应到该字线WL。

图2是根据本公开的示例性实施例的包括在存储器装置中的存储器单元 阵列的等效电路图。

参照图2，根据本公开的示例性实施例的存储器单元阵列可以包括多个 存储器单元串。多个存储器单元串包括彼此串联连接的n个存储器单元元件 MC1至MCn，接地选择晶体管GST和串选择晶体管SST分别连接到存储器 单元元件MC1至MCn的两端。这里每个存储器单元元件也可以被称作存储 器单元。

彼此串联连接的n个存储器单元元件MC1至MCn可以分别连接到用于 选择存储器单元元件MC1至MCn的至少一部分的字线WL1至WLn。

每个接地选择晶体管GST的栅极端子可以连接到接地选择线GSL，每个 接地选择晶体管GST的源极端子可以连接到共源极线CSL。每个串选择晶体 管SST的栅极端子可以连接到串选择线SSL，每个串选择晶体管SST的源极 端子可以连接到存储器单元元件MCn的漏极端子。在图2中，一个接地选择 晶体管GST和一个串选择晶体管SST连接到彼此串联连接的n个存储器单元 元件MC1至MCn。然而，多个接地选择晶体管GST或多个串选择晶体管SST可以连接到n个存储器单元元件MC1至MCn。

每个串选择晶体管SST的漏极端子可以连接到位线BL1至BLn的各条 位线。当通过串选择线SSL将信号施加到串选择晶体管SST的栅极端子时， 通过位线BL1至BLn的各条位线施加的信号被传输到彼此串联连接的n个存 储器单元元件MC1至MCn，可以执行数据读取操作或数据写入操作。另外， 当通过接地选择线GSL将信号施加到接地选择晶体管GST的栅极端子时， 通过共源极线CSL施加的信号被传输至源极端子，可以执行将存储在n个存 储器单元元件MC1至MCn中的电荷完全去除的擦除操作。

图3是示出根据本公开的示例性实施例的存储器装置的结构的平面图。

参照图3，根据本公开的示例性实施例的存储器装置100可以包括单元 区域C和***电路区域P。在一些示例性实施例中，单元区域C可以包括单 元阵列区域CA和连接区域CT，其中，在单元阵列区域CA中形成有多个通 道110，在连接区域CT中多个栅电极层131至136(130)连接到多个接触 插塞171至176(170)，这里多个接触插塞171至176也被称作通过电极。 同时，***电路区域P可以形成在单元区域C的连接区域CT的外部区域(例 如在单元区域C的外部)，多个电路元件(例如，多个水平晶体管)可以设置 在***电路区域P中。

在单元区域C中，可以设置多个存储器单元以及电连接到存储器单元的 多条位线190和多个栅电极层130。由于多个栅电极层130包括导电材料， 因此在本公开中多个栅电极层130可以指多个单独导电的线。多个栅电极层 130可以沿第一方向延伸。在图3中，多个栅电极层130被示出为沿x轴方 向延伸。多条位线190可以沿第二方向延伸，其中，该第二方向与所述多个 栅电极层130延伸的方向交叉。在图3中，多条位线190被示出为沿与x轴 方向交叉的y轴方向延伸。

可以沿第三方向(例如，垂直于x-y平面的z轴方向)堆叠多个栅电极 层130并可以形成字线。在z轴方向上设置在同一高度的一些栅电极层130 可以通过多条互连线181至186(180)彼此电连接。为了将设置在z轴方向 上的同一高度的栅电极层130通过互连线180彼此连接，可以形成在z轴方 向上延伸的多个接触插塞170。

多个通道110可以例如以z字形或交替图案的形式设置在多个栅电极层 130中，每个通道110可以电连接到位线190。由于多个通道110以z字形的 形式设置在栅电极层130中，因此设置在栅电极层130中的通道110的数量 可以增大。

连接区域CT可以设置在单元阵列区域CA和***电路区域P之间。在 连接区域CT中，可以设置在单一方向(x轴方向)上从单元阵列区域CA延 伸的多个栅电极层130和连接到多个栅电极层130的多个接触插塞170。沿 所述方向延伸的多个栅电极层中的每个的长度可以从设置在垂直于x-y平面 的z轴方向上的最低水平面的栅电极层131朝向设置在垂直于x-y平面的z 轴方向上的最高水平面的栅电极层136以预定的长度逐渐变短。因此，从在 第一层、较低层的栅电极层的长度向在第二层和更高水平面处的栅电极层逐 渐变短。当沿所述方向延伸的长度从设置在最低水平面的栅电极层131朝向 设置在最高水平面的栅电极层136逐渐变短时，可以在每个栅电极层130和 在栅电极层130堆叠的方向上邻近的栅电极层130之间形成台阶。因此，可 以以阶梯式的方式来堆叠栅电极层130。

***电路区域P可以设置在连接区域CT的外部。在***电路区域P中， 可以设置用于操作存储器单元的电路和用于读取存储在存储器单元中的信息 的电路。在一些示例性实施例中，***电路区域P可以包括多个电路元件(例 如，第一电路元件、第二电路元件、第三电路元件等)，包括在***电路区域 P中的多个电路元件可以包括一个或更多个水平晶体管。

图4至图7是示出根据本公开中的示例性实施例的存储器装置的结构的 透视图。

图4是示出根据本公开的示例性实施例的存储器装置100的结构的透视 图。在一些示例性实施例中，在图4中示出的存储器装置100可以示出沿图3中示出的存储器装置100的线I-I”截取的部分。在图4中，可以省略包括在 图2和图3中示出的存储器单元中的一些元件。例如，在图4中省略了图3 中示出的位线190和互连线180。

参照图4，存储器装置100可以包括沿z轴方向堆叠在基底105的上表 面上的多个栅电极层131至136(130)和设置在多个栅电极层130之间的多 个绝缘层141至147(140)。如此，多个栅电极层130可以与多个绝缘层140 交替地堆叠。多个栅电极层130和多个绝缘层140可以沿第一方向、单一的 方向(图4中的x轴方向)延伸。除了多个栅电极层130和多个绝缘层140 之外，单元区域C还可以包括沿第三方向(例如，z轴方向)延伸的通道110。 通道110可以形成为具有圆形的剖面的腔或孔，嵌入的绝缘层113可以形成 在通道110中。导电层115可以形成在通道110上，位线190(图3中示出) 可以通过导电层115连接到通道110。

包括阻挡层162、电荷存储层164和隧道层166的栅极绝缘层可以设置 在通道110和栅电极层130之间。根据存储器装置100的结构，阻挡层162、 电荷存储层164和隧道层166均可以设置为包围栅电极层130。另外，一部 分栅极绝缘层可以设置为在通道110的外部在z轴方向上沿平行于通道110 的方向延伸，栅极绝缘层的其他部分可以设置为包围栅电极层130。在图4 中，电荷存储层164和隧道层166被示出为设置在通道110的外部上以在z 轴方向上沿平行于通道110的方向延伸，阻挡层162被示出为包围栅电极层 130。

阻挡层162可以包括例如氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON) 或高介电材料。例如，高介电材料可以是氧化铝(Al₂O₃)、氧化钽(Ta₂O₃)、 氧化钛(TiO₂)、氧化钇(Y₂O₃)、氧化锆(ZrO₂)、锆硅氧化物(ZrSi_xO_y)、 氧化铪(HfO₂)、铪硅氧化物(HfSi_xO_y)、氧化镧(La₂O₃)、镧铝氧化物(LaAl_xO_y)、 镧铪氧化物(LaHf_xO_y)、铪铝氧化物(HfAl_xO_y)和氧化镨(Pr₂O₃)中的一种。 包括在阻挡层162中的材料的介电常数可以高于隧道层166中的材料的介电 常数。阻挡层162可以选择性地包括具有彼此不同的介电常数的多个层。通 过将具有相对低的介电常数的层设置为比具有相对高的介电常数的层更靠近 通道110，可以控制诸如势垒的高度的能带以改善存储器装置100的特性， 例如，擦除特性。

电荷存储层164可以是电荷捕获层或浮置栅极导电层。在一个实施例中， 当电荷存储层164为浮置栅极时，它可以通过使用例如低压化学气相沉积 (LPCVD)方法沉积多晶硅来形成。在一个实施例中，当电荷存储层164为 电荷捕获层时，它可以包括SiO₂、Si₃N₄、SiON、HfO₂、ZrO₂、Ta₂O₃、TiO₂、 HfAl_xO_y、HfTa_xO_y、HfSi_xO_y、Al_xN_y和AlGa_xN_y中的至少一种。

在一个实施例中，隧道层166可以包括SiO₂、Si₃N₄、SiON、HfO₂、HfSi_xO_y、 Al_xN_y、AlGa_xN_y、Al₂O₃和ZrO₂中的至少一种。

栅电极层130和绝缘层140中的每个可以延伸与其他的栅电极层130和 绝缘层140不同的长度，以形成多个阶梯状的台阶，其中，所述其他的栅电 极层130和绝缘层140堆叠在z轴方向上的不同位置。通过使多个栅电极层 130和绝缘层140在x轴方向上延伸不同的长度形成的台阶可以提供多个焊 盘区域。例如，每个焊盘区域可以包括例如由形成每个台阶的栅电极层130 形成的焊盘。在图4中，在每个焊盘区域中，绝缘层140被示出为被设置成在z轴方向上高于栅电极层130。然而，栅电极层130可以被设置为高于绝缘 层140。

***电路区域P可以是定义为相对于单元区域C的***区域的区域(例 如，设置在单元区域外部)，一个或更多个电路元件可以设置在***电路区域 P中。设置在***电路区域P中的一个或更多个电路元件可以构造图1中示 出的驱动电路30、读/写电路40和控制电路50，并且在一个实施例中包括一 个或更多个水平晶体管200。尽管在图4中仅示出了一个水平晶体管200，但 是***电路区域P可以包括两个或更多个水平晶体管200。在某些实施例中， ***电路区域P包括多个水平晶体管200和/或其他电路元件。

参照图4，包括在***电路区域P中的水平晶体管200可以包括水平栅 极绝缘层201、水平栅电极202、水平源极区域203和水平漏极区域204。水 平源极区域203和水平漏极区域204的位置可以相比图4中示出的位置互换， 因此每个区域也可以是指源极区域/漏极区域。水平栅电极202可以包括多晶 硅、金属(例如，钨或钼)和金属硅化物中的至少一种。在其他示例性实施 例中，水平栅电极202可以具有多晶硅层和金属硅化物层堆叠在其中的结构。

覆盖层205和栅极分隔件206分别设置在水平栅电极202的上表面和侧 表面上。设置在水平栅电极202的上表面上的覆盖层205可以包括氮化硅， 设置在水平栅电极202的侧表面上的栅极分隔件206可以包括氮化硅和氧化 硅中的至少一种。

在一些示例性实施例中，可以在单一的工艺中同时形成覆盖层205和栅 极分隔件206。例如，在一个实施例中，在形成水平栅电极202之后，可以 使用氧化物中间温度沉积(MTO)工艺在水平栅电极202上将氧化硅层沉积 为具有至的厚度。接下来，使用回蚀刻工艺蚀刻沉积在水平栅电 极202上的氧化硅层，以形成覆盖层205和栅极分隔件206。

例如，包括氮化硅的蚀刻停止层220可以设置在覆盖层205和栅极分隔 件206上，器件隔离层210可以设置在水平源极区域203和水平漏极区域204 的外面。类似于在单元区域C中(例如，在单元区域C的连接区域CT中) 连接到接触插塞170的栅电极层130，水平栅电极202可以连接到***接触 插塞230，这里***接触插塞230也被称作通过电极。然而，水平栅电极202、 器件隔离层210和***接触插塞230的布置不限于图4中示出的布置，在一 些示例性实施例中，未设置隔离层210的基底105的有源区域和水平栅电极 202可以设置为彼此交叉。在这种情况下，***接触插塞230可以连接到设 置在器件隔离层210上的水平栅电极202。

根据本公开的示例性实施例的存储器装置100可以包括设置在单元区域 C和***电路区域P中的基底105上的层间绝缘层150。层间绝缘层150可 以包括第一层间绝缘层151和第二层间绝缘层153。第一层间绝缘层151可 以覆盖多个栅电极层130的设置在单元区域C中的至少一部分和诸如设置在 ***电路区域P中的水平晶体管200的至少第一电路元件。第一层间绝缘层 151可以填充形成在水平栅电极202和基底105的在***电路区域P中的上表面之间的空间，在使用多个水平栅电极202或其他电路元件的情况下，第 一层间绝缘层151可以填充在这些电极和/或其他电路元件之间的空间。在图 4中示出的示例性实施例中，第一层间绝缘层151覆盖最上面的栅电极层136。 此外，在该示例中，第一层间绝缘层151以连续的方式形成，以在水平晶体 管200和导电层115之间延伸。在一个实施例中，第一层间绝缘层151可以 覆盖由堆叠的栅电极层130和绝缘层140形成的台阶的侧表面和顶表面。图 4中的第一层间绝缘层151被示出为覆盖所有的台阶。然而，第一层间绝缘 层151可以仅覆盖形成台阶的多个栅电极层130的一部分。

第二层间绝缘层153可以遍及单元区域C和***电路区域P地设置在第 一层间绝缘层151上。例如，第二层间绝缘层153可以被描述为顶部绝缘层 或上面的绝缘层，第一层间绝缘层151可以被描述为底部绝缘层或下面的绝 缘层，使得第一层间绝缘层151位于基底105和第二层间绝缘层153之间。 当第一层间绝缘层151形成为仅覆盖多个栅电极层130的一部分时，第二层 间绝缘层153可以设置在多个绝缘层140的在单元区域C中的一部分上。

例如，可以通过物理气相沉积(PVD)工艺、化学气相沉积(CVD)工 艺、低于大气压的化学气相沉积(SACVD)工艺、低压化学气相沉积(LPCVD) 工艺和等离子体增强化学气相沉积(PECVD)工艺等来形成第二层间绝缘层 153。在一些示例性实施例中，第二层间绝缘层153可以包括具有相对高的沉 积速度的原硅酸四乙酯(TEOS)氧化物层。另外，为了填充形成在水平栅电 极202和基底105的上表面之间的空间，第一层间绝缘层151可以包括具有优异的间隙填充性质的高密度等离子体(HDP)氧化物层。这样，在一个实 施例中，第一层间绝缘层151具有比第二层间绝缘层153的间隙填充性质优 异的间隙填充性质，第二层间绝缘层153具有比第一层间绝缘层151的沉积 速度高的沉积速度。

在某些区域，第一层间绝缘层151可以具有比第二层间绝缘层153的厚 度相对小的厚度(例如，在z轴方向上)。例如，在某些实施例中，第一层间 绝缘层151的厚度可以等于第二层间绝缘层153(例如，在***电路区域中) 的厚度的1/20至1/10(例如，5％至10％)。期望的厚度可以源自于使用具有 优异的间隙填充性质的HDP氧化物层填充多个水平栅电极202的栅电极之间 的空间的目的。在一些示例性实施例中，当层间绝缘层150包括具有HDP氧 化物层的第一层间绝缘层151和具有TEOS氧化物层的第二层间绝缘层153 时，HDP氧化物层可以具有大约300nm的厚度，TEOS氧化物层可以具有大 约3μm的厚度(例如，在***电路区域中)。包括在层间绝缘层150中的HDP 氧化物层和TEOS氧化物层的厚度可以根据包括在存储器装置100中的多个 栅电极层130和绝缘层140中的每个的厚度以及栅电极层130和绝缘层140 的堆叠的数量而改变。例如，在图4的堆叠有6个栅电极层130和7个绝缘 层140的位置处，在z轴方向上第一层间绝缘层151的厚度与第二层间绝缘 层153的厚度之比可以在大约1：2和大约1：4之间，而在***电路区域P 中的位置处，这个比例可以在大约1：10和大约1：20之间。另外，如图4 中所示，第一层间绝缘层151的在***电路区域P中的在z轴方向上的厚度 可以大于第一层间绝缘层151的在单元区域C中的在z轴方向上的厚度。

在一个实施例中，在通过蚀刻栅电极层130和绝缘层140形成焊盘区域 并形成第一中间绝缘层151之后，可以通过执行单一的工艺来形成第二层间 绝缘层153。因此，第二层间绝缘层153可以在整个单元区域C和***电路 区域P具有相同的品质。例如，第二层间绝缘层153可以形成为与第一层间 绝缘层151具有基本上无间隙的界面。此外，第二层间绝缘层153可以由均 质的材料形成。另外，在一个实施例中，由于第一层间绝缘层151和第二层 间绝缘层153分别在不同的工艺中形成，因此可以在结构上观看到在第一层 间绝缘层151和第二层间绝缘层153之间的边界。

在一个实施例中，第二层间绝缘层153的在至少一部分***电路区域P 中的厚度可以大于在多个栅电极层130中的最上面的栅电极层136和基底105 的上表面之间的距离。因此，可以省略在形成层间绝缘层150的工艺中的抛 光工艺(例如，CMP工艺)，并且可以同时堆叠多个栅电极层130和多个绝 缘层140。因此，可以简化制造工艺，从而可以节省制造时间和成本。随后 将参照图8A至图8J描述根据图4中示出的存储器装置100的层间绝缘层150 的结构的制造工艺。

由于第一层间绝缘层151设置在设置在***电路区域P中的电路元件之 间的空间中并具有比第二层间绝缘层153的厚度相对小的厚度，因此在*** 电路区域P和单元区域C的至少一部分中第二层间绝缘层153的厚度可以大 于最上面的栅电极层136与基底105的上表面之间的距离。

在图4的示例性实施例中，第一层间绝缘层151的厚度被示出为基本上 与在某些位置的水平栅电极202的高度相同，但是不限于此。例如，第一层 间绝缘层151的厚度可以小于或大于水平栅电极202的高度。例如，第一层 间绝缘层151的厚度可以在***电路区域和单元区域中不同(例如，在*** 电路区域中比在单元区域中大)。如图4所示，第一层间绝缘层151的表面可 以接触第二层间绝缘层153的表面。

另外，在图4中示出了四个存储器单元MC1至MC4、一个串选择晶体 管SST和一个接地选择晶体管GST，但是本实施例不限于此，存储器单元的 数量以及串选择晶体管SST和接地选择晶体管GST的数量可以更多或更少。 此外，存储器单元MC1至MC4、串选择晶体管SST和接地选择晶体管GST 被示出为具有相同的结构，但是串选择晶体管SST和接地选择晶体管GST可 以具有不同于存储器单元MC1至MC4的结构。例如，设置在栅电极层130 之间的绝缘层140以及和包括在串选择晶体管SST、接地选择晶体管GST以 及存储器单元MC1至MC4中的每个的栅电极层130可以具有彼此不同的结 构。

图5是示出根据本公开的与图4中示出的示例性实施例不同的示例性实 施例的存储器装置300的透视图。

参照图5，连接到焊盘区域中的多个栅电极层330中的每个栅电极层的 多个接触插塞381至386(380)可以类似于图4的存储器装置100，其中， 通道310、存储器单元MC1至MC4、串选择晶体管SST、接地选择晶体管 GST和多个栅电极层331至336(330)在焊盘区域中形成为沿x轴方向延伸 不同的长度。然而，在图5中示出的示例性实施例中，包括在栅极绝缘层360 中的阻挡层362、电荷存储层364和隧道层366均可以在z轴方向上沿平行于 通道310的方向延伸。另外，由于通过堆叠有多个绝缘层341至347(340) 来设置多个栅电极层330，因此可以在制造工艺中省略去除牺牲层并利用诸 如钨的导电金属填充去除了牺牲层的空间的工艺。随后将参照图9A至图9H 描述以上描述的制造工艺的不同之处。

参照图5，类似于参照图4描述的示例性实施例，在单元区域C中，沿 z轴方向堆叠的多个栅电极层330和多个绝缘层340可以沿单一的方向(x轴 方向)上延伸，以提供焊盘区域。在z轴方向上最上面的栅电极层336和最 上面的绝缘层347延伸以在该方向(x轴方向)上具有最短的长度，最靠近 基底305的上表面设置的在z轴方向上最下面的栅电极层331以及绝缘层341 和342可以延伸以在该方向(x轴方向)上具有最长的长度。与其他的绝缘 层342至347相比具有相对较小的厚度的绝缘层341可以额外地形成在堆叠 方向上的最下面的栅电极层331和基底305之间。

在***电路区域P中，可以设置一个或更多个电路元件。在一些示例性 实施例中，一个或更多个水平晶体管400可以设置在***电路区域P中。水 平晶体管400可以包括水平栅极绝缘层401、水平栅电极402、水平源极区域 403和水平漏极区域404。水平源电极403和水平漏电极404的位置可以与图 5中示出的位置相反，因此每个区域可以被称作水平源极/漏极区域。器件隔 离层410可以设置在水平源极区域403和水平漏极区域404的外部。设置在 ***电路区域P中的水平晶体管400可以连接到***接触插塞430，***接 触插塞430也被称作通过电极。***接触插塞430可以穿过第一层间绝缘层 351和第二层间绝缘层353，以连接到水平晶体管400的水平栅电极402。

根据图5中示出的示例性实施例的存储器装置300可以包括具有第一层 间绝缘层351和第二层间绝缘层353的层间绝缘层350，并且层间绝缘层350 设置在位于单元区域C和***电路区域P中的基底305上。在***电路区域 P中，蚀刻停止层420可以设置在分别覆盖水平栅电极402的上表面和侧表 面的覆盖层405和栅极分隔件406上。第一层间绝缘层351可以设置在位于 ***电路区域P中的蚀刻停止层420上，第二层间绝缘层353可以设置在位于单元区域C和***电路区域P中的基底305上。第一层间绝缘层351可以 包括设置在水平晶体管400上方并基本上平行于基底305的上表面的第一表 面和将第一表面连接到基底305的上表面的第二表面。第二层间绝缘层353 可以形成为完全覆盖第一层间绝缘层351的第一表面和第二表面，并且还可 以覆盖基底305的在第一层间绝缘层351与堆叠的栅电极层330和绝缘层340 之间的顶表面，并且覆盖通过堆叠栅电极层330和绝缘层340形成的台阶结 构的顶表面和侧表面。

在一些示例性实施例中，第一层间绝缘层351可以包括HDP氧化物层， 第二层间绝缘层353可以包括TEOS氧化物层。设置在因水平晶体管400而 形成的弯曲表面上的第一层间绝缘层351可以包括具有优异的间隙填充性质 的HDP氧化物层，与第一层间绝缘层351相比具有相对大的体积的第二层间 绝缘层353可以包括具有高沉积速度的TEOS氧化物层，以减少处理时间。 当多个水平晶体管400设置在***电路区域P中时，第一层间绝缘层351可以包括具有优异的间隙填充性质的HDP氧化物层，从而有助于更充分地填充 形成在多个水平栅电极402之间的空间。此外，在其他示例性实施例中，在 沉积TEOS氧化物层之前，第二层间绝缘层353还可以包括形成为具有比 TEOS氧化物层的厚度小的厚度的HDP氧化物层。如图5中所示，第一层间 绝缘层351的第一表面和第二表面可以接触第二层间绝缘层353的表面。

在根据图5中示出的示例性实施例的存储器装置300中，在第二层间绝 缘层353的特定部分的第二层间绝缘层353的厚度(例如，在z轴方向上) 可以大于从基底305的上表面到最上面的栅电极层336的距离。具体地讲， 在***电路区域P中的至少一部分中第二层间绝缘层353的在z轴方向上的 厚度可以大于从基底305的上表面到最上面的栅电极层336的距离。

第二层间绝缘层353可以与基底305的在至少一部分的***电路区域P 中(具体地讲，在***电路区域P中的邻近于单元区域C的至少一部分中) 的上表面接触。具体地讲，由于覆盖水平晶体管400的第一层间绝缘层351 设置在***电路区域P中，因此第二层间绝缘层353可以与基底305的在第 一层间绝缘层351的第二表面和设置在单元区域C中的栅电极层330之间的 上表面接触。

在***电路区域P中，在一个实施例中，形成覆盖水平晶体管400的第 一层间绝缘层351，然后可以在单一的工艺中形成第二层间绝缘层353。因此， 如图5中所示，可以形成具有层间绝缘层350的存储器装置300。因此，当 制造图5中示出的存储器装置300时，可以通过简化形成层间绝缘层350的 工艺而由此节省制造时间和制造成本。随后将参照图9A至图9H描述制造图 5中示出的存储器装置300的工艺。

图6是示出根据与图4和图5中示出的示例性实施例不同的示例性实施 例的存储器装置500的透视图。参照图6，根据本公开的该示例性实施例的 存储器装置500可以包括在z轴方向上交替地堆叠在基底505上的多个栅电 极层531至538(530)和多个绝缘层541至549(540)。在单元区域C中， 可以形成在z轴方向上穿过多个栅电极层530和绝缘层540到基底505的腔， 通道510可以形成在腔中。在存储器装置500的***电路区域P中，可以设 置包括水平晶体管600的至少一个电路元件，水平晶体管600的水平栅电极 602可以电连接到穿过第一层间绝缘层551和第二层间绝缘层553的***接 触插塞630。

多个栅电极层530和多个绝缘层540可以沿x轴方向延伸不同的长度以 形成台阶，焊盘区域可以通过延伸不同的长度的栅电极层530和绝缘层540 形成。在每个焊盘区域中，每个栅电极层530可以连接到多个接触插塞580 中的每个。在图6中，尽管在焊盘区域中绝缘层540被示出为位于比栅电极 层530高的位置，但是在焊盘区域中栅电极层530可以位于比绝缘层540高 的位置。

同时，与图4和图5中示出的存储器装置300和存储器装置400相比， 图6中示出的存储器装置500可以包括数量相对多的栅电极层530和绝缘层 540。因此，由于栅电极层530和绝缘层540的堆叠的高度，因此当按照与图 4和图5中示出的结构相同的结构形成层间绝缘层550时，会在位于水平晶 体管600之间的空间中产生空隙。

图6中示出的存储器装置500可以包括设置在由栅电极层531至534的 一部分形成的焊盘区域上、基底505的上表面上和水平晶体管600上的第一 层间绝缘层551。因此，不同于图5中示出的示例性实施例，第一层间绝缘 层551可以设置为遍及图6的存储器装置500中的部分单元区域C和***电 路区域P，并且在单元区域C中的栅电极层531至534的一部分上。例如， 第一层间绝缘层551可以从***电路区域P中的电路元件延伸到单元区域C， 以覆盖单元区域C中的至少一部分台阶式结构。

第一层间绝缘层551和第二层间绝缘层553可以在***电路区域P中具 有彼此不同的厚度。由于第一层间绝缘层551和第二层间绝缘层553设置在 栅电极层530的在焊盘区域中的至少一部分上，因此厚度在单元区域C中并 在z轴方向上可以是不均匀的。然而，第一层间绝缘层551和第二层间绝缘 层553可以在至少一部分的***电路区域P中具有基本上均匀的厚度。在某 些实施例中，第一层间绝缘层551和第二层间绝缘层553可以具有彼此不同 的厚度。

同时，第一层间绝缘层551的厚度和第二层间绝缘层553的厚度可以根 据在形成第一层间绝缘层551之前堆叠在基底505上的栅电极层530和绝缘 层540的数量和厚度以及栅电极层530和绝缘层540的整体数量而改变。如 图6中所示，第一层间绝缘层551可以形成为与通过四个栅电极层531至534 形成的焊盘区域接触，第二层间绝缘层553可以形成为与通过四个栅电极层 535至538形成的焊盘区域接触，但是不限于此。这里，第二层间绝缘层553 可以设置在最上面的栅电极层538上并包围通道510和导电层515。另外， 在***电路区域P的至少一部分中，第二层间绝缘层553的厚度可以大于第 一层间绝缘层551的厚度。

同时，由于如上所述的结构的不同，可以按照与图4和图5中示出的存 储器装置100和存储器装置300的制造工艺不同的工艺来制造图6中示出的 存储器装置500，随后将参照图10A至图10L描述制造图6中示出的存储器 装置500的工艺。

在存储器装置100、存储器装置300和存储器装置500中，在图4和图6 中示出的存储器装置100和存储器装置的500中阻挡层162和阻挡层562设 置在栅电极层130和栅电极层530的外面，在图5中示出的存储器装置300 中阻挡层362沿平行于通道310的z轴方向延伸以被设置在电荷存储层364 的外部。然而，本发明不限于这些方式。例如，在图4和图6中示出的存储 器装置100和存储器装置的500中，阻挡层162和阻挡层562可以沿平行于 通道110和通道510的z轴方向延伸以被设置在电荷存储层164和电荷存储 层564的外部。另外，在图5中示出的存储器装置300中，阻挡层362可以 被设置为包围栅电极层330。

图7是示出根据与图4至图6的示例性实施例不同的示例性实施例的存 储器装置700的透视图。参照图7，根据该示例性实施例的存储器装置700 可以包括在z轴方向上交替地堆叠在基底705的上表面上的多个栅电极层731 至736(730)和多个绝缘层741至747(740)。存储器装置700可以包括单 元区域C和***电路区域P。在单元区域C中，可以形成穿过多个栅电极层 730和绝缘层740到基底705的腔，通道710可以形成在腔中。在存储器装置700的***电路区域P中，可以设置包括水平晶体管800的一个或更多个 电路元件，水平晶体管800的水平栅电极802可以穿过层间绝缘层751和753 电连接到***接触插塞830。

多个栅电极层730和多个绝缘层740可以沿x轴方向延伸不同的长度以 形成台阶，焊盘区域可以通过延伸不同的长度的栅电极层730和绝缘层740 形成。在每个焊盘区域中，每个栅电极层730可以连接到多个接触插塞780 中的每个。在图7中，尽管绝缘层740被示出为位于比在堆叠方向上邻近的 栅电极层730高的位置，但是在焊盘区域中栅电极层730可以位于比绝缘层 740高的位置。

同时，图7中示出的存储器装置700可以包括穿过多个栅电极层730和 多个绝缘层740以沿垂直于基底705的上表面的方向延伸的通道710。可以 例如以具有空的中心部分的圆柱形状形成通道710，并且可以利用嵌入的绝 缘层713填充空的中心部分。可选择地，在形成嵌入的绝缘层713之前，可 以额外地执行氢退火工艺，在氢退火工艺中，在含氢或含氘的气体气氛中热 处理其上形成有包括通道710的结构。通过氢退火工艺，可以消除存在于通 道710中的许多晶体缺陷。

电荷存储层764和隧道层766可以形成在通道710的外面。电荷存储层 764和隧道层766可以像通道710那样沿垂直于基底705的上表面的方向延 伸。阻挡层762可以设置在栅电极层730的外面。因此，阻挡层762、电荷 存储层764和隧道层766可以顺序地设置在栅电极层730和通道710之间。

同时，图7中示出的存储器装置700可以包括设置在位于单元区域C和 ***电路区域P中的基底705上的层间绝缘层750。层间绝缘层750可以包 括第一层间绝缘层751、第二层间绝缘层752和第三层间绝缘层753。第一层 间绝缘层751可以覆盖***电路区域P中的水平晶体管800。在一个实施例 中，第一层间绝缘层751覆盖***电路区域P中的所有的电路元件。第二层 间绝缘层752可以设置为遍及单元区域C和***电路区域P的一部分，并覆盖单元区域C中的多个栅电极层730的一部分。例如，在一个实施例中，第 二层间绝缘层752覆盖***电路区域P的不包括电路元件的部分。在一个实 施例中，第二层间绝缘层752可以在z轴方向上具有基本上与***电路区域P 中的第一层间绝缘层751的厚度相同的厚度。因此，第一层间绝缘层751和 第二层间绝缘层752的上表面可以在***电路区域P中共面。两个层间绝缘 层751和752可以一起形成下层间绝缘层。如图7中示出的，第二层间绝缘 层752可以设置在多个栅电极层730和第一层间绝缘层751之间。

第三层间绝缘层753可以设置在第一层间绝缘层751和第二层间绝缘层 752上。第三层间绝缘层753可以由此形成上层间绝缘层。第三层间绝缘层 753可以具有比第一层间绝缘层751和第二层间绝缘层752相对大的体积和 厚度。在一个实施例中，第三层间绝缘层753可以包括沉积速度比第一层间 绝缘层751和第二层间绝缘层752高的沉积速度的TEOS氧化物层。同时， 第一层间绝缘层751和第二层间绝缘层752可以包括具有优异的间隙填充性 质的HDP氧化物层。

在下文中，将参照图8A至图11O描述图4至图7中示出的制造存储器 装置的方法。

图8A至图8J是示出制造图4中示出的存储器装置100的方法的图。图 8A至图8J是根据工艺顺序的沿图4的透视图的y轴方向截取的剖视图。

参照图8A，根据本公开的示例性实施例的存储器装置100可以包括单元 区域C和***电路区域P。***电路区域P可以包括一个或更多个电路元件， 一个或更多个电路元件可以包括形成在图8A中示出的基底105上的水平晶 体管200。

水平晶体管200可以包括在离子注入工艺中形成的水平源极区域203和 水平漏极区域204以及在基底105上的水平栅电极202。可以由多晶硅、金 属或多晶硅和金属硅化物的堆叠结构形成水平栅电极202，可以在水平栅电 极202和基底105之间形成水平栅极绝缘层201。可以在水平栅电极202的 上表面上形成覆盖层205，可以在水平栅电极202的侧表面上形成栅极分隔 件206。可以通过使用中温氧化(MTO)工艺在水平栅电极上沉积氧化硅层然后执行回蚀刻工艺来形成覆盖层205和栅极分隔件206。

可以在水平源极区域203和水平漏极区域204的外面设置器件隔离层 210。器件隔离层210可以限定基底105的其中形成有水平晶体管200的沟道 的有源区域。当***电路区域P包括多个水平晶体管200时，器件隔离层210 可以形成在水平晶体管200的水平源极区域203和邻近于该水平晶体管200 的另一个水平晶体管200的水平漏极区域204之间。另外，可以在水平晶体 管200和器件隔离层210上形成例如包括氮化硅的蚀刻停止层220。在一个实施例中，蚀刻停止层220可以在设置在水平栅电极202上的覆盖层205上 具有至的厚度。

接下来，参照图8B，可以在基底105上交替地堆叠多个绝缘层141-147 (140)和多个牺牲层121至126(120)。牺牲层120可以由相对于绝缘层140 具有蚀刻选择性的材料形成。即，牺牲层120可以包括能够在蚀刻牺牲层120 的工艺期间使绝缘层140被最小化蚀刻的材料。这样的蚀刻选择性可以由牺 牲层120的蚀刻速度与绝缘层140的蚀刻速度之比定量地表示。例如，绝缘 层140可以是氧化硅层或氮化硅层中的至少一种，牺牲层120可以是从硅层、 氧化硅层、碳化硅层和氮化硅层中选择的材料，然而，不同于绝缘层140。 例如，当绝缘层140是氧化硅层时，牺牲层120可以是氮化硅层。

虽然图8B描绘了不同的绝缘层140在z轴方向上的厚度是相同的，但 是根据本公开中的各种示例性实施例，多个绝缘层140中的每个的厚度可以 彼此不同。例如，在多个绝缘层140中的在z轴方向上最下面的绝缘层141 与其他的绝缘层142至147相比可以具有相对小的厚度，最上面的绝缘层147 与其他的绝缘层141至146相比可以具有相对大的厚度。因此，绝缘层140 和牺牲层120的厚度不限于图8B中描述的厚度，并且可以被不同地修改。此 外，可以不同地修改构造绝缘层140和牺牲层120的层的数量。

接下来，参照图8C，可以蚀刻交替地堆叠在基底105上的多个牺牲层 120和多个绝缘层140，以形成具有台阶结构的焊盘区域。为了形成台阶结构， 如图8C中示出的，在z轴方向上彼此邻近的牺牲层120和绝缘层140之间， 可以在交替地堆叠在基底105上的多个牺牲层120和多个绝缘层140上形成 预定的掩模层，可以蚀刻通过掩模层暴露的牺牲层120和绝缘层140。通过 蚀刻在修整掩模层时被掩模层暴露的牺牲层120和绝缘层140来顺序地对牺牲层120和绝缘层140进行若干次蚀刻。因此，可以形成图8C中示出的多个 台阶。

在一些示例性实施例中，每个绝缘层140和每个牺牲层120可以形成一 对，包括在多对绝缘层140和牺牲层120中的一对绝缘层140和牺牲层120 可以沿单一的方向(x轴方向)延伸相同的长度。作为一个例外，延伸相同 长度的绝缘层141还可以在z轴方向上设置在最下面的牺牲层121下方。

当形成了台阶结构时，可以如图8D中示出地形成具有第一层间绝缘层 151和第二层间绝缘层153的层间绝缘层150。在一个实施例中，第一层间绝 缘层151的在z轴方向上的厚度可以在***电路区域P中基本上与水平晶体 管200的水平栅电极202的高度相同。由***电路区域P中的水平栅电极202 产生的弯曲表面可以被第一层间绝缘层151消除。例如，第一层间绝缘层151 可以填充在水平栅电极202和基底105的上表面之间的空间。对此，第一层 间绝缘层151可以包括具有优异的间隙填充性质的HDP氧化物层。

第一层间绝缘层151可以具有基本上与水平栅电极202的高度相同的厚 度，以填充在水平栅电极202和基底105的上表面之间的空间。另一方面， 第一层间绝缘层151可以具有大于或小于水平栅电极202的高度的厚度。虽 然小于水平栅电极202的高度的高度不会消除由水平栅电极202产生的整个 弯曲表面，但是可以使其足够高以至少覆盖形成在蚀刻停止层220的侧部处 的底部弯曲部分，从而减小暴露的弯曲表面的量。

另外，第一层间绝缘层151可以覆盖设置在***电路区域P中的水平晶 体管200和设置在单元区域C中的多个牺牲层120的至少一部分。在图8D 中，第一层间绝缘层151被示出为设置成直到最上面的绝缘层147并设置在 最上面的绝缘层147上，但是不限于此。当第一层间绝缘层151设置在最上 面的绝缘层147上时，第一层间绝缘层151可以设置为邻近于随后形成的通 道。如示出的，在图8D的实施例中，第一层间绝缘层151可以形成为单个 连续的层，所述单个连续的层共形地形成在单元区域C的阶梯台阶部分上并 从***电路区域P上的电路元件连续地延伸直至单元区域C的连接区域CT 的一部分或全部。

可以在遍及单元区域C和***电路区域P的基底105上形成第二层间绝 缘层153。例如，第二层间绝缘层153可以设置在单元区域C中的基底105 或者具有台阶的多个绝缘层140和牺牲层120上，并且可以设置在***电路 区域P中的基底105或者覆盖水平晶体管200的蚀刻停止层220上。

同时，在单元区域C和***电路区域P的至少一部分中，第二层间绝缘 层153的厚度可以大于在最上面的牺牲层126和基底105的上表面之间的距 离。第一层间绝缘层151可以具有能够填充在水平栅电极202和基底105的 上表面之间的空间的厚度。因此，第一层间绝缘层151可以具有比第二层间 绝缘层153的厚度相对小的厚度。因此，被示出为从第一层间绝缘层151的 上表面到第二层间绝缘层153的上表面之间的距离的第二层间绝缘层153的 厚度可以大于在最上面的牺牲层126和基底105的在单元区域C和***电路 区域P中的至少一部分中的上表面之间的距离。

由于第二层间绝缘层153具有比第一层间绝缘层151相对大的体积的特 性，因此可以使用TEOS氧化物层来有效地形成第二层间绝缘层153。通过 利用沉积速度高的TEOS氧化物层形成第二层间绝缘层153，可以缩短工艺 时间并且可以在形成第二层间绝缘层153的工艺中改善整体工艺效率。为了 利用沉积速度高但间隙填充性质低的TEOS氧化物层来形成第二层间绝缘层 153，可以在形成第二层间绝缘层153之前形成包括HDP氧化物层的第一层 间绝缘层151。

当形成了层间绝缘层150时，可以如图8E中示出地形成通道110。为了 形成通道110，可以形成在z轴方向上穿过多个绝缘层140和多个牺牲层120 的开口。可以根据通道110的数量形成多个开口，可以在垂直于z轴的x-y 平面上以z字形的形式设置多个开口，以使多个开口彼此分隔开。类似于参 照图8C描述的形成台阶结构的方法，可以通过暴露其上由掩模层形成多个开 口的区域并各向异性地蚀刻该暴露的区域来形成多个开口。多个开口中的每 个可以暴露基底105的上表面或使基底105凹陷预定的深度。

可以通过原子层沉积(ALD)方法或化学气相沉积(CVD)方法在多个 开口的内壁和底表面上形成电荷存储层164和隧道层166。电荷存储层164 和隧道层166可以从邻近于多个牺牲层120和多个绝缘层140的区域顺序地 堆叠，通道110可以形成隧道层166的内表面。通道110可以具有预定的厚 度，例如，多个开口中的每个开口的直径的1/50至1/5。类似于电荷存储层 164和隧道层166，可以通过ALD方法或CVD方法形成通道110。同时，通 道110可以在每个开口的底表面上与基底105接触并电连接到基底105。

可以利用嵌入的绝缘层113填充通道110的内部。可选择地，在形成嵌 入的绝缘层113之前，可以额外地执行在含氢或含氘的气体气氛中热处理其 上形成有包括通道110的结构的氢退火工艺。通过氢退火工艺，可以消除存 在于通道110中的许多晶体缺陷。

以上描述的结构是根据图4中示出的示例性实施例的，但是可以以不同 的结构形成通道110。例如，就在形成用于形成通道110的多个开口之后，可 以在不形成电荷存储层164和隧道层166的情况下形成通道110，然后可以 在通道110的内表面上形成嵌入的绝缘层113。这里，类似于阻挡层162，隧 道层166和电荷存储层164可以在形成栅电极层130之前形成，并且设置在 阻挡层162的外表面上以包围栅电极层130。

接下来，可以执行平面化工艺以去除覆盖最上面的层间绝缘层150的不 必要的半导体材料和绝缘材料。接下来，可以使用蚀刻工艺部分地去除嵌入 的绝缘层113的上部，然后可以在去除的部分上沉积用于形成导电层115的 材料。接下来，还可以执行平面化工艺以形成导电层115。如上所述，由于 在本示例性实施例中第一层间绝缘层151甚至设置在绝缘层147上，因此第 一层间绝缘层151可以从***电路区域P到通道110是连续的。

当形成了通道110时，可以通过去除多个牺牲层120如图8F中示出地形 成水平开口Th。如果去除了多个牺牲层120，则可以在多个绝缘层140之间 形成多个水平开口Th。可以通过在多个水平开口Th中沉积导电材料来形成 多个栅电极层130。

参照图8G，可以在水平开口Th中形成阻挡层162和栅电极层131至136 (130)。当在水平开口Th中顺序地形成阻挡层162和栅电极层130时，类似 于电荷存储层164和隧道层166，可以通过ALD工艺、CVD工艺或物理气相 沉积(PVD)工艺来形成阻挡层162。由于在形成栅电极层130之前形成阻 挡层162，所以阻挡层162可以具有如图8I中示出的包围栅电极层130的形 状。可以由诸如钨(W)的导电材料形成栅电极层130。

由于第一层间绝缘层151设置为如图8D中示出地覆盖最上面的牺牲层 126，因此第一层间绝缘层151可以如图8G中示出地覆盖最上面的栅电极层 136。然而，第一层间绝缘层151的结构不限于此，第一层间绝缘层151可以 形成为覆盖多个栅电极层130的一部分。

当形成了阻挡层162和栅电极层130时，可以通过在平行于通道110的z轴方向上执行蚀刻工艺来形成用于形成接触插塞170的多个竖直开口Tv和 Tv'，如图8H中所示。形成多个竖直开口Tv和Tv'的蚀刻工艺可以包括形成 掩模层和相对于多个栅电极层130选择性地蚀刻第二层间绝缘层153和多个 绝缘层140，其中，在掩膜层中对应于竖直开口Tv和Tv'的区域是敞开的。 通过相对于包括在多个栅电极层130中的材料而选择性地蚀刻包括在第二层 间绝缘层153和多个绝缘层140中的材料，可以形成分别延伸到栅电极层130 和水平栅电极202的竖直开口Tv和Tv'。在一些示例性实施例中，由于宽高 比高，竖直开口Tv和Tv'可以具有锥形的结构(倾斜的侧部)，使得竖直开口 Tv和Tv'的宽度朝向基底105减小。

如图8I中示出的，在去除用于形成多个竖直开口Tv和Tv'的掩模层之后， 可以通过利用导电材料填充多个竖直开口Tv和Tv'来形成接触插塞171至176 (170)和230。类似于栅电极层130，接触插塞170和230可以包括导电材 料(例如W)，因此可以被称作导电通路。设置在单元区域C中的接触插塞 170中的每个可以穿过位于台阶结构中的上部上的绝缘层140，以电连接到栅 电极层130。用于形成每个接触插塞170以电连接到栅电极层130的竖直开 口Tv可以延伸以具有能够穿过包围栅电极层130的阻挡层162的深度。同时， 连接到***电路区域P中的水平栅电极202的***接触插塞230可以形成为 直接连接到水平栅电极202或相对于水平栅电极202在y轴方向上错开。接 下来，参照图8J，可以在设置在单元区域C中的多个接触插塞170上形成多 条互连线181至186(180)。可以在形成在通道110上的导电层115上形成位 线190。可以在平行于位线190的方向上或在与多个栅电极层130延伸的方 向交叉的方向上形成多条互连线180。多条互连线180可以使形成在z轴方向 上的同一高度处的至少一些栅电极层130彼此电连接。同时，可以在***接 触插塞230上形成导电焊盘240。

图9A至图9H示出了制造图5中示出的存储器装置300的方法。图9A 至图9H是根据工艺顺序的沿图5的透视图的y轴方向截取的剖视图。

参照图9A，类似于图8A，可以在基底305上形成水平晶体管400。可 以在***电路区域P中形成水平晶体管400。水平晶体管400可以包括水平 源极区域403、水平漏极区域404和水平栅电极402，可以在水平栅电极402 和基底305之间形成栅极绝缘层401。可以在水平源极区域403和水平漏极 区域404的外部形成器件隔离层410，可以在器件隔离层410和水平晶体管400上形成蚀刻停止层420。

在图9A中，可以分别在水平栅电极402的上表面和侧表面上设置覆盖 层405和栅极分隔件406。类似于图8A的示例性实施例，可以通过使用MTO 方法沉积氧化硅层并在回蚀刻工艺中蚀刻该氧化硅层来形成覆盖层405和栅 极分隔件406。这里，在参照图9A至图9H描述的存储器装置300中，可以 选择性地省略覆盖层405和栅极分隔件406。

接下来，参照图9B，可以在水平晶体管400上形成第一层间绝缘层351。 不同于图4中示出的存储器装置100，图5中示出的存储器装置300的第一 层间绝缘层351可以包括形成在***电路区域P中的水平晶体管400上的绝 缘层。如图9B中所示，可以仅在***电路区域P中形成第一层间绝缘层351。 因此，在蚀刻栅电极层330和绝缘层340的随后的工艺中，第一层间绝缘层 351可以保护水平晶体管400。

可以在水平晶体管400上形成第一层间绝缘层351以去除在水平晶体管 400的上表面和基底305之间产生的台阶。具体地讲，当在***电路区域P 中设置多个水平晶体管400时，第一层间绝缘层351可以填充在多个水平栅 电极402之间的空间。第一层间绝缘层351可以具有基本上平行于基底305 的上表面的第一表面和将该第一表面连接到基底305的上表面的第二表面。 为了形成基本上平行于基底305的上表面的第一表面，第一层间绝缘层351 可以包括具有优异的间隙填充性质的HDP氧化物层。

如图9C中所示，在形成第一层间绝缘层351之后，可以在基底305的 上表面和第一层间绝缘层351的第一表面上形成多个栅电极层331至336(330) 和多个绝缘层341至347(340)。多个栅电极层330和多个绝缘层340可以 完全覆盖第一层间绝缘层351的第一表面和第二表面，并且在单元区域C和 ***电路区域P之间具有台阶结构。

不同于参照图8A至图8J描述的制造存储器装置100的方法，可以在多 个绝缘层340之间直接堆叠根据本公开的示例性实施例的多个栅电极层330。 多个栅电极层330可以包括具有优异的电导率的材料，例如多晶硅。

接下来，参照图9D，可以在多个栅电极层330和多个绝缘层340上形成 掩模层，可以通过蚀刻由掩模层暴露的区域来形成具有台阶结构的焊盘区域。 在一个实施例中，为了在沿z轴方向彼此邻近的栅电极层330和绝缘层340 之间形成台阶，在交替地堆叠在基底305上的多个栅电极层330和多个绝缘 层340上形成预定的掩模层，并且可以蚀刻通过掩模层暴露的栅电极层330 和绝缘层340。为了形成图9D中示出的多个台阶结构，可以通过蚀刻在修整 掩模层时由掩模层暴露的栅电极层330和绝缘层340来顺序地对栅电极层330 和绝缘层340进行若干次蚀刻。

在一些示例性实施例中，每个绝缘层340和每个栅电极层330可以形成 一对，包括在多个所述对中的绝缘层340和栅电极层330可以沿单一的方向 (x轴方向)延伸相同的长度。作为一个例外，基本上延伸相同长度的绝缘 层341还可以设置在z轴方向上的最下面的栅电极层331下面。

当形成了台阶结构时，可以如图9E中示出地形成第二层间绝缘层353。 不同于形成在***电路区域P中的水平晶体管400上的第一层间绝缘层351， 第二层间绝缘层353可以形成在遍及单元区域C和***电路区域P的基底105 上。例如，第二层间绝缘层353可以设置在基底305或者在单元区域C中的 具有台阶结构的多个栅电极层330和多个绝缘层340上，并且可以覆盖基底 305的上表面和第一层间绝缘层351。

第二层间绝缘层353可以设置为遍及单元区域C和***电路区域P，在 单元区域C和***电路区域P的至少一部分中第二层间绝缘层353的厚度可 以大于在基底305的上表面和最上面的栅电极层336之间的距离。具体地讲， 在设置在第一层间绝缘层351的第二表面与多个栅电极层330之间的部分中， 第二层间绝缘层353的厚度可以大于在基底305的上表面和最上面的栅电极 层336的之间的距离。

由于第二层间绝缘层353具有比第一层间绝缘层351相对大的体积的结 构特性，因此可以使用TEOS氧化物层来有效地形成第二层间绝缘层353。 通过利用具有高沉积速度的TEOS氧化物层形成第二层间绝缘层353，可以 缩短工艺时间并可以在形成第二层间绝缘层353的工艺中改善整体工艺效率。 在其他的示例性实施例中，第二层间绝缘层353可以包括HDP氧化物层和 TEOS氧化物层。与TEOS氧化物层相比，HDP氧化物层可以以较小的体积占据第二层间绝缘层。

当形成了第二层间绝缘层353时，可以如图9F中示出地形成通道310。 为了形成通道310，可以形成在z轴方向上穿过多个绝缘层340和多个栅电极 层330的开口，开口的数量可以对应于通道310的数量。可以在垂直于z轴 的x-y平面上以z字形的形式设置多个开口，以使多个开口彼此分隔开。通 道310可以与基底305的上表面接触或使基底105在z轴方向上凹陷预定的 深度。

可以使用ALD工艺或CVD工艺在用于形成通道310的每个开口的内侧 表面和底表面中形成阻挡层362、电荷存储层364和隧道层366。可以从邻近 于多个栅电极层330和多个绝缘层340的区域顺序地堆叠阻挡层362、电荷 存储层364和隧道层366，通道310可以形成隧道层366的内表面。通道310 可以具有预定的厚度，例如，多个开口中的每个开口的直径的1/50至1/5。 类似于阻挡层362、电荷存储层364和隧道层366，可以通过ALD方法或CVD 方法形成通道310。同时，通道310可以与基底305接触并电连接到在每个 开口的底表面上的基底305。

可以利用嵌入的绝缘层313填充通道310的内部。可选择地，在形成嵌 入的绝缘层313之前，可以额外地执行在含氢或含氘的气体气氛中热处理其 上形成有包括通道310的结构的氢退火工艺。通过氢退火工艺，可以消除存 在于通道310中的许多晶体缺陷。

接下来，可以执行平面化工艺以去除覆盖第二层间绝缘层353的不必要 的半导体材料和绝缘材料。接下来，可以使用蚀刻工艺等部分地去除嵌入的 绝缘层313的上部，然后可以在去除的部分上沉积用于形成导电层315的材 料。接下来，还可以执行平面化工艺以形成导电层315。

如图9G中所示，当形成了通道310时，可以通过在平行于通道310的z 轴方向上执行蚀刻工艺来形成用于形成接触插塞370的多个竖直开口Tv和 Tv'。形成多个竖直开口Tv和Tv'的蚀刻工艺可以包括形成掩模层和相对于多 个栅电极层330选择性地蚀刻第一层间绝缘层351和第二层间绝缘层353以 及多个绝缘层340，其中，在掩膜层中对应于竖直开口Tv和Tv'的区域是敞 开的。通过相对于包括在多个栅电极层330中的材料而选择性地蚀刻包括在 第一层间绝缘层351和第二层间绝缘层353以及多个绝缘层340中的材料， 可以形成延伸到单元区域C中的每个栅电极层330的竖直开口Tv，如图9G 中所示。同时，由于高的宽高比，竖直开口Tv和Tv'可以具有锥形的结构(倾 斜的侧部)，使得竖直开口Tv和Tv'的宽度朝向基底305减小。

在形成用于形成多个竖直开口Tv和Tv'的掩模层之后，可以在多个竖直 开口Tv和Tv'中形成包括导电材料的接触插塞371至376(370)，如图9H中 所示。接触插塞370和430可以包括导电材料，例如钨(W)。包括在单元区 域C中的多个接触插塞370可以穿过位于台阶结构的上部上的绝缘层340， 以被电连接到位于绝缘层340下方的栅电极层330。同时，连接到***电路 区域P中的水平栅电极402的***接触插塞430可以直接连接到水平栅电极402或者在图9H的y轴方向上相对于水平栅电极402错开。

接下来，可以在多个接触插塞370上形成多条互连线381至386(380)。 可以在位于通道310上的导电层315上形成位线390。可以在平行于位线390 的方向上或在与多个栅电极层330延伸所沿的方向交叉的方向上形成多条互 连线380。多条互连线380可以使在z轴方向上形成在相同高度的至少一些栅 电极层330彼此电连接。同时，可以在***接触插塞230上形成导电焊盘440。

图10A至图10L示出了制造图6中示出的存储器装置500的方法。图 10A至图10L是根据工艺顺序的沿图6的透视图的y轴方向截取的剖视图。

参照图10A，可以在根据本公开的示例性实施例的制造存储器装置500 的工艺中限定单元区域C和***电路区域P。如图10A中所示，***电路区 域P可以包括一个或更多个电路元件，所述一个或更多个电路元件可以包括 形成在基底505上的水平晶体管600。水平晶体管600可以具有与参照图8A 和图9A描述的水平晶体管200和水平晶体管400的结构类似的结构。

参照图10B，可以在单元区域C和***电路区域P中交替地堆叠多个牺 牲层521至524和多个绝缘层541至545。交替地堆叠在***电路区域P中 的多个牺牲层521至524和多个绝缘层541至545可以由于水平晶体管600 的水平栅电极602和栅极分隔件606而具有弯曲表面。

接下来，参照图10C，可以通过蚀刻多个牺牲层521至524和多个绝缘 层541至545来形成具有台阶结构的焊盘区域。为了形成焊盘区域，可以在 多个牺牲层521至524和多个绝缘层541至545上形成掩模层，可以蚀刻通 过掩模层暴露的表面。设置为最靠近基底505的上表面的牺牲层521以及绝 缘层541和542可以延伸以在x轴方向上具有最大长度。

在形成具有台阶结构的焊盘区域之后，可以在单元区域C和***电路区 域P中形成第一层间绝缘层551，如图10D中所示。第一层间绝缘层551可 以在***电路区域P中覆盖基底505的上表面和蚀刻停止层620，并且可以 在单元区域C中形成在每个焊盘区域的多个牺牲层521至524和绝缘层541 至545上。这样，第一层间绝缘层551可以从***电路区域P中的第一电路 元件连续地延伸到***电路区域P中，以覆盖形成焊盘区域的多个台阶。第 一层间绝缘层551可以包括HDP氧化物层和TEOS氧化物层中的至少一种， 并优选地包括HDP氧化物层。在形成第一层间绝缘层551之后，可以通过执 行CMP工艺来使第一层间绝缘层551的上表面平面化，直到第一层间绝缘层 551的上表面变为与最上面的绝缘层545的上表面共面。

接下来，参照图10E，可以在最上面的绝缘层545和第一层间绝缘层551 的上表面上额外地交替堆叠多个牺牲层525至528和多个绝缘层546至549。 与图4和图5中示出的存储器装置100和存储器装置300相比，图6中示出 的存储器装置500可以包括数量相对多的存储器单元MC1至MC6。当在制 造图6中示出的存储器装置500中应用与制造图4中示出的存储器装置100 的方法相同的方法时，会因交替地堆叠在水平晶体管600的弯曲表面上的多个牺牲层521至528和多个绝缘层541至549而产生空隙。

因此，在本示例性实施例中，为了有助于避免空隙产生，可以在两个或 更多个单独的分开的工艺中交替地堆叠多个牺牲层521至528和多个绝缘层 541至549。尽管在图10A至图10L中示出的示例性实施例中通过两个单独 的工艺来形成多个牺牲层521至528和多个绝缘层541至549，但是可以以 三个或更多个工艺步骤来形成多个牺牲层521至528和多个绝缘层541至549。

参照图10F，通过蚀刻设置在第一层间绝缘层551上的多个牺牲层524 至528和多个绝缘层545至549来形成具有台阶结构的焊盘区域。蚀刻设置 在第一层间绝缘层551上的多个牺牲层525至528和多个绝缘层546至549 的方法可以与参照图10C描述的方法相同。

接下来，参照图10G，在第一层间绝缘层551上形成第二层间绝缘层553。 在一个实施例中，第二层间绝缘层553可以具有比第一层间绝缘层551的体 积相对大的体积，并且可以包括具有高沉积速度的TEOS氧化物层。第二层 间绝缘层553可以覆盖通过将设置为高于第一层间绝缘层551的牺牲层525 至528和绝缘层546至549蚀刻而形成的焊盘区域，并且覆盖最上面的牺牲 层549的上表面。

在形成第二层间绝缘层553之后，可以如图10H中示出地形成通道510。 为了形成通道510，可以蚀刻第二层间绝缘层553以及多个绝缘层541至549 和多个牺牲层521至528以形成开口。开口可以形成为使基底505的上表面 凹陷预定的深度。在开口中，可以从开口的侧壁顺序地形成电荷存储层564 和隧道层566。可以使用如上所述的ALD工艺或CVD工艺来形成电荷存储 层564和隧道层566。

可以在隧道层566的内表面上形成通道510，可以利用嵌入的绝缘层513 来填充通道510的内部。可选择地，在形成嵌入的绝缘层513之前，可以额 外地执行在含氢或含氘的气体气氛中热处理其上形成有包括通道510的结构 的氢退火工艺。通过氢退火工艺，可以消除存在于通道510中的许多晶体缺 陷。

接下来，可以执行平面化工艺以去除覆盖第二层间绝缘层553的不必要 的半导体材料和绝缘材料。接下来，可以使用蚀刻工艺等部分地去除嵌入的 绝缘层513的上部，然后可以在去除的部分上沉积用于形成导电层515的材 料。接下来，还可以执行平面化工艺以形成导电层515。

在形成通道510之后，可以通过去除多个牺牲层521至528来形成水平 开口Th。参照图10I，去除多个牺牲层521至528以在多个绝缘层541至549 之间形成水平开口Th。接下来，参照图10J，可以在水平开口Th中形成阻挡 层562和栅电极层531至538(530)。

可以类似于电荷存储层564和隧道层566地使用ALD工艺或CVD工艺 来形成阻挡层562，并且阻挡层562可以具有包围栅电极层530的形状。栅 电极层530可以包括具有优异的电导率的材料，例如钨(W)。

接下来，参照图10K，可以通过在平行于通道510的z轴方向上执行蚀 刻工艺来形成用于形成接触插塞570和630的多个竖直开口Tv和Tv'。形成 多个竖直开口Tv和Tv'的蚀刻工艺可以包括形成掩模层和相对于多个栅电极 层530选择性地蚀刻第一层间绝缘层551和第二层间绝缘层553以及多个绝 缘层540，其中，在掩膜层中对应于竖直开口Tv和Tv'的区域是敞开的。通 过相对于包括在多个栅电极层530中的材料而选择性地蚀刻包括在第一层间 绝缘层551和第二层间绝缘层553以及多个绝缘层540中的材料，可以形成 延伸到每个栅电极层530的竖直开口Tv和Tv'。在一些示例性实施例中，由 于高的宽高比，竖直开口Tv和Tv'可以具有锥形的结构(倾斜的侧部)，使得 竖直开口Tv和Tv'的宽度朝向基底505减小。

形成在单元区域C中的第一竖直开口Tv可以具有暴露形成在单元区域 C中的每个栅电极层530的深度。另外，可以设置形成在***电路区域P中 的第二竖直开口Tv'以形成电连接到形成在***电路区域P中的水平晶体管 600的水平栅电极602的***接触插塞630。

参照图10L，可以利用导电材料填充第一竖直开口Tv和第二竖直开口 Tv'中的每个，以形成多个接触插塞570和630。可以在单元区域C中的多个 接触插塞570上形成多条互连线581至588(580)，以电连接被设置为在z 轴方向上具有同一高度的多个栅电极层530。同时，通道510可以通过导电 层515电连接到位线590，可以在***接触插塞630上形成导电焊盘640。

图11A至图11O示出了制造图7中示出的存储器装置700的方法。图 11A至图11O是根据工艺顺序的沿图7的透视图的y轴方向截取的剖视图。

首先，参照图11A，可以限定单元区域C和***电路区域P，***电路 区域P可以包括一个或更多个电路元件。所述一个或更多个电路元件可以包 括形成在基底705上的水平晶体管800，水平晶体管800可以具有与图8A、 图9A和图10A中示出的水平晶体管200、水平晶体管400和水平晶体管600 的结构类似的结构。

水平晶体管800可以包括水平源极区域803、水平漏极区域804和水平 栅电极802，可以在水平栅电极802和基底705之间形成栅极氧化物层801。 可以在水平源极区域803和水平漏极区域804的外部形成器件隔离层810， 可以在器件隔离层810和水平晶体管800上形成蚀刻停止层820。

可以分别在图11A中的水平栅电极802的上表面和侧表面上形成覆盖层 805和栅极分隔件806。类似于图8A、图9A和图10A的示例性实施例，可 以通过例如使用MTO工艺沉积氧化硅层并使用回蚀刻工艺蚀刻氧化硅层来 形成覆盖层805和栅极分隔件806。然而，在参照图11A至图11O描述的制 造存储器装置700的工艺中，可以选择性地省略覆盖层805和栅极分隔件806。

参照图11B，可以在包括在***电路区域P中的水平晶体管800上形成 第一层间绝缘层751。第一层间绝缘层751可以具有对于使水平晶体管800 的上表面不被暴露的足够的厚度，并且可以仅形成在***电路区域P中。可 以例如通过在基底705的整个上表面上沉积第一层间绝缘层751并仅将蚀刻 工艺应用到单元区域C来仅在***电路区域P中形成第一层间绝缘层751。

在一个实施例中，第一层间绝缘层751可以包括具有优异的间隙填充性 质的HDP氧化物层，从而有效地填充通过水平晶体管800和基底705形成的 弯曲表面。第一层间绝缘层751可以在形成栅电极层730和绝缘层740的工 艺期间保护水平晶体管800。

当形成第一层间绝缘层751时，可以在基底705的上表面和第一层间绝 缘层751的上表面上形成牺牲层721和722以及绝缘层741、742和743的一 部分，如图11C中所示。如图11C中示出的，牺牲层721和722以及绝缘层 741、742和743可以在单元区域C和***电路区域P之间(更具体地，在第 一层间绝缘层751的边界)具有台阶结构。

接下来，参照图11D，可以蚀刻在图11C中描述的工艺中形成的牺牲层 721和722以及绝缘层741、742和743，以形成具有台阶结构的焊盘区域。 参照图11D，在堆叠方向上(z轴方向)位于更靠近基底705的牺牲层721 可以沿x轴方向延伸得相对长。因此，可以形成在牺牲层721和722以及绝 缘层741、742和743之间的台阶结构。为了形成图11D中示出的台阶结构， 可以通过蚀刻在修整掩模层时由掩模层暴露的牺牲层721和722以及绝缘层 741、742和743来顺序地对牺牲层721和722以及绝缘层741、742和743 进行若干次蚀刻。

当形成了台阶结构时，可以如图11E中示出地形成第二层间绝缘层752。 第二层间绝缘层752可以填充通过牺牲层721和722以及绝缘层741、742和 743形成的台阶结构和第一层间绝缘层751之间的空间。因此，类似于第一 层间绝缘层751，第二层间绝缘层752可以包括具有优异的间隙填充性质的 HDP氧化物层。在形成第二层间绝缘层752之后，可以执行CMP工艺，使 得第二层间绝缘层752和第一层间绝缘层751的上表面变成如图11F中示出 的共面。在一些实施例中，图11F中描述的第一层间绝缘层751和第二层间 绝缘层752的上表面以及最上面的绝缘层743的上表面可以变成共面。可以 看出，第二层间绝缘层752从最外面的牺牲层721的外部延伸到单元区域C 中，以覆盖至少一个绝缘层742的顶表面。

当形成了第二层间绝缘层752时，还可以如图11G中示出地形成牺牲层 723至726和绝缘层744至747。当形成了牺牲层723至726和绝缘层744至 747时，可以通过蚀刻牺牲层723至726和绝缘层744至747来形成具有台 阶结构的焊盘区域，如图11H中所示。因此，如图11H中所示，可以形成其 中多个牺牲层721-726(720)和绝缘层741至747(740)在x轴方向上延伸 不同的长度的多个焊盘区域。

参照图11I，可以在第一层间绝缘层751和第二层间绝缘层752上形成第 三层间绝缘层753。第三层间绝缘层753可以具有比第一层间绝缘层751和 第二层间绝缘层752的体积相对大的体积。因此，第三层间绝缘层753可以 包括具有高沉积速度的TEOS氧化物层。第三层间绝缘层753可以覆盖通过 蚀刻牺牲层723至726和绝缘层744至747形成的焊盘区域以及最上面的牺 牲层726的上表面，其中，牺牲层723至726和绝缘层744至747被设置成 比第一层间绝缘层751和第二层间绝缘层752高。

当形成了第三层间绝缘层753时，可以如图11J中示出地形成通道710。 为了形成通道710，可以蚀刻第三层间绝缘层753、多个绝缘层740和多个牺 牲层720以形成开口。可以形成开口以使基底705的上表面凹陷，可以从开 口的侧壁顺序地形成电荷存储层764和隧道层766。可以使用如上所述的ALD 方法或CVD方法来形成电荷存储层764和隧道层766。

可以在隧道层766的内表面上形成通道710，可以利用嵌入的绝缘层713 来填充通道710的内部。可选择地，在形成嵌入的绝缘层713之前，可以额 外地执行在含氢或含氘的气体气氛中热处理其上形成有包括通道710的结构 的氢退火工艺。通过氢退火工艺，可以消除存在于通道710中的许多晶体缺 陷。

接下来，可以执行平面化工艺以去除覆盖第三层间绝缘层753的不必要 的半导体材料和绝缘材料。接下来，可以使用蚀刻工艺部分地去除嵌入的绝 缘层713的上部，然后可以在去除的部分上沉积用于形成导电层715的材料。 接下来，还可以执行平面化工艺以形成导电层715。

在形成通道710之后，可以去除多个牺牲层720以形成水平开口Th。参 照图11K，可以去除多个牺牲层720以在多个绝缘层740之间形成水平开口 Th。如图11L中所示，可以在水平开口Th中形成阻挡层762和栅电极层731 至738(730)。类似于电荷存储层764和隧道层766，可以使用ALD工艺或 CVD工艺来形成阻挡层762，并且阻挡层762具有包围栅电极层730的形状。 栅电极层730可以包括具有优异的电导率的材料，例如钨(W)。

接下来，参照图11M，可以通过在平行于通道710的z轴方向上执行蚀 刻工艺来形成用于形成接触插塞770和830的多个竖直开口Tv和Tv'。形成 多个竖直开口Tv和Tv'的蚀刻工艺可以包括形成掩模层和相对于多个栅电极 层730选择性地蚀刻层间绝缘层750和多个绝缘层740，其中，在掩膜层中 对应于竖直开口Tv和Tv'的区域是敞开的。通过相对于包括在多个栅电极层 730中的材料而选择性地蚀刻包括在层间绝缘层750和多个绝缘层740中的 材料，可以形成延伸到单元区域C中的栅电极层730中每个的栅电极层的竖 直开口Tv。在一些示例性实施例中，由于宽高比高，竖直开口Tv和Tv'可以 具有锥形的结构(倾斜的侧部)，使得竖直开口Tv和Tv'的宽度朝向基底705 减小。

形成在单元区域C中的第一竖直开口Tv可以具有暴露形成在单元区域 C中的栅电极层730中的每个的深度。另外，可以设置形成在***电路区域P 中的第二竖直开口Tv'，以形成电连接到形成在***电路区域P中的水平晶体 管800的水平栅电极802的***接触插塞830。

参照图11N和图11O，可以通过利用导电材料填充第一竖直开口Tv和 第二竖直开口Tv'中的每个来形成多个接触插塞770和830。多条互连线781 至786(780)可以形成在单元区域C中的多个接触插塞770上，以电连接在 z轴方向上设置在同一高度的多个栅电极层730。同时，通道710可以通过导 电层715电连接到位线790，导电焊盘840可以形成在***接触插塞830上。

图12和图13是示出包括根据本公开的示例性实施例的存储器装置的电 子装置的框图。

图12是示出包括根据本公开的示例性实施例的存储器装置的存储设备 的框图。

参照图12，根据本公开的示例性实施例的存储设备1000可以形成为包 括与主机HOST以及存储数据的存储器1020-1、1020-2和1020-3通信的控制 器1010。存储器1020-1、1020-2和1020-3中的每个可以包括根据本公开中 的各个示例性实施例的存储器装置。

与控制器1010通信的主机HOST可以是其中安装有存储设备1000的各 种电子设备。例如，主机HOST可以是智能手机、数码相机、台式计算机、 膝上型计算机或多媒体播放器等。控制器1010可以接收从主机HOST传送的 用于数据读取或数据写入的请求，以产生用于在存储器1020-1、1020-2和 1020-3中存储数据或从存储器1020-1、1020-2和1020-3提取数据的命令CMD。

如图12中所示，一个或更多个存储器1020-1、1020-2和1020-3可以在 存储设备1000中并联地连接到控制器1010。通过将多个存储器1020-1、1020-2 和1020-3并联连接到控制器1010，可以形成容量高的存储设备1000，例如 固态驱动器(SSD)。

图13是示出包括根据本公开的示例性实施例的存储器装置的电子装置。

参照图13，根据本公开的一个示例性实施例的电子装置2000可以形成 为包括通信部分(通信单元)2010、输入端2020、输出端2030、存储器2040 和处理器2050。

通信部分2010可以包括诸如无线互联网模块、短程互联网模块、GPS 模块或移动通信模块等的有线/无线通信模块。包括在通信部分2010中的有 线/无线通信模块可以连接到使用各种通信标准的外部通信网络，以传送或接 收数据。

输入端2020可以是为了用户控制电子装置2000的操作而设置的模块， 并且可以包括机械开关、触摸屏和声音识别模块。另外，输入端2020可以包 括通过轨迹球或激光指示器操作的鼠标(手指鼠标装置)，并还包括用户可以 向其输入数据的各种感测模块。

输出端2030可以以音频格式或视频格式输出在电子装置2000中处理的 信息，存储器2040可以存储用于处理或控制处理器2050的程序或数据。存 储器2040可以包括参照图1至图7描述的根据本公开中的各个示例性实施例 的一个或更多个存储器装置，处理器2050可以根据需要的操作将命令传递到 存储器2040并可以存储或提取数据。

存储器2040可以被嵌入在电子装置2000中，或使用额外的接口与处理 器2050通信。当存储器2040使用额外的接口与处理器2050通信时，处理器 2050可以使用各种接口标准(例如SD、SDHC、SDXC、MICRO SD和USB) 在存储器2040中存储数据或从存储器2040提取数据。

处理器2050可以控制包括在电子装置2000中的每个部件的操作。处理 器2050可以执行与语音呼叫、视频呼叫和数据通信等有关的控制或处理，或 者与播放多媒体或管理多媒体有关的控制或处理。另外，处理器2050可以处 理通过输入端2020从用户传送的输入，并且通过输出端2030输出其结果。 此外，处理器2050可以在存储器2040中存储为控制电子装置2000的操作而 需要的数据，或者从存储器2040提取数据。

在根据本公开中的示例性实施例的存储器装置中，可以简化在单元区域 和***电路区域中形成层间绝缘层的工艺。因此，可以降低在制造存储器装 置的工艺中的总体难度和成本。具体地讲，即使在具有较大量的堆叠的栅电 极层的高集成度的存储器装置中，也可以简化形成层间绝缘层的工艺。

虽然已经在上面示出并描述了示例性实施例，但本领域技术人员将清楚 的是，在不脱离由权利要求书限定的本公开的精神和范围的情况下，可以做 出修改和变化。