具体实施方式

目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。

图1至图3，是一种半导体结构的形成方法中各步骤对应的结构示意图。

如图1所示，提供基底，所述基底包括第一器件区I和第二器件区II，所述第一器件区I用于形成第一型晶体管，所述第二器件区II用于形成第二型晶体管，所述基底包括衬底1、分立于所述衬底1上的鳍部2，所述鳍部2的延伸方向与第一器件区I和第二器件区II的交界处延伸方向相同，所述基底还包括横跨所述鳍部2的栅极结构(图中未示出)，所述栅极结构覆盖所述鳍部2的部分顶壁和部分侧壁；在所述第一器件区I的栅极结构两侧的所述鳍部2中形成第一源漏掺杂层3；形成覆盖所述第一器件区I和第二器件区II的所述基底的侧墙材料层5；形成位于所述第一源漏掺杂层3上且露出所述第二器件区II的遮挡层4。

如图2所示，刻蚀所述第二器件区II的栅极结构两侧的所述侧墙材料层5和部分厚度的所述鳍部2，在所述鳍部2中形成凹槽6，

如图3所示，在所述凹槽6中形成第二源漏掺杂层7；形成所述第二源漏掺杂层7后，去除所述遮挡层4。

所述遮挡层4的形成步骤通常包括：形成覆盖第一器件区I和第二器件区II的遮挡材料层；图形化所述遮挡材料层，剩余的位于所述第一器件区I的所述遮挡材料层作为遮挡层4，在实际图形化的过程中，存在套刻误差，易露出部分所述第一源漏掺杂层3上的侧墙材料层5，在刻蚀所述第二器件区II的栅极结构中形成凹槽6的步骤中，易去除所述遮挡层4露出的所述第一源漏掺杂层3上的侧墙材料层5，使得所述第一源漏掺杂层3的部分区域被暴露，在所述凹槽6中形成第二源漏掺杂层7的步骤中，易在所述遮挡层4露出的所述第一源漏掺杂层3上形成杂质外延层8(如图3所示)，所述杂质外延层8易与其他器件桥接，导致半导体结构的电学性能较差。

图4至图8是另一种半导体结构的形成方法中各步骤对应的结构示意图。

如图4和图5所示，图5为图4在aa处的剖面图，提供基底，所述基底包括第一器件区I和第二器件区II，所述第一器件区I和第二器件区II用于形成不同导电类型的器件，所述基底包括衬底50、位于所述衬底50上的鳍部30，以及横跨所述鳍部30的栅极结构10，且覆盖所述鳍部30的部分顶壁和部分侧壁，所述栅极结构10横跨所述第一器件区I和第二器件区II的鳍部30，且覆盖所述鳍部30的部分顶壁和部分侧壁；在所述栅极结构10的侧壁上形成偏移侧墙层80；形成所述偏移侧墙层80后，形成保形覆盖所述偏移侧墙层80和所述栅极结构10的第一侧墙材料层20；刻蚀所述第二器件区II的所述鳍部30，在所述鳍部30中形成第一凹槽(图中未示出)；在所述第一凹槽中形成第一源漏掺杂层(图中未示出)。

需要说明的是，所述第一源漏掺杂层的形成步骤包括：采用选择性外延生长工艺，在所述第一凹槽中形成第一外延层，对所述第一外延层进行原位自掺杂第一型离子，形成第一源漏掺杂层(图中未示出)。在原位自掺杂的过程中，所述偏移侧墙层80的侧壁以及第一侧墙材料层20的侧壁上易形成少量的第一型离子70。

如图6所示，形成所述第一源漏掺杂层后，形成保形覆盖所述栅极结构10、偏移侧墙80以及第一侧墙材料层20的第二侧墙材料层40。

如图7所示，形成覆盖所述第一器件区I，露出所述第二器件区II的遮挡层(图中未示出)；在所述第二器件区II中，以所述遮挡层为掩膜刻蚀所述栅极结构10两侧的所述鳍部30，在所述鳍部30中形成第二凹槽(图中未示出)。

如图8所示，在所述第二凹槽中形成第二源漏掺杂层(图中未示出)，所述第二源漏掺杂层的形成方法与第一源漏掺杂层的形成方向相同，在此不赘述。

所述遮挡层的形成步骤通常包括：形成覆盖第一器件区I和第二器件区II的遮挡材料层，图形化所述遮挡材料层，剩余的位于所述第一器件区I的所述遮挡材料层作为遮挡层，在实际图形化的过程中，为了避免套刻误差的影响，所述遮挡层通常还会覆盖部分区域的第二器件区II，在形成第二凹槽的过程中，剩余的所述第二侧墙材料层40易露出所述第一侧墙材料层20的侧壁上残留的第一型离子70(如图中B)，相应的，在形成第二源漏掺杂层的步骤中，所述第一型离子70易给选择性外延生长提供良好的界面态，导致所述遮挡层露出的部分所述第一侧墙材料层20的侧壁上易形成杂质外延层90，后续在栅极结构10两侧的衬底50上形成层间介质层的过程中，杂质外延层90易阻碍层间介质层的形成，层间介质层中易存在孔洞(void)，导致半导体结构易存在漏电的情况。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，在所述遮挡层以及所述栅极结构的侧壁上形成保护层，所述第二器件区中，所述第二源漏掺杂层通常采用选择性外延生长工艺形成，保护层使得所述栅极结构的侧壁以及所述遮挡层中的所述第一源漏掺杂层不易露出，因此，所述保护层能在外延生长过程中使得栅极结构的侧壁以及遮挡层中的第一源漏掺杂层不易具有外延生长的基础，不易在所述第一器件区和第二器件区交界处的所述栅极结构上，以及所述第一源漏掺杂层上形成杂质外延层，能够降低杂质外延层造成的桥接风险，减小半导体结构漏电流的概率，有利于优化半导体结构的电学性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图9至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图9和图10，图10为图9的俯视图，提供基底，基底包括第一器件区I和第二器件区II，所述第一器件区I用于形成第一型晶体管，所述第二器件区II用于形成第二型晶体管，所述基底包括衬底100、分立于所述衬底100上的沟道结构101，所述沟道结构101的延伸方向与第一器件区I和第二器件区II的交界处延伸方向相同，所述基底还包括横跨所述沟道结构101的栅极结构102，所述栅极结构102覆盖所述沟道结构101的部分顶壁和部分侧壁。

本实施例中，第一器件区I为PMOS(Positive Channel Metal OxideSemiconductor)器件区，第二器件区II为NMOS(Negative channel Metal OxideSemiconductor)器件区。其他实施例中，第一器件区还可为NMOS器件区，第二器件区还可为PMOS器件区。

衬底100为后续形成半导体结构提供工艺平台。本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。相应的，所述沟道结构101为鳍部。其他实施例中，形成的半导体结构为全包围晶体管(GAA)，相应的，所述沟道结构为叠层结构，所述叠层结构包括牺牲层和位于所述牺牲层上的沟道层。

本实施例中，沟道结构101的材料为硅。其他实施例中，沟道结构的材料还可以为锗、碳化硅、砷化镓或镓化铟。

本实施例中，所述栅极结构102为伪栅结构，为后续形成金属栅极结构占据工艺空间。

本实施例中，栅极结构102为叠层结构。具体的，栅极结构102包括栅氧化层(图中未示出)和位于栅氧化层上的栅极层(图中未示出)。

本实施例中，栅氧化层的材料为氧化硅，栅极层的材料为多晶硅。

需要说明的是，栅极结构102的延伸方向与第一器件区I和第二器件区II的交界处延伸方向相垂直。

提供基底的步骤中，还在栅极结构102的侧壁上形成有保护侧墙层104。

保护侧墙层104用于定义后续第一源漏掺杂层和第二源漏掺杂层的形成区域，还用于在半导体结构的形成过程中对栅极结构102的侧壁起到保护作用。

本实施例中，保护侧墙层104的材料为低k介质材料(低k介质材料是指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。保护侧墙层104用于降低栅极结构102与第一源漏掺杂层和第二源漏掺杂层的电容耦合效应，从而提高半导体结构的电学性能。

本实施例中，保护侧墙层104的材料包括：掺杂碳的SiN或掺杂氧的SiN。其他实施例中，所述保护侧墙层的材料包括：SiON、SiBCN或SiCN。

基底还包括：隔离结构103，位于沟道结构101侧部的衬底100上，隔离结构103覆盖沟道结构101的部分侧壁，隔离结构103的顶部表面低于沟道结构101的顶部表面。隔离结构103用于使得各个沟道结构101之间实现电隔离。

本实施例中，隔离结构103的材料为介电材料。具体的，隔离结构103的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构103的材料包括氧化硅。

隔离结构103在形成栅极结构102之前形成。

提供基底的步骤还包括：形成覆盖所述第一器件区I和第二器件区II的第一侧墙材料层(图中未示出)。

所述第一侧墙材料层与保护侧墙层104一同定义后续形成的第一源漏掺杂层的形成区域，且后续在所述栅极结构102两侧的沟道结构101中形成第一源漏掺杂层的过程中，所述第一侧墙材料层能够使得保护侧墙层104不易受损伤。

具体的，所述第一侧墙材料层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一侧墙材料层的材料包括氮化硅。氮化硅具有较高的硬度和致密度，使得所述第一侧墙材料层在后续过程中不易被误刻蚀，且在后续通过选择性外延生长工艺形成第一外延层的过程中，氮化硅不易提供生长界面，使得形成的半导体结构不易出现桥接等问题。

本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第一侧墙材料层。选用原子层沉积工艺，有利于提高第一侧墙材料层的厚度均一性，使第一侧墙材料层的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第一侧墙材料层的保形覆盖能力。其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)或低压炉管工艺形成所述第一侧墙材料层。

参考图11和图12，图12为图11的俯视图，在所述第一器件区I的栅极结构102两侧的所述沟道结构101中形成第一源漏掺杂层107。

在半导体结构工作时，第一源漏掺杂层107用于为第一器件区I中的沟道提供应力，提高沟道中载流子的迁移速率。

本实施例中，第一器件区I用于形成PMOS。在半导体结构工作时，第一源漏掺杂层107为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率。具体的，所述第一源漏掺杂层107的材料为掺杂P型离子的锗化硅或硅。具体的，所述P型离子包括B、Ga和In中的一种或多种。

其他实施例中，第一源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，第一源漏掺杂层为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。具体的，所述第一源漏掺杂层的材料为掺杂N型离子的碳化硅、磷化硅或硅。具体的，所述N型离子包括P、As和Sb中的一种或多种。

具体的，形成所述第一源漏掺杂层107的步骤包括：在所述第一器件区I中，在所述栅极结构102两侧的所述沟道结构中形成第一凹槽(图中未示出)；采用选择性外延生长工艺在第一凹槽中形成第一外延层，对第一外延层进行离子掺杂，形成第一源漏掺杂层107。

所述第一凹槽为形成第一源漏掺杂层提供空间。

形成所述第一凹槽的步骤包括：在所述基底上形成第一遮挡层(图中未示出)，所述第一遮挡层覆盖位于所述第二器件区II的基底，且露出位于所述第一器件区；以所述第一遮挡层为掩膜，刻蚀所述栅极结构102两侧的所述沟道结构101，形成所述第一凹槽。

具体的，所述第一遮挡层露出所述第一器件区I的所述栅极结构102两侧的所述沟道结构101，所述第一凹槽形成在所述栅极结构102两侧的所述沟道结构101中。

形成所述第一凹槽的步骤包括：在所述基底上形成第一遮挡层(图中未示出)，所述第一遮挡层覆盖位于所述第二器件区II的基底和栅极结构102，且露出位于所述第一器件区I的所述栅极结构102两侧的所述沟道结构101；以所述第一遮挡层和第一侧墙材料层为掩膜，刻蚀所述沟道结构101，形成所述第一凹槽。

具体的，所述第一遮挡层露出所述第一器件区I的所述栅极结构102两侧的所述沟道结构101，所述第一凹槽形成在所述栅极结构102两侧的所述沟道结构101中。

本实施例中，所述第一遮挡层的材料为易于去除的材料，后续去除所述第一遮挡层的过程中，不易对所述基底和栅极结构102造成损伤。

本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102两侧的所述沟道结构101，在所述栅极结构102两侧的所述沟道结构101中形成第一凹槽。干法刻蚀工艺具有各向异性刻蚀特点，具有较好的刻蚀剖面控制性，有利于使所述第一凹槽的形貌满足工艺需求，且干法刻蚀工艺有利于精确控制所述第一凹槽的深度。

所述半导体结构的形成方法还包括：在形成所述第一凹槽后，形成所述第一源漏掺杂层107前，去除所述第一遮挡层。

本实施例中，采用灰化工艺去除所述第一遮挡层。

需要说明的是，在形成第一凹槽的过程中，在所述第一器件区I中，所述栅极结构102侧壁上的所述第一侧墙材料层容易被刻蚀去除，剩余的位于所述第二器件区II中的所述第一侧墙材料层作为第一侧墙层108。

本实施例中，采用选择性外延生长工艺(selective epitaxy growth，SEG)在所述第一凹槽中形成第一外延层(图中未示出)，并对第一外延层进行离子掺杂，形成第一源漏掺杂层107。第一外延层通过选择性外延生长工艺所形成，其薄膜纯净度高，生长缺陷少，形成质量高，从而有利于优化半导体结构的性能。

本实施例中，采用原位自掺杂工艺对所述第一外延层进行离子掺杂，形成所述第一源漏掺杂层107。通过采用原位自掺杂的方式，有利于提高第一源漏掺杂层107中掺杂离子浓度的均一性，从而提高第一源漏掺杂层107的质量和性能。其他实施例中，还可以在形成第一外延层后，采用离子注入的方式对第一外延层进行离子掺杂，形成第一源漏掺杂层。

需要说明的是，在采用原位自掺工艺对所述第一外延层进行离子掺杂的过程中，所述栅极结构102的侧壁上易掺杂进P型离子。

参考图13和图14，形成位于所述第一源漏掺杂层107上且露出所述第二器件区II的遮挡层。

后续在所述第二器件区II中的形成第二凹槽的过程中，所述遮挡层用于保护第一源漏掺杂层107不易受损伤。

本实施例中，位于所述第一源漏掺杂层107上且露出所述第二器件区II的遮挡层作为第二遮挡层108。

本实施例中，所述第二遮挡层108的材料为易于去除的材料，后续去除所述第二遮挡层108的过程中，不易对所述基底和栅极结构102造成损伤。

具体的，第二遮挡层108包括有机材料层1081、位于所述有机材料层1081上的硬掩膜层1082、位于所述硬掩膜层1082上的底部抗反射涂层1083、以及位于所述底部抗反射涂层1083上的光刻胶层1084。

本实施例中，所述有机材料层1081的材料包括ODL(organic dielectriclayer，有机介电层)材料、光刻胶、旋涂碳(spin on carbon，SOC)层、DUO(Deep UV Light AbsorbingOxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。

本实施例中，所述硬掩膜层1082的材料包括氧化硅或氮化硅。

所述半导体结构的形成方法还包括：形成所述第一源漏掺杂层107后，形成所述第二遮挡层前，形成覆盖所述第一器件区I和第二器件区II的所述基底的侧墙材料层。

本实施例中，形成所述第一源漏掺杂层107后形成的侧墙材料层作为第二侧墙材料层106。

所述第二侧墙材料层106、保护侧墙层104以及后续形成的保护层一同定义后续形成的第二源漏掺杂层的形成区域，且后续在所述栅极结构102两侧的沟道结构101中形成第二源漏掺杂层的过程中，所述第二侧墙材料层106能够使得保护侧墙层104不易受损伤。

具体的，所述第二侧墙材料层106的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第二侧墙材料层106的材料包括氮化硅。氮化硅具有较高的硬度和致密度，使得所述第二侧墙材料层106在后续过程中不易被误刻蚀，且在后续通过选择性外延生长工艺形成第二外延层的过程中，氮化硅不易提供生长界面，使得形成的半导体结构不易出现桥接等问题。

本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第二侧墙材料层106。其他实施例中，还可以采用化学气相沉积工艺或低压炉管工艺形成所述第二侧墙材料层。

需要说明的是，相应的，所述第二遮挡层108形成在所述第二侧墙材料层106上。

参考图15和图16，在所述第二遮挡层108的侧壁以及所述栅极结构102的侧壁上形成保护层109(如图16所示)。

在所述第二遮挡层108以及所述栅极结构102的侧壁上形成保护层109，后续所述第二器件区II中，所述第二源漏掺杂层通常采用选择性外延生长工艺形成，保护层109使得所述栅极结构102的侧壁以及所述第二遮挡层108中的所述第一源漏掺杂层107不易露出，因此，所述保护层109能在外延生长过程中使得栅极结构102的侧壁以及第二遮挡层108中的第一源漏掺杂层107不具有外延生长的基础，不易在所述第一器件区I和第二器件区II交界处的所述栅极结构102上，以及所述第一源漏掺杂层107上形成杂质外延层，能够降低杂质外延层造成的桥接风险，减小半导体结构漏电流的概率，有利于优化半导体结构的电学性能。

需要说明的是，所述保护层109不宜过厚也不宜过薄。若所述保护层109过厚，需形成所述保护层109所需的工艺时间过长，不易提高所述半导体结构的形成效率；所述沟道结构101为瘦高结构，且若所述保护层109过厚，所述保护层109还易对沟道结构101造成挤压，所述保护层109易出现弯曲或变形，导致半导体结构的电学性能较差。若所述保护层109过薄，后续在所述第二器件区II中形成第二源漏掺杂层的过程中，保护层109不能很好的保护所述栅极结构102以及第二遮挡层108，易导致所述栅极结构102的侧壁以及所述第二遮挡层108中的第一源漏掺杂层107露出，在所述栅极结构102的侧壁以及所述第二遮挡层108的侧壁上易形成杂质掺杂层，所述杂质外延层易造成桥接的问题，所述半导体结构易出现漏电流，不有利于优化半导体结构的电学性能。本实施例中，所述保护层109的厚度为至

所述保护层109的形成步骤包括：在所述第二遮挡层108以及所述第二器件区II的所述基底上保形覆盖保护材料层110(如图15所示)；形成所述保护材料层110后，刻蚀所述第二器件区II的栅极结构102两侧的所述保护材料层110和部分厚度的所述沟道结构101，在所述沟道结构101中形成凹槽，剩余的所述保护材料层110作为所述保护层109。

本实施例中，采用原子层沉积工艺形成所述保护材料层110。选用原子层沉积工艺，有利于提高保护材料层110的厚度均一性，使保护材料层110的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述保护材料层110的保形覆盖能力。其他实施例中，还可以采用化学气相沉积工艺形成所述保护材料层。

具体的，本实施例中，将第二器件区II中的沟道结构101中的凹槽作为第二凹槽111，第二凹槽111为后续形成第二源漏掺杂层提供工艺空间。

本实施例中，刻蚀所述第二器件区II的栅极结构102两侧的所述保护材料层110和部分厚度的所述沟道结构101的过程中，还刻蚀所述第二侧墙材料层106，所述第二凹槽111由第二侧墙材料层106和沟道结构101围成。

刻蚀所述第二器件区II的所述第二侧墙材料层106的过程中，所述保护材料层110的被刻蚀难度大于所述第二侧墙材料层106的被刻蚀难度。此外，后续通过选择性外延生长工艺形成第二外延层的步骤中，保护层109不易提供良好的生长界面，相应的不易形成杂质外延层。

因此，所述保护层109的材料包括氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护层109的材料包括氧化硅。氧化硅具有较高的工艺兼容性，氧化硅还为工艺常用、成本较低的材料，因此通过选取氧化硅的方式，有利于降低工艺难度和工艺成本。

本实施例中，以第二遮挡层108为掩膜，采用干法刻蚀工艺刻蚀所述第二器件区II的栅极结构102两侧的所述保护材料层110和部分厚度的所述沟道结构101，在所述沟道结构101中形成第二凹槽111。所述具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二凹槽111的形貌满足工艺需求，且干法刻蚀工艺有利于精确控制所述沟道结构101的去除厚度，降低对其他膜层结构的损伤。且通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀保护材料层110、第二侧墙材料层以及沟道结构101，简化了工艺步骤。

本实施例中，采用干法刻蚀工艺，形成所述第二凹槽111的过程中，刻蚀气体包括HF、HBr和CF₄。

需要说明的是，在形成第二凹槽111的过程中，第二遮挡层108露出的所述第二侧墙材料层106易被刻蚀去除。

需要说明的是，形成保护层109的步骤中，所述保护层109还形成在所述第二器件区II的所述沟道结构101侧壁的所述第二侧墙材料层106上。

半导体结构的形成方法还包括：在形成第二凹槽111后，去除第二遮挡层108。

第二遮挡层108为有机材料，本发明实施例在形成第二凹槽111后，去除第二遮挡层108，使得第二遮挡层108不易污染机台。

本实施例中，采用灰化工艺去除第二遮挡层108。

参考图17，在第二器件区II的沟道结构101中形成第二源漏掺杂层112，所述第二源漏掺杂层112和第一源漏掺杂层107的导电类型不同。

在半导体结构工作时，第二源漏掺杂层112用于为第二器件区II中的沟道提供应力，提高沟道中载流子的迁移速率。

本实施例中，第二器件区II用于形成NMOS。后续将栅极结构102替换成金属栅极结构后，在半导体结构工作时，第二源漏掺杂层112为金属栅极结构下方的沟道施加拉伸应力，拉伸沟道可以改进电子的迁移速率。具体的，所述第二源漏掺杂层112的材料为掺杂N型离子的碳化硅、磷化硅或硅。具体的，所述N型离子包括P、As和Sb中的一种或多种。

其他实施例中，第二器件区II还可以用于形成PMOS，在半导体结构工作时，第一源漏掺杂层为金属栅极结构下方的沟道施加压缩应力，压缩沟道可以改进空穴的迁移率。具体的，所述第二源漏掺杂层的材料为掺杂P型离子的锗化硅或硅。具体的，所述P型离子包括B、Ga和In中的一种或多种。

在外延生长形成第二外延层的过程中，所述保护层109使得栅极结构102的侧壁以及第二遮挡层108中的第一源漏掺杂层107不具有外延生长的基础，不易在所述第一器件区I和第二器件区II交界处的所述栅极结构102上，以及所述第一源漏掺杂层107上形成杂质外延层，能够降低杂质外延层造成的桥接风险，减小半导体结构漏电流的概率，有利于优化半导体结构的电学性能。

相应的，参考图18，本发明实施例还提供一种半导体结构。

所述半导体结构包括：衬底200，所述衬底200包括第一器件区I和第二器件区II，所述第一器件区I用于形成第一型晶体管，所述第二器件区II用于形成第二型晶体管；沟道结构201，分立于所述衬底200上，所述沟道结构201的延伸方向与第一器件区I和第二器件区II的交界处延伸方向相同；栅极结构(图中未示出)，横跨所述沟道结构201，且覆盖所述沟道结构201的部分顶壁和部分侧壁；第一源漏掺杂层207，位于所述第一器件区I的所述栅极结构两侧的所述沟道结构201中；遮挡层208，位于所述第一器件区I中，所述遮挡层208覆盖所述第一器件区I的所述栅极结构、第一源漏掺杂层207以及沟道结构201；保护层209，位于所述遮挡层208的侧壁上以及栅极结构的侧壁上。

本发明实施例所提供的半导体结构中，保护层209，位于所述遮挡层208的侧壁上以及栅极结构的侧壁上，后续在所述第二器件区II中，栅极结构两侧的所述沟道结构201中形成第二源漏掺杂层，所述第二源漏掺杂层通常采用选择性外延生长工艺形成，保护层209使得所述栅极结构的侧壁以及所述遮挡层208中的所述第一源漏掺杂层207不易露出，因此，在外延生长过程中，所述保护层209能使得栅极结构的侧壁以及遮挡层208中的第一源漏掺杂层207不具有外延生长的基础，不易在所述第一器件区I和第二器件区II交界处的所述栅极结构上，以及所述第一源漏掺杂层207上形成杂质外延层，能够降低杂质外延层造成的桥接风险，减小半导体结构漏电流的概率，有利于优化半导体结构的电学性能。

本实施例中，第一器件区I为PMOS器件区，第二器件区II为NMOS器件区。其他实施例中，第一器件区I还可为NMOS器件区，第二器件区II还可为PMOS器件区。

衬底200为后续形成半导体结构提供工艺平台。本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

本实施例中，以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。相应的，所述沟道结构201为鳍部。其他实施例中，形成的半导体结构为全包围晶体管(GAA)，相应的，所述沟道结构为叠层结构，所述叠层结构包括牺牲层和位于所述牺牲层上的沟道层。

本实施例中，沟道结构201的材料为硅。其他实施例中，沟道结构的材料还可以为锗、碳化硅、砷化镓或镓化铟。

本实施例中，所述栅极结构为伪栅结构，为后续形成金属栅极结构占据工艺空间。

本实施例中，栅极结构为叠层结构。具体的，栅极结构包括栅氧化层(图中未示出)和位于栅氧化层上的栅极层(图中未示出)。

本实施例中，栅氧化层的材料为氧化硅，栅极层的材料为多晶硅。

需要说明的是，栅极结构的延伸方向与第一器件区I和第二器件区II的交界处延伸方向相垂直。

所述半导体结构还包括：保护侧墙层(图中未示出)，位于所述栅极结构的侧壁上。

保护侧墙层用于定义第一源漏掺杂层207和后续形成的第二源漏掺杂层的形成区域。

本实施例中，保护侧墙层的材料为低k介质材料。保护侧墙层用于降低后续的金属栅极结构与第一源漏掺杂层207之间的电容耦合效应，以及金属栅极结构与第二源漏掺杂层的电容耦合效应，从而提高半导体结构的电学性能。

本实施例中，保护侧墙层的材料包括：掺杂碳的SiN或掺杂氧的SiN。其他实施例中，所述保护侧墙层的材料包括：SiON、SiBCN或SiCN。

基底还包括：隔离结构203，位于沟道结构201侧部的衬底200上，隔离结构203覆盖沟道结构201的部分侧壁，隔离结构203的顶部表面低于沟道结构201的顶部表面。隔离结构203用于使得各个沟道结构201之间实现电隔离。

本实施例中，隔离结构203的材料为介电材料。具体的，隔离结构203的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构203的材料包括氧化硅。

在半导体结构工作时，第一源漏掺杂层207用于为第一器件区I中的沟道提供应力，提高沟道中载流子的迁移速率。

本实施例中，第一器件区I用于形成PMOS。在半导体结构工作时，第一源漏掺杂层207为金属栅极结构下方的沟道施加压缩应力，压缩沟道可以改进空穴的迁移率。具体的，所述第一源漏掺杂层207的材料为掺杂P型离子的锗化硅或硅。具体的，所述P型离子包括B、Ga和In中的一种或多种。

其他实施例中，第一源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，第一源漏掺杂层为金属栅极结构下方的沟道施加拉伸应力，拉伸沟道可以改进电子的迁移速率。具体的，所述第一源漏掺杂层的材料为掺杂N型离子的碳化硅、磷化硅或硅。具体的，所述N型离子包括P、As和Sb中的一种或多种。

在所述第二器件区II中的形成第二凹槽211的过程中，所述遮挡层208用于保护第一源漏掺杂层207不易受损伤。

本实施例中，所述遮挡层208的材料为易于去除的材料，后续去除所述遮挡层208的过程中，不易对所述基底和栅极结构造成损伤。

具体的，遮挡层208包括有机材料层2081、位于所述有机材料层2081上的硬掩膜层2082、位于所述硬掩膜层2082上的底部抗反射涂层2083、以及位于所述底部抗反射涂层2083上的光刻胶层2084。

本实施例中，所述有机材料层2081的材料包括ODL(organic dielectriclayer，有机介电层)材料、光刻胶、旋涂碳(spin on carbon，SOC)层、DUO(DeepUVLight AbsorbingOxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。

本实施例中，所述硬掩膜层2082的材料包括氧化硅或氮化硅。

具体的，所述保护层209的材料包括氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护层209的材料包括氧化硅。氧化硅具有较高的工艺兼容性，氧化硅还为工艺常用、成本较低的材料，因此通过选取氧化硅的方式，有利于降低工艺难度和工艺成本。

需要说明的是，所述保护层209不宜过厚也不宜过薄。若所述保护层209过厚，需形成所述保护层209所需的工艺时间过长，不易提高所述半导体结构的形成效率；所述沟道结构201为瘦高结构，若所述保护层209过厚，所述保护层209还易对沟道结构201造成挤压，所述保护层209易出现弯曲或变形，导致半导体结构的电学性能较差。若所述保护层209过薄，后续在所述第二器件区II中形成第二源漏掺杂层的过程中，保护层209不能很好的保护所述栅极结构以及遮挡层208，易导致所述栅极结构的侧壁以及所述遮挡层208中的所述第一源漏掺杂层207露出，在所述栅极结构的侧壁以及所述第二遮挡层208的侧壁上易形成杂质掺杂层，所述杂质外延层易造成桥接风险，所述半导体结构易出现漏电流，不利于优化半导体结构的电学性能。本实施例中，所述保护层209的厚度为至

需要说明的是，在第一区域I中，所述侧墙材料层206还位于所述隔离结构203和遮挡层208之间，沟道结构201和遮挡层208之间，第一源漏掺杂层207和栅极结构之间以及栅极结构和遮挡层208之间。

需要说明的是，所述保护层209还位于所述第二器件区II的所述沟道结构201侧壁的所述侧墙材料层206上。

所述半导体结构还包括：凹槽，位于所述第二器件区II中栅极结构两侧的沟道结构201中。

本实施例中，将第二区域II中栅极结构两侧的沟道结构201中的凹槽作为第二凹槽211。第二凹槽211为后续形成第二源漏掺杂层提供工艺空间。

所述半导体结构还包括：侧墙材料层206，位于所述保护层209和所述沟道结构201之间、所述保护层209和栅极结构之间，以及第一源漏掺杂层207和遮挡层208。

所述侧墙材料层206用于保护所述保护侧墙层不易受损伤。

所述侧墙材料层206与保护层209具有刻蚀选择比，具体的，所述侧墙材料层206的被刻蚀难度小于所述保护层209的被刻蚀难度，从而在刻蚀所述第二器件区II中栅极结构两侧的所述沟道结构201，形成第二凹槽211的过程中，所述保护层209保护所述遮挡层208侧壁以及所述栅极结构的侧壁，进而所述第一源漏掺杂层207不易露出，形成在栅极结构侧壁上的掺杂离子不易露出，在后续通过选择性外延生长工艺形成第二外延层的过程中，第一源漏掺杂层207上以及栅极结构的侧壁上不易形成杂质外延层，减小桥接的概率。

具体的，所述侧墙材料层206的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述侧墙材料层206的材料包括氮化硅。氮化硅具有较高的硬度和致密度，使得所述侧墙材料层206在后续过程中不易被误刻蚀，且在后续通过选择性外延生长工艺形成第一外延层的过程中，氮化硅不易提供生长界面，使得形成的半导体结构不易出现桥接等问题。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。