具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当利用“约”、“大致”等描述数值或数值范围时，根据考虑到本文公开的具体技术的本领域技术人员的知识，该术语包括在所描述的数值的某些变化(诸如+/-10％或其它变化)内的数值，除非另外指明。例如，术语“约5nm”可以包括4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。

本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及具有p沟道FinFET晶体管和n沟道FinFET晶体管的CMOS(互补金属氧化物半导体)器件。本发明的目的是提供在同一衬底上形成p沟道鳍和n沟道鳍的方法，其中n沟道鳍包括第一半导体材料，并且p沟道鳍包括具有比第一半导体材料高的电荷载流子(例如，空穴)迁移率的第二半导体材料。在本发明的实施例中，第一半导体材料是单晶硅，并且第二半导体材料是硅锗合金。在实施例中，p沟道鳍用于形成p型FinFET，并且n沟道鳍用于形成n型FinFET。与n型FinFET和p型FinFET在其沟道中使用相同材料的方法相比，使用p沟道鳍进一步增强p型FinFET的性能。本发明的实施例也通过相同的蚀刻工艺优化p沟道鳍和n沟道鳍的蚀刻，从而形成具有紧密匹配的临界尺寸和紧密匹配的鳍高度的p沟道鳍和n沟道鳍。这进一步改善了p沟道鳍和n沟道鳍之间的隔离结构的平坦性。隔离结构的平坦性进而改善了随后的制造工艺，诸如栅极形成。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。

图1A是根据本发明的各个方面的用于制造半导体器件的方法10的流程图。本发明考虑了额外的处理。可以在方法10之前、期间和之后提供额外的操作，并且对于方法10的额外的实施例，可以移动、替换或消除所描述的一些操作。

下面结合图2A至图11描述方法10，图2A至图11示出了根据一些实施例的在根据方法10的制造的各个步骤处的半导体器件(或半导体结构)100的各个视图。在一些实施例中，器件100是IC芯片、片上系统(SoC)或它们的部分的部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET或pFET)、n型场效应晶体管(NFET或nFET)、FinFET、纳米片FET、纳米线FET、其它类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其它合适的组件或它们的组合。为了清楚起见，已经简化了图2A至图11，以更好地理解本发明的发明构思。可以在器件100中添加额外的部件，并且可以在器件100的其它实施例中替换、修改或消除下面描述的一些部件。

在操作12中，方法10(图1A)提供或提供有衬底102，诸如图2A所示。在所描绘的实施例中，衬底102是硅衬底，诸如具有晶体硅的硅晶圆。可选地，衬底102可以包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括硅锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和磷砷化镓铟；或它们的组合。

在操作14中，方法10(图1A)在衬底102上方形成图案化的掩模103，诸如图2A和图2B所示。根据实施例，图2A以“X-Z”平面中的截面图示出了图案化的掩模103和衬底102，而图2B以“X-Y”平面中的顶视图示出了图案化的掩模103和衬底102。图案化的掩模103在nFET区域中覆盖衬底102，并且在pFET区域中暴露衬底102。在本发明中，将在nFET区域中形成诸如n型FinFET的n型晶体管，并且将在pFET区域中形成诸如p型FinFET的p型晶体管。可以耦接n型晶体管和p型晶体管以形成CMOS器件。在本实施例中，图案化的掩模103示出为具有平行的矩形条。在可选实施例中，图案化的掩模103可以具有其它形状和配置。图案化的掩模103可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来形成。在各个实施例中，图案化的掩模103可以包括氧化硅、氮化硅、光刻胶或其它合适的材料。

在操作16中，方法10(图1A)通过图案化的掩模103蚀刻衬底102，从而在衬底102中形成沟槽102’，诸如根据实施例的图3所示。在pFET区域中形成沟槽102’(图3中所示的一个)，而衬底102在图案化的掩模103下面的nFET区域中保持完整或基本完整。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr和/或CHBR₃)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含氢氟酸(HF)、硝酸(HNO₃)和/或乙酸(CH₃COOH)的溶液；或其它合适的湿蚀刻剂中蚀刻。在实施例中，蚀刻工艺是各向异性的，从而使得在操作16期间可以很好地保持nFET区域和pFET区域之间的边界。在一些实施例中，将沟槽102’的深度控制为从衬底102的顶面沿“Z”方向约40nm至约70nm的范围内。该范围旨在提供用于形成鳍的适当的半导体厚度，这将在后面讨论。在本实施例中，沟槽102’的深度可以使用定时器来控制，并且取决于蚀刻工艺中衬底102中的材料的蚀刻速率。

在操作18中，根据实施例，方法10(图1A)在沟槽102’中外延生长半导体材料，从而在pFET区域中的衬底102上方形成半导体层104，诸如图4所示。在本实施例中，半导体层104中的半导体材料具有比衬底102中的材料高的电荷载流子迁移率(或简称为迁移率)。在本实施例中，衬底102包括晶体硅，并且半导体层104包括具有比晶体硅高的空穴迁移率的硅锗(SiGe)。这适用于在pFET区域中创建高性能pFET，并且在nFET区域中创建高性能nFET。在进一步实施例中，半导体层104中的硅锗具有恒定或接近恒定的锗原子百分比(at.％)。在进一步实施例中，半导体层104中的硅锗具有在约15at.％至约30at.％范围内的恒定或接近恒定的锗原子百分比。换句话说，半导体层104包括Si_1-xGe_x，其中x在15at.％至30at.％的范围内。当半导体层104的部分用作FinFET晶体管沟道时，Ge at.％的范围旨在提供适当的性能增强。在另一实施例中，半导体层104包括具有梯度Ge at.％的硅锗(SiGe)。例如，半导体层104中的Ge at.％可以随着生长半导体层104逐渐增大以调整晶体质量。在这样的实例中，当生长半导体层104结束时，半导体层104的下部(接近衬底102)具有比半导体层104的上部低的Ge at.％。在各个实施例中，取决于衬底102中的材料，半导体层104中的材料可以包括硅、锗、碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟、硅锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟或它们的组合。在实施例中，外延生长半导体层104通过分子束外延(MBE)工艺、化学汽相沉积(CVD)工艺、金属有机化学汽相沉积(MOCVD)工艺、其它合适的外延生长工艺或它们的组合来实现。

在生长半导体层104完成之后，操作18去除图案化的硬掩模103并且平坦化器件100的顶面，例如，使用化学机械平坦化(CMP)。如图4所示，半导体层104的顶面(pFET区域中)和衬底102的在nFET区域中的顶面共面或基本共面。在实施例中，半导体层104沿Z方向的高度(或厚度)h1在约40nm至约70nm的范围内。该高度范围旨在为pFET鳍沟道提供足够的侧壁表面积，其大约为高度h1和鳍沟道长度(或栅极长度Lg)的乘积的两倍。它也旨在为pFET鳍提供良好的高宽比(这是pFET鳍的高度h1与宽度的比率)，以实现稳定的可制造性。如果高度h1太小(诸如小于40nm)，则由半导体层104产生的pFET鳍可能不具有足够的表面积用于传导电流，这将导致pFET性能下降。如果高度h1太大(诸如大于70nm)，则由半导体层104产生的pFET鳍的高宽比可能会不期望地高，并且pFET鳍可能在制造期间易于塌陷。

在操作20中，方法10(图1A)形成用于蚀刻衬底102和半导体层104以形成鳍的硬掩模105。硬掩模105也称为鳍硬掩模105。操作20涉及图5A、图5B和图5C所示的各个步骤。参考图5A，操作20在衬底102和半导体层104的顶面上方形成硬掩模层105A、105B和105C。在实施例中，硬掩模层105A包括可以通过氧化衬底102和半导体层104的顶面或者通过沉积(诸如化学汽相沉积(CVD))形成的氧化物；硬掩模层105B包括可以通过CVD形成的诸如氮化硅(Si₃N₄)的氮化物；并且硬掩模层105C包括可以通过CVD形成的诸如二氧化硅(SiO₂)的氧化物。仍然参考图5A，操作20进一步在硬掩模层105C上方形成图案化的掩模105D。图案化的掩模105D可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来形成。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在硬掩模层105C上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且剩余的间隔件或芯轴成为图案化的掩模105D。在各个实施例中，图案化的掩模105D可以包括氧化硅、氮化硅或其它合适的材料。

参考图5B，在一些实施例中，操作20在图案化的掩模105D和硬掩模层105C上方形成覆盖层105E。在实施例中，覆盖层105E包括氮化硅或其它合适的材料，并且使用原子层沉积(ALD)来沉积。控制覆盖层105E的厚度以调整组合的硬掩模105的尺寸(例如，硬掩模105D和105E沿“X”方向的组合尺寸)以满足目标鳍宽度。在一些实施例中，在操作20中省略覆盖层105E。参考图5C，使用组合的硬掩模105D和105E作为蚀刻掩模来蚀刻硬掩模层105C、105B和105A，并且通过蚀刻工艺消耗或者在蚀刻工艺完成之后去除组合的硬掩模105D和105E。在该阶段，鳍硬掩模105包括图案化的硬掩模105A、105B和105C。

在操作22中，方法10(图1A)蚀刻衬底102和半导体层104以在nFET区域中形成nFET鳍108n并且在pFET区域中形成pFET鳍108p。根据实施例，所得结构在图6中示出。当蚀刻衬底102和半导体层104时，鳍硬掩模105用作蚀刻掩模。为半导体层104和衬底102提供相同蚀刻速率的蚀刻工艺对于操作22是理想的，以产生具有相同尺寸的鳍108n和108p。但是，因为半导体层104和衬底102包括不同的材料，所以在实践中它们通常在相同的蚀刻工艺中以不同的速率蚀刻。例如，当半导体层104包括SiGe并且衬底102包括晶体Si时，在典型的干蚀刻工艺中，半导体层104可以比衬底102蚀刻得快。因此，当共同蚀刻工艺用于蚀刻nFET和pFET区域时，pFET鳍108p可以比nFET鳍108n窄和高。当pFET鳍108p和nFET鳍108n的尺寸(诸如高度和宽度)之间的差较大(诸如大于30％)时，这对随后的制造工艺提出了挑战，并且可能降低生成良率。在本实施例中，操作22实施包括干蚀刻和化学处理的多个步骤的迭代蚀刻工艺，使得可以同时形成具有紧密匹配尺寸的nFET鳍108n和pFET鳍108p(诸如沿“X”方向紧密匹配的鳍宽度w1和w2以及沿“Z”方向紧密匹配的鳍高度h3和h4)。这通常提高了生产良率，同时生产了具有可接受的匹配尺寸(例如，不匹配小于25％)的鳍108n和108p。此外，与在不同的蚀刻工艺中蚀刻pFET鳍108p和nFET鳍108n的方法相比(例如，在蚀刻nFET区域的同时形成覆盖pFET区域的掩模，并且反之亦然，这需要分别形成用于nFET区域和pFET区域的鳍硬掩模105)，本实施例节省了制造成本，并且通过使用一种光刻工艺形成鳍硬掩模105产生了具有更好的图案均匀性的鳍硬掩模105。

图1B示出了根据实施例的使用迭代蚀刻工艺的操作22的流程图。参考图1B，操作22包括步骤30，步骤30同时对pFET区域和nFET区域实施各向异性蚀刻。在实施例中，各向异性蚀刻使用HBr气体、Cl₂气体、Ar气体、其它合适的气体或它们的混合物实施干蚀刻工艺。控制各向异性蚀刻的气体流速、蚀刻时间和其它蚀刻参数(诸如温度和压力)以产生pFET鳍108p和nFET鳍108n的初始结构。例如，步骤30可以蚀刻pFET区域和nFET区域几纳米深。然后，操作22进入步骤32，步骤32同时对pFET区域和nFET区域实施各向同性蚀刻。在实施例中，各向同性蚀刻使用NF₃气体、CHF₃气体、CF₄气体、其它合适的气体或它们的混合物实施干蚀刻工艺。控制各向同性蚀刻的气体流速、蚀刻时间和其它蚀刻参数(诸如温度和压力)以在鳍108n和108p中保持良好的轮廓并且补偿(在一定程度上)nFET区域和pFET区域之间的各向异性蚀刻(步骤30)中的不同蚀刻深度。然后，操作22进入步骤34，步骤34检查(或监控)鳍108n和108p的高度。如果鳍108n和108p还没有达到目标鳍高度，则操作22进入步骤36，步骤36利用某些化学物质处理鳍108n和108p的侧壁的。例如，步骤36可以施加包括O₂、CO₂、SF₆、CH₃F、其它合适的气体或它们的混合物的处理气体。该处理在鳍108n和108p的侧壁上产生一些聚合物，以在随后的蚀刻工艺期间帮助控制鳍108n和108p的轮廓。在处理完成之后，操作22进入步骤30以开始各向异性和各向同性蚀刻工艺的另一迭代。操作22可以重复步骤30、32、34和36，直至鳍108n和108p达到目标鳍高度。

在实施例中，即使利用操作22中实施的迭代蚀刻工艺，鳍108n和108p仍可以以稍微不同的高度结束(例如，鳍高度在彼此的25％以内)。在操作22中蚀刻得比其它区域慢的区域控制何时停止操作22。例如，当衬底102包括晶体Si并且半导体层104包括SiGe时，nFET区域比pFET区域蚀刻得慢。因此，步骤34中的操作22使用nFET鳍108n的高度作为控制。换句话说，当步骤34确定nFET鳍108n的高度已经达到目标鳍高度时，操作22进入步骤38以完成蚀刻。步骤38也可以对鳍108n和108p实施清洁工艺。在图6所描绘的实施例中，因为pFET区域蚀刻得更快，所以pFET鳍108p最终比nFET鳍稍高。

参考图6，从剩余衬底102的顶面至鳍硬掩模105的底面，每个nFET鳍108n具有沿“X”方向的宽度w2和沿“Z”方向的高度h4。nFET鳍108n由通过操作22蚀刻衬底102产生，因此具有与衬底102相同的材料。从剩余衬底102的顶面至鳍硬掩模105的底面，每个pFET鳍108p具有沿“X”方向的宽度w1和沿“Z”方向的高度h3。每个pFET鳍108p包括由通过操作22蚀刻半导体层104产生的顶部和由通过操作22蚀刻衬底102产生的底部。为了便于讨论，pFET鳍108p的顶部称为顶部104，并且pFET鳍108p的底部称为底部106。顶部104具有与半导体层104相同的材料，并且底部106具有与衬底102相同的材料。顶部104具有高度h1，底部106具有高度h2，并且高度h3为高度h1和高度h2之和。因为在该实施例中pFET区域蚀刻得更快，所以衬底102的在pFET区域中的剩余部分的顶面比衬底102的在nFET区域中的剩余部分的顶面低了阶梯高度h5。即使图6描绘了与两个pFET鳍108p相邻的两个nFET鳍108n，但是本发明不限于此。在各个实施例中，在nFET区域中可以存在一个或多个nFET鳍108n，并且在pFET区域中可以存在一个或多个pFET鳍108p。

在本实施例中，nFET鳍108n和pFET鳍108p的底部106包括晶体Si，并且pFET鳍108p的顶部104包括SiGe。宽度w2可以比宽度w1稍大，例如，约5％至约10％，因为在操作22中SiGe比Si蚀刻得快。例如，宽度w1可以在约6.1nm至约7.1nm的范围内，并且宽度w2可以在约6.5nm至约7.5nm的范围内。在这些鳍用作FinFET沟道时，考虑到适当的栅极沟道控制来设计这些鳍宽度范围。此外，高度h1在约40nm至约70nm的范围内，如参考图4所讨论。在实施例中，高度h4在约100nm至约115nm的范围内。如将要讨论的，高度h4在nFET鳍108n之间可以不同，取决于相邻的nFET鳍108n之间的间距(或中心至中心距离)。该范围旨在提供足够的鳍侧壁表面积用于传导电流，并且为nFET鳍108n的可制造性提供稳定的高宽比(h4:w2)。高度h3比高度h4大，因为在操作22中SiGe比Si蚀刻得快。在本实施例中，由于在操作22中实施的迭代蚀刻和处理工艺，高度h3比高度h4稍大。例如，高度h3比高度h4大25％或更小，诸如20％或更小。例如，在实施例中，高度h3可以在约115nm至约125nm的范围内。此外，在各个实施例中，阶梯高度h5可以在约10nm至约30nm的范围内。可以调整操作22以最小化阶梯高度h5。

在操作24中，方法10(图1A)在衬底102的剩余部分上方形成横向隔离各个鳍108n和108p的隔离结构110。根据实施例，所得结构在图7中示出。例如，隔离结构110围绕鳍108n和108p的底部以将鳍108n和108p彼此分隔并且隔离。隔离结构110可以包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离成分)或它们的组合。隔离结构110可以包括不同的结构，诸如浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。在一些实施例中，隔离结构110包括多层结构。例如，隔离结构110可以包括衬底102以及鳍108n和108p的表面上的热形成的氧化物衬垫层以及设置在氧化物衬垫层上方的氮化硅层。在实施例中，通过利用一种或多种绝缘材料填充鳍108n和108p之间的沟槽(例如，通过使用CVD工艺或旋涂玻璃工艺)；实施化学机械抛光(CMP)工艺以去除过量的绝缘材料、去除鳍硬掩模105和/或平坦化绝缘材料的顶面；以及回蚀绝缘材料以形成隔离结构110来形成隔离结构110。在本实施例中，控制回蚀隔离结构110，从而使得隔离结构110的在pFET区域中的顶面与pFET鳍108p的顶部104的底面齐平或稍高于pFET鳍108p的顶部104的底面。由于衬底102中的阶梯轮廓，隔离结构110的顶面也可以具有阶梯。换句话说，隔离结构110的在nFET区域中的顶面可以比隔离结构110的在pFET区域中的顶面稍高阶梯高度h6。在高度h5在约10nm至约30nm的范围内的一些实施例中，高度h6在约1nm至约6nm的范围内。高度h6的这种范围通常在有利于良好生产良率的期望的范围内。可以调整操作22以最小化阶梯高度h5，这导致最小化阶梯高度h6。

在操作26中，方法10(图1A)进入进一步制造步骤，以在nFET鳍108n和pFET鳍108p上方形成FinFET器件。例如，操作26可以：在鳍108n和108p上方形成伪栅极；通过蚀刻源极/漏极区域中的鳍108n和108p并且在鳍108n和108p的在源极/漏极区域中的剩余部分上方外延生长源极/漏极部件来形成源极/漏极区域；利用高k金属栅极替换伪栅极；形成层间介电层；形成至源极/漏极部件和高k金属栅极的接触件；形成多层互连结构；以及实施其它制造。在那方面，图8示出了在操作24完成之后的器件100的立体图，图8示出了从衬底102延伸并且穿过隔离结构110的两个nFET鳍108n和两个pFET鳍108p。pFET鳍108p的每个包括顶部104和底部106。图9A示出了根据实施例的在操作26中对器件100实施进一步制造之后的器件100的立体图。图9B示出了沿图9A中的“B-B”线的器件100的截面图。如图9A和图9B所示，操作26在nFET鳍108n上方形成n型FinFET，并且在pFET鳍108p上方形成p型FinFET，其中鳍108n和108p的部分用作用于相应FinFET的沟道。在图9A和图9B所示的实施例中，公共高k金属栅极112接合鳍108n和108p以形成CMOS器件。在可选实施例中，n型FinFET和p型FinFET可以具有不同的高k金属栅极。

参考图9A和图9B，在该实施例中，器件100包括高k金属栅极112、高k金属栅极112的侧壁上的栅极间隔件114、鳍侧壁间隔件116、鳍108n的剩余部分上方的n型源极/漏极部件118n(在源极/漏极沟槽蚀刻工艺之后)和鳍108p的剩余部分上方的p型源极/漏极部件118p(在源极/漏极沟槽蚀刻工艺之后)。器件100可以包括在图9A和图9B中未示出的各种其它元件。参考图9B，在p型FinFET中，高k金属栅极112设置在提供高载流子迁移率的pFET鳍108p的顶部104上方。pFET鳍108p的顶部104连接两个p型源极/漏极部件118p并且用作晶体管沟道。因为顶部104使用高迁移率的半导体材料，所以改善了p型FinFET的性能。在本实施例中，在源极/漏极区域中部分蚀刻pFET鳍108p的顶部104，并且源极/漏极部件118p直接设置在顶部104的在源极/漏极区域中的剩余部分上。在可选实施例中，在源极/漏极区域中完全蚀刻pFET鳍108p的顶部104，并且源极/漏极部件118p直接设置在源极/漏极区域中的底部106上。

源极/漏极部件118n和118p可以通过任何合适的外延工艺来形成，诸如汽相外延、分子束外延、其它合适的外延生长工艺或它们的组合。在一些实施例中，源极/漏极部件118n包括硅，并且可以掺杂有碳、磷、砷、其它n型掺杂剂或它们的组合(例如，形成Si:C外延源极/漏极部件、Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中，源极/漏极部件118p包括硅锗或锗，并且可以掺杂有硼、其它p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件118n和118p在沉积期间通过将杂质添加至外延工艺的源材料(即，原位)来掺杂。在一些实施例中，外延源极/漏极部件118n和118p通过沉积工艺之后的离子注入工艺来掺杂。在一些实施例中，实施退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件118n和118p中的掺杂剂。在一些实施例中，外延源极/漏极部件118n和118p以不同的处理顺序形成，包括：例如，当在nFET区域中形成外延源极/漏极部件118n时，掩蔽pFET区域；以及当在pFET区域中形成外延源极/漏极部件118p时，掩蔽nFET区域。

在实施例中，高k金属栅极112包括高k栅极介电层112A和栅电极层112B。栅电极层112B可以包括功函层和块状金属层。高k金属栅极112可以包括额外的层，诸如顶部104和高k栅极介电层112A之间的介电界面层。在各个实施例中，介电界面层可以包括介电材料，诸如氧化硅、氮氧化硅或氧化硅锗，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法来形成。介电界面层可以包括用于n型FinFET和用于p型FinFET的不同介电材料。例如，介电界面层可以包括用于n型FinFET的氧化硅和用于p型FinFET的氧化硅锗。高k栅极介电层112A可以包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化镧(La₂O₃)、氧化钛(TiO₂)、氧化钇(Y₂O₃)、钛酸锶(SrTiO₃)、其它合适的金属-氧化物或它们的组合；并且可以通过ALD和/或其它合适的方法来形成。功函层(栅电极层112B的一部分)可以包括选自但不限于氮化铝钛(TiAlN)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)、铝(Al)或它们的组合的组的金属；并且可以通过CVD、PVD和/或其它合适的工艺来沉积。块状金属层(栅电极层112B的一部分)可以包括诸如铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其它合适的材料的金属；并且可以使用镀、CVD、PVD或其它合适的工艺来沉积。

鳍侧壁间隔件116和栅极间隔件114的每个可以是单层或多层结构。在一些实施例中，间隔件116和114的每个包括介电材料，诸如氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、其它介电材料或它们的组合。在实例中，通过在器件100上方沉积第一介电层(例如，具有基本均匀厚度的SiO₂层)作为衬垫层；以及在第一介电层上方沉积第二介电层(例如，Si₃N₄层)作为主体D形间隔件；以及然后各向异性蚀刻以去除介电层的部分以形成间隔件116和114来形成间隔件116和114。此外，在生长源极/漏极部件118n和118p之前，在鳍108n和108p中形成凹槽的蚀刻工艺期间，可以部分去除鳍侧壁间隔件116。在一些实施例中，鳍侧壁间隔件116可以通过这种蚀刻工艺完全去除。

图10示出了根据实施例的器件100的部分的截面图。例如，器件100的在图10中的部分可以是环形振荡器电路的部分，其中高性能p型FinFET可以用于提高电路的性能。参考图10，器件100包括重复图案的双nFET鳍108n和双pFET鳍108p。更具体地，器件100包括一对nFET鳍108n、另一对nFET鳍108n、一对pFET鳍108p和另一对pFET鳍108p的重复图案。在一些实施例中，同一对中的两个nFET鳍108n用于形成单个n型FinFET，并且同一对中的两个pFET鳍108p用于形成单个p型FinFET。同一对中的两个nFET鳍108n之间的间距(中心至中心距离)为S2，并且同一对中的两个pFET鳍108p之间的间距为S4。在实施例中，S4基本等于S2。两个相邻对的nFET鳍108n和另一nFET鳍108n之间的中心至中心距离为S1。两个相邻对的pFET鳍108p和另一pFET鳍108p之间的中心至中心距离为S5。两个相邻对的nFET鳍108n和pFET鳍108p之间的中心至中心距离为S3。在实施例中，距离S1、S3和S5基本相同。图10也示出了各个深度D1、D2、D3、D4、D5、D6和D7，深度的每个是在操作22完成之后从鳍108n/108p的顶面至衬底102的顶面测量的。深度D1是在同一对的两个nFET鳍108n之间测量的。深度D2是在两个相邻的nFET鳍108n对之间测量的。深度D3、D4和D5是在一对nFET鳍108n和一对pFET鳍108p之间的各个点处测量的。深度D6是在两个相邻的pFET鳍108p对之间测量的。深度D7是在同一对的两个pFET鳍108p之间测量的。

图10示出了间隔S1至S5对深度D1至D7的影响。具体地，当相同器件区域中的两个鳍(nFET区域中的两个鳍或pFET区域中的两个鳍)更靠近时，两个鳍之间的蚀刻深度更小。例如，间隔S1和S5的每个比间隔S2和S4大，并且深度D2和D6的每个比间隔D1和D7大。此外，即使S2和S4基本相同，深度D7也比深度D1大，因为以比衬底102快的速率蚀刻半导体层104，如上面所讨论。在一些实施例中，深度D7比深度D1大约25％或更小，诸如约5％至约20％。由于相同的原因，即使S1和S5基本相同，深度D6也比深度D2大。在一些实施例中，深度D6比深度D2大约25％或更小，诸如约5％至约20％。对于该实施例，D6和D2之间的差代表阶梯高度h5(图6)。随着测量点从nFET鳍108n向pFET鳍108p移动，深度D3、D4和D5依次逐渐增大。换句话说，D4比D3大，并且D5比D4大。此外，在该实施例中，深度D2等于或小于深度D3，并且深度D5等于或小于深度D6。从D3至D5的深度的逐渐变化代表如图6所示的nFET区域和pFET区域之间的阶梯。

在实施例中，pFET鳍108p的宽度在约6.1nm至约7.1nm的范围内，并且nFET鳍108n的宽度比pFET鳍108p的宽度大，并且可以在约6.5nm至约7.5nm的范围内。这些鳍宽度范围旨在实现期望的FinFET性能，诸如DIBL(漏致势垒降低)以及增大鳍密度。此外，S2和S4的每个在约23nm至约28nm的范围内，并且S1、S3和S5的每个在约68nm至约73nm的范围内。这些间距范围旨在增大鳍(或器件)的密度，同时避免鳍至鳍之间的桥接问题。此外，深度D1在约100nm至约105nm的范围内；深度D2在约101nm至约106nm的范围内；深度D3在约105nm至约110nm的范围内；深度D4在约113nm至约118nm的范围内；深度D5和D6的每个在约120nm至约125nm的范围内；并且深度D7在约115nm至约120nm的范围内。这些深度范围实现了良好的深度均匀性，这在对隔离结构110实施CMP时提供了良好的形貌。

图11示出了根据另一实施例的器件100的部分的截面图。例如，器件100的在图11中的部分可以是SRAM电路的部分，其中高性能p型FinFET可以用于提高电路的性能。参考图11，器件100包括重复图案的双nFET鳍108n和单pFET鳍108p。更具体地，器件100包括单个pFET鳍108p、另一单个pFET鳍108p、一对nFET鳍108n、另一对nFET鳍108n、单个pFET鳍108p和另一单个pFET鳍108p的重复图案。在一些实施例中，同一对中的两个nFET鳍108n用于形成单个n型FinFET，并且每个pFET鳍108p用于形成单个p型FinFET。同一对中的两个nFET鳍108n之间的间距(中心至中心距离)为S8，两个相邻的pFET鳍108p之间的间距为S6，pFET鳍108p和相邻的nFET鳍108n之间的间距为S7，并且两个相邻对的两个nFET鳍108n之间的间距为S9。在实施例中，S7基本等于S9，并且S8比S6小，S6比S7小。图11也示出了各个深度D8、D9、D10和D11，深度的每个是在操作22完成之后从鳍108n/108p的顶面至衬底102的顶面测量的。深度D8是在两个相邻的pFET鳍108p之间测量的。深度D9是在pFET鳍108p和相邻的nFET鳍108n之间测量的。深度D10是在同一对的两个nFET鳍108n之间测量的。深度D11是在两个相邻的nFET鳍108n对之间测量的。

图11示出了间隔S6至S9对深度D8至D11的影响。具体地，当相同器件区域中的两个鳍(nFET区域中的两个鳍或pFET区域中的两个鳍)更靠近时，两个鳍之间的蚀刻深度更小。例如，间隔S9比间隔S8大，并且深度D11比深度D10大(两个是在nFET鳍108n之间测量的)。此外，即使S7和S9基本相同，深度D9也比深度D11大，因为深度D9在pFET鳍108p和nFET鳍108n之间，并且以比衬底102快的速率蚀刻半导体层104，如上面所讨论。此外，在各个实施例中，深度D8可以大于、等于或小于深度D9，这取决于间隔S6和S7。当间隔S6约等于间隔S7时(例如，在彼此的10％以内)，深度D8可以等于或大于深度D9，因为深度D8是在两个pFET鳍108p之间测量的，并且深度D9是在pFET鳍108p和nFET鳍108n之间测量的。在一些实施例中，深度D11比深度D10大约10％或更小。在一些实施例中，深度D8比深度D11大约20％或更小，诸如约5％至约12％。对于该实施例，D8和D11之间的差代表阶梯高度h5(图6)。

在实施例中，pFET鳍108p的宽度在约6.1nm至约7.1nm的范围内，并且nFET鳍108n的宽度比pFET鳍108的宽度大，并且可以在约6.5nm至约7.5nm的范围内。这些鳍宽度范围旨在实现期望的FinFET性能，诸如DIBL(漏致势垒降低)以及增大鳍密度。此外，间隔S6在约33nm至约38nm的范围内；间隔S7在约40nm至约45nm的范围内；间隔S8在约23nm至约28nm的范围内；并且间隔S9在约40nm至约45nm的范围内。这些间距范围旨在增大鳍(或器件)的密度，同时避免鳍至鳍之间的桥接问题。此外，深度D8在约120nm至约125nm的范围内；深度D9在约117nm至约122nm的范围内；深度D10在约100nm至约105nm的范围内；并且深度D11在约108nm至约113nm的范围内。这些深度范围实现了良好的深度均匀性，这在对隔离结构110实施CMP时提供了良好的形貌。

虽然不旨在限制，但是本发明的实施例提供以下优势中的一个或多个。例如，本发明的实施例在同一衬底上方形成pFET鳍和nFET鳍，其中pFET鳍包括具有比nFET鳍中的材料高的空穴迁移率的材料。这改善了由pFET鳍形成的p型FinFET的性能。此外，本发明的实施例使用实现迭代蚀刻和处理的共同工艺来蚀刻pFET鳍和nFET鳍。这种工艺减小或最小化了pFET鳍和nFET鳍的尺寸差，并且导致随后形成的隔离结构的良好平面性。本发明的实施例可以容易地集成至现有的半导体制造工艺中。

在一个示例性方面，本发明针对方法，方法包括：提供具有第一半导体材料的衬底；创建覆盖衬底的nFET区域的掩模；蚀刻衬底的pFET区域以形成沟槽；在沟槽中外延生长第二半导体材料，其中，第二半导体材料与第一半导体材料不同；以及图案化nFET区域和pFET区域，以在nFET区域中产生第一鳍，并且在pFET区域中产生第二鳍，其中，第一鳍包括第一半导体材料，并且第二鳍包括底部上方的顶部，其中，顶部包括第二半导体材料，并且底部包括第一半导体材料。

在方法的实施例中，衬底是硅衬底，并且第二半导体材料包括硅锗。在实施例中，方法还包括：在外延生长第二半导体材料之后，平坦化nFET区域和pFET区域的顶面。

在实施例中，图案化nFET区域和pFET区域包括：在nFET区域和pFET区域上方形成鳍硬掩模；以及通过相同的工艺通过鳍硬掩模蚀刻nFET区域和pFET区域，以产生第一鳍和第二鳍。在进一步实施例中，蚀刻nFET区域和pFET区域包括：通过鳍硬掩模各向异性蚀刻nFET区域和pFET区域；在各向异性蚀刻之后，通过鳍硬掩模各向同性蚀刻nFET区域和pFET区域；利用处理气体混合物处理由各向异性蚀刻和各向同性蚀刻产生的结构；以及重复各向异性蚀刻、各向同性蚀刻和处理，以在nFET区域中产生第一鳍，并且在pFET区域中产生第二鳍，其中，各向异性蚀刻、各向同性蚀刻和处理施加不同的气体。在一些实施例中，各向异性蚀刻包括施加HBr、Cl₂、Ar或它们的混合物。在一些实施例中，各向同性蚀刻包括施加NF₃、CHF₃、CF₄或它们的混合物。在一些实施例中，处理包括施加O₂、CO₂、SF₆、CH₃F或它们的混合物。

在实施例中，方法还包括：在第一鳍和第二鳍之间形成隔离结构，其中，隔离结构的与第一鳍相邻的第一底面比隔离结构的与第二鳍相邻的第二底面高约10nm至约30nm。

在另一示例性方面，本发明针对结构，结构包括：衬底；第一鳍，从衬底延伸；以及第二鳍，从衬底延伸。第二鳍包括底部上方的顶部。第一鳍和第二鳍的底部包括晶体硅。第二鳍的顶部包括具有比硅高的电荷载流子迁移率的半导体材料。第二鳍的顶面和第一鳍的顶面基本共面。第二鳍的底部比第一鳍向衬底延伸更深。

在结构的实施例中，第一鳍从衬底的第一部分延伸，第二鳍从衬底的第二部分延伸，其中，第一部分比第二部分高。在进一步实施例中，第一部分比第二部分高约10nm至约30nm。在结构的另一实施例中，第二鳍的顶部包括硅锗。

在实施例中，结构还包括：隔离结构，与第一鳍和第二鳍相邻，其中，隔离结构的顶面与第二鳍的顶部的底面大致齐平。在一些实施例中，结构还包括：第一栅极结构，位于隔离结构上方并且接合第一鳍；以及第二栅极结构，位于隔离结构上方并且接合第二鳍的顶部。

在又一示例性方面，本发明针对结构，结构包括：衬底；两个第一鳍，彼此相邻并且从衬底的第一区域延伸；两个第二鳍，彼此相邻并且从衬底的第二区域延伸；以及隔离结构，位于衬底上方并且与第一鳍和第二鳍相邻。第二鳍的每个包括底部上方的顶部。第一鳍和第二鳍的底部包括晶体硅。第二鳍的顶部包括硅锗。第二鳍的顶面和第一鳍的顶面基本共面。第二鳍的每个比第一鳍高。

在结构的实施例中，隔离结构的第一部分在两个第一鳍之间横向延伸，隔离结构的第二部分在两个第二鳍之间横向延伸，两个第一鳍之间的第一间隔约等于两个第二鳍之间的第二间隔，并且隔离结构的第一部分的深度小于隔离结构的第二部分的深度。在进一步实施例中，隔离结构的第三部分在两个第一鳍中的一个和两个第二鳍中的一个之间横向延伸，并且隔离结构的第三部分的深度大于隔离结构的第二部分的深度。

在结构的实施例中，隔离结构的第一部分在两个第一鳍之间横向延伸，隔离结构的第二部分在两个第二鳍之间横向延伸，两个第一鳍之间的第一间隔比两个第二鳍之间的第二间隔小，并且隔离结构的第一部分的深度小于隔离结构的第二部分的深度。在进一步实施例中，隔离结构的第三部分在两个第一鳍中的一个和两个第二鳍中的一个之间横向延伸，并且隔离结构的第三部分的深度大于隔离结构的第一部分的深度，并且小于隔离结构的第二部分的深度。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。