具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

提供了鳍式场效应晶体管(FinFET)及其形成方法。根据本公开的一些实施例，作为FinFET的源极/漏极区的合并的外延区具有不对称的轮廓，其中从不同鳍生长的外延区具有不同的高度，并且合并的外延区的顶表面是倾斜的。因此，当形成源极/漏极硅化物区和源极/漏极接触插塞以连接到外延区时，外延区的顶表面和侧壁均与源极/漏极硅化物区接触，因此接触电阻减少。本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。

图1、图2、图3A、图3B、图3C、图4A、图4B、图5-图8、图9A、图9B、图10、图11A和图11B示出了根据本公开的一些实施例的FinFET和相应的源极/漏极区形成工艺中的中间阶段的截面图。相应的流程也示意性地反映在图14所示的流程中。

图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20的顶表面可具有(100)表面平面。衬底20可以掺杂有p型或n型杂质。可以形成诸如浅沟槽隔离(STI)区的隔离区22，以从衬底20的顶表面延伸到衬底20中。在图14中所示的工艺流程中，相应的工艺被示为工艺202。在相邻的STI区22之间的衬底20的部分也被称为半导体条带24。根据一些实施例，半导体条带24N和24P的顶表面与STI区22的顶表面可以基本彼此齐平。

STI区22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用例如原子形成层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)的沉积的氧化硅层。STI区22还可以包括在衬垫氧化物上方的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成电介质材料。

晶圆10包括彼此相邻的第一器件区域和第二器件区域。每个器件区域用于在其中形成FinFET。在第一器件区域和第二器件区域中的每个中形成的FinFET可以是n型FinFET或p型FinFET。在示例实施例中，第一器件区域用于形成n型FinFET，第二器件区域用于形成p型FinFET。因此，第一器件区域和第二器件分别称为器件区域100N和100P。为了将n型器件区域100N和p型器件区域100P中的部件彼此区分开，在n型器件区域100N中形成的部件可以用附图标记后跟字母“N”来表示，并且在p型器件区域100P中形成的部件可以用附图标记后跟字母“P”来表示。例如，将n型器件区域100N中的半导体条带24称为24N，将p型器件区域100P中的半导体条带24称为24P。根据一些实施例，半导体条带24N由硅形成(或包括硅)(没有锗)，而半导体条带24P被硅锗代替。根据替代实施例，半导体条带24N和24P均由不包含锗的硅形成或包括不包含锗的硅。

参照图2，STI区22是凹进的，从而半导体条带24N和24P的顶部突出得比STI区22的顶表面22A高，以分别形成突出鳍24N′和24P′。在图14所示的工艺流程中，相应的工艺被示为工艺204。在STI区22中的半导体条带24N和24P的部分仍被称为半导体条带。可以使用干蚀刻工艺来执行蚀刻，其中可以将HF和NH₃的混合物用作蚀刻气体。还可使用NF₃和NH₃的混合物作为蚀刻气体来执行蚀刻。在蚀刻工艺中，可能产生等离子体。也可以包括氩气。根据本公开的替代实施例，使用湿蚀刻工艺执行STI区22的凹进。蚀刻化学品可以包括例如HF溶液。

根据一些实施例，可以通过任何合适的方法来形成/图案化用于形成FinFET的鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生例如间距小于使用单次直接光刻法可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。

参照图3A、图3B和图3C，在突出鳍24N’和24P’的顶表面和侧壁上形成伪栅极堆叠件30。相应的工艺在图14所示的工艺流程中被示为工艺206。图3B所示的截面是从图3A中的参考截面B1-B1和B2-B2获得的。在图3B和随后的图11B中，可以示出STI区22的顶表面22A(也参考图3A)的水平，并且半导体鳍24’高于顶表面22A。STI区22的底表面22B(也参考图3A)也在截面图中示出。STI区22位于22A和22B之间的水平上，并且由于它们处于与图示不同的平面中，因此未在图3B和图11B中示出。

从图3A中的参考截面C-C获得图3C所示的截面，除了图3A示出了器件区域100P的部分。根据一些实施例，突出鳍24N’可以彼此紧密地定位以形成鳍组。突出鳍24P’也可以彼此靠近而形成鳍组。在相同鳍组中的鳍之间的内部组间隔S1(图3C)小于相邻鳍组之间的内部组间隔S2。根据一些实施例，两个鳍组都是多鳍鳍组，如图3C所示。根据替代实施例，鳍组中的一个是单鳍组。例如，可能没有形成图3C中最右边的鳍，因此在左边有一个2鳍鳍组，在右边有一个单鳍鳍组。根据一些实施例，每个鳍组还可包括多于两个的鳍。

伪栅极堆叠件30可以包括伪栅极电介质32(图3B)和伪栅极电介质32上方的伪栅极电极34。伪栅极电极34可以使用例如非晶硅或多晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件30还可在伪栅电极34上包括一个(或多个)硬掩模层36。硬掩模层36可由氮化硅、碳氮化硅等形成。伪栅极堆叠件30的长度方向也垂直于突出鳍24’的长度方向。

接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38(图3A和图3C)。在图14所示的工艺流程中，相应的工艺也被示为工艺206。根据本公开的一些实施方式，栅极间隔件38由诸如氮氧化硅(SiCN)、氮化硅、氮氧化硅(SiOCN)等的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。形成工艺包括沉积共形间隔件层，然后执行各向异性蚀刻工艺以形成栅极间隔件38(和鳍形间隔件39)。根据本公开的一些实施例，栅极间隔件38是多层栅极间隔件。例如，每个栅极间隔件38可以包括SiN层和在SiN层上方的SiOCN层。图3A和图3C还示出了形成在突出鳍24’的侧壁上的鳍间隔件39。在图14所示的工艺流程中，各个工艺也被示为工艺206。

根据本公开的一些实施例，通过用于形成栅极间隔件38的相同工艺来形成鳍间隔件39(包括39A、39B和39C)。例如，在用于形成栅极间隔件38的工艺中，沉积毯覆电介质层以形成栅极间隔件38，在被蚀刻时，一些部分可以留在突出鳍24'N和24P'的侧壁上，从而形成鳍间隔件39。

参照图4A和图4B，形成第一外延掩模40N。图4B示出了图4A中的参考截面B2-B2。如图14所示，相应的工艺被示为工艺流程200中的工艺208。根据一些实施例，外延掩模40N由电介质材料形成，其可以由SiON、SiOCN、AlO、SiN、SiOC、SiO₂等。外延掩模40N的材料也不同于鳍间隔件39和STI区22的材料。根据本公开的一些实施例，外延掩模40N使用诸如原子层沉积(ALD)、化学气相沉积(CVD)等的共形沉积工艺来沉积。根据一些实施例，形成蚀刻掩模42N，其可以由光致抗蚀剂形成或包括光致抗蚀剂。诸如底部抗反射涂层(BARC)的其他层可以或者可以不形成为蚀刻掩模42N的部分。蚀刻掩模42N被图案化以覆盖n型FinFET区域100N，并且使p型FinFET区域100P暴露。然后执行蚀刻工艺以去除p型FinFET区域100P中的外延掩模40N的部分，而未去除n型FinFET区域100N中的外延掩模40N的部分。蚀刻工艺是各向同性工艺，其可以是干蚀刻工艺或湿蚀刻工艺。

接下来，通过蚀刻使突出鳍24P’凹进，从而形成凹进44P。相应的工艺在图14所示的工艺流程200中被示为工艺210。蚀刻掩模42N也被去除，并且可以在蚀刻突出鳍24P′之前或之后被去除。根据一些实施例，执行对突出鳍24P'的蚀刻，直到凹进44P延伸到低于鳍间隔件39的顶端(图4A)并且高于STI区22的顶面的水平为止。在图4A中，虚线被示出以代表突出鳍24P'的蚀刻部分。虚线还示出了位于伪栅极堆叠件30正下方的突出鳍24P’的部分的顶表面和侧壁(参见图3B)。

根据本公开的一些实施例，通过干蚀刻步骤执行突出鳍24’的凹进。可以使用诸如C₂F₆、CF₄、SO₂、HBr、Cl₂和O₂的混合物、HBr、Cl₂、O₂和CF₂的混合物等工艺气体来执行干蚀刻。蚀刻可以是各向异性的。根据本公开的一些实施例，如图4B所示，面对凹进40的突出鳍24'的侧壁是基本垂直的，并且与栅极间隔件38的外侧壁基本齐平。突出鳍24'的侧壁面对凹进40的表面可以在突出鳍24P'的(110)表面上。

根据一些实施例，在蚀刻突出鳍24′期间，鳍间隔件39也被蚀刻，并且它们的高度减小。可以在使鳍24’凹进的同时执行鳍间隔件39的蚀刻，其中将用于蚀刻鳍间隔件39的一种或多种蚀刻气体添加到用于使突出鳍24’凹进的蚀刻气体中。根据一些实施例，鳍间隔件39包括外部鳍间隔件，例如鳍间隔件39A和39C(图4A)，其位于鳍组中的最外侧鳍的外侧上。鳍间隔件39还包括内部鳍间隔件，例如鳍间隔件39B1和39B2，内部鳍间隔件位于相同鳍组中的鳍之间。在整个说明书中，外部鳍间隔件39包括面向相邻鳍组的鳍间隔件39C和背离相邻鳍组的鳍间隔件39A。

根据一些实施例，调整用于蚀刻鳍间隔件39的工艺条件，以使得外部间隔件39A的高度H1高于内部间隔件39B1和39B2的高度H2和H3，内部间隔件39B1和39B2由于小内部鳍间距而彼此连接。此外，调节用于蚀刻鳍间隔件的工艺，使得内部间隔件39B1和39B2的高度H2和H3大于外部间隔件39C的高度H4，从而获得关系(H1＞H2&H3＞H4)。高度H2可以大于、等于或小于高度H3。高度H1、H2、H3和H4的比率也可以在期望的范围内。根据一些实施例，比率H1/H2和H1/H3可以大于约1.05，并且可以在约10nm和约30nm之间的范围内。H2/H4和H3/H4之比可以大于约1.2，并且可以在约5nm至约20nm之间的范围内。

可以使用诸如CF₄、O₂和N₂的混合物，NF₃和O₂的混合物，SF₆、SF₆和O₂的混合物等含氟气体来执行鳍间隔件的蚀刻。气体用于轰击诸如氩气的外部间隔件39A。调整的工艺条件包括但不限于蚀刻气体和轰击气体的分压、偏置电压等。此外，可以使用加载效应来帮助实现鳍间隔件的期望高度。例如，可以调整比率S2/S1，即内部组间隔S2与内部组间隔S1的比率，以调节加载效应，从而可以调节高度H1、H2、H3和H4。

根据一些实施例，在蚀刻突出鳍24P′之后，执行附加的蚀刻工艺以进一步蚀刻鳍间隔件39，并调节突出鳍39的高度。根据替代实施例，跳过蚀刻。也可以使用各向异性蚀刻工艺来执行蚀刻工艺(如果执行的话)，各向异性蚀刻工艺使用例如与鳍间隔件的形成中类似的工艺气体。根据一些实施例，鳍间隔件39的形成可能不能实现这种关系(H1＞H2&H3＞H4)。例如，在先前的鳍间隔件39的形成中，高度H2和H3可能不利地小于高度H4。因此执行蚀刻工艺以调节鳍间隔件的高度。可替代地，关系(H1＞H2并且H3＞H4)可能已经通过先前形成的鳍间隔件39而实现，但是鳍间隔件高度H1、H2、H3和H4之间的比率不令人满意。因此，可以执行附加的蚀刻工艺以将比率调整到期望值。

图5示出了根据一些实施例的外延区48P的形成，外延区48P可以包括外延层48PA、48PB和48PC。如图14所示，在工艺流212中将相应的工艺示为工艺212。通过选择性外延工艺形成外延层48PA、48PB和48PC。可以使用RPCVD、PECVD等执行外延层48PA、48PB和48PC的沉积。根据一些实施例，通过非共形沉积工艺执行外延层48PA的沉积，使得外延层48PA的底部比侧壁部分厚。根据一些实施例，外延层48PA、48PB和48PC由SiGeB形成或包括SiGeB。工艺气体可以包括含硅气体，诸如硅烷、乙硅烷(Si₂H₆)、二氯硅烷(DCS)等，含锗气体，诸如锗烷(GeH₄)、二锗烷(Ge₂H₆)等，以及含掺杂剂的工艺气体，诸如B₂H₆等。外延层48PA的硼浓度可以在约1×10²⁰/cm³至约6×10²⁰/cm³的范围内。锗原子百分比可以在约15％至约40％之间的范围内，并且可以是梯度的，其中上部具有比相应下部更高的锗原子百分比。

外延层48PB可以具有比外延层48PA中的硼浓度更高的硼浓度。例如，根据一些实施例，外延层48PB中的硼浓度可以在约6×10²⁰/cm³至约3×10²¹/cm³的范围内。此外，外延层48PB中的锗原子百分比高于外延层48PA中的锗原子百分比。例如，根据一些实施例，外延层48PB中的锗原子百分比可以在约40％至约60％之间的范围内。

外延层48PB的顶端靠近突出鳍24P’的顶端。图11B示出了图5中的参考截面B2-B2的截面图，其示出了外延层48PB的相对端与突出鳍24P'的顶表面齐平，而顶部的中间部分外延层48PB的表面可以比突出鳍24P′的顶表面低、与之齐平或稍高。如图5所示，从相邻凹进生长的外延层48PB被合并，气隙46P被密封在外延层48PB下方。合并的外延层48PB的顶表面可以具有非平面的轮廓(也称为具有波浪形(凹形)的形状)，并且相邻的鳍24P'(和相应的凹进44P)之间的中间部分低于在其相对侧上的部分。此外，外延层48PB的更靠近突出鳍24N’的左侧部分短于外延层48PB的右侧部分。

外延层48PC的顶表面可以具有非波浪形(凸形)形状。此外，顶表面的右侧最高、而左侧较低。根据一些实施例，外延层48PC包括硅SiGeB。根据一些实施例，外延层48PC中的硼浓度可以在约8×10²⁰/cm³至约1×10²¹/cm³的范围内。此外，外延层48PC中的锗原子百分比低于外延层48PB中的锗原子百分比。例如，根据一些实施例，外延层48PC中的锗原子百分比可以在约45％至约55％之间的范围内。在整个说明书中，将外延层48PA、48PB和48PC统称为外延层(区域)48P，以下将其也统称为源极/漏极区48P。

用于形成外延层48PA、48PB和48PC中的每个的沉积工艺可以包括在沉积之后的回蚀刻工艺。可以使用蚀刻气体(例如HCl)执行回蚀刻，并且可以包括或可以不包括诸如SiH₄的含硅气体。回蚀刻导致并改善(111)小平面的形成。

在整个说明书中，鳍组中最靠近其相邻鳍组24N'的突出鳍24P'和24N'(从左起的第二和第三突出鳍)被称为内部鳍，并且鳍组中最远离相邻鳍组24N'的突出鳍24P'和24N'(从左起的第一和第四突出鳍)被称为外部鳍。类似地，基于内部鳍生长的外延区的部分被称为内部部分，并且基于外部鳍生长的外延区的部分被称为外部部分。由于鳍间隔件具有符合关系(H1＞H2和H3＞H4)的高度，所以外延层48PB和48PC具有不对称的轮廓，外延层48PB和48PC的内部部分比外延层48PB和48PC的外部部分短。例如，外延层48PB的内部部分的顶端的升高高度RH1低于外延层48PB的外部部分的顶端的升高高度RH2。升高高度是外延区48P在相应的突出鳍24P’上方的高度。高度差(RH2-RH1)可以大于约2nm，并且可以在约2nm至约15nm之间的范围内。此外，高度H5可以小于高度H6，高度H7可以小于H8，这意味着从外部部分到内部部分，外延区的高度总体上呈减小的趋势。总体上，如果以内部鳍24P’和外部鳍24P’之间的中线50P为基准，则外延区48P的内侧部分比相应的外侧部分短。此外，外延区48P的顶表面朝向其邻近的鳍组倾斜，这是由于鳍间隔件39的调整高度H1、H2、H3和H4引起的。

在形成外延区48P之后，去除外延掩模40N。相应的工艺在图14所示的工艺流程200中被示为工艺214。接下来，如图6所示，形成外延掩模40P以保护外延区48P，同时保持n型器件区域100N开放。如图14所示，相应的工艺被示为工艺流程200中的工艺216。蚀刻掩模42P可以被形成用于图案化外延掩模40P，并且在图案化外延掩模40P之后被去除。突出鳍24N’被凹进以形成凹进44N。如图14所示，相应的工艺在工艺流200中被示为工艺218。根据一些实施例，其余的突出鳍24N'的顶表面低于鳍间隔件39的顶端。在蚀刻突出鳍24N′的工艺期间，也使鳍间隔件39凹进以达到关系(H1′＞H2′和H3′＞H4′)。根据一些实施例，在使突出鳍24N'凹进之后，使用附加的蚀刻工艺来进一步蚀刻鳍间隔件39，并调节突出鳍39的高度，使得达到关系式(H1'>H2'和H3′＞H4′)，并且调整鳍间隔件高度H1′、H2′、H3′和H4′之间的比率以获得期望的比率。在附加的蚀刻工艺中，突出鳍24N’不凹进。根据替代实施例，跳过附加蚀刻工艺。

图7示出了用于在n型FinFET区域100N中形成外延层48NA、48NB和48NC的选择性外延工艺。相应的工艺在图14所示的工艺流程中被示为工艺220。在参考截面B1-B1中的外延层48NA、48NB和48NC的截面图形状也可以在图11B中找到。根据一些实施例，可以使用RPCVD、PECVD等来执行外延层48NA、48NB和48NC的沉积。在外延层48NA、48NB和48NC的讨论中(图11A和图11B)，磷用作示例性n型掺杂剂，也可以使用其他n型掺杂剂(例如砷，锑等)或它们的组合。而且，在以上讨论的外延层48PA、48PB和48PC(图11A和图11B)中，讨论了硼作为p型掺杂剂的示例，而可以使用其他p型掺杂剂，例如铟。

根据一些实施例，外延层48NA由硅磷(SiP)形成或包括硅磷(SiP)。外延层48NA可以具有在约1×10²⁰/cm³和约8×10²⁰/cm³之间的掺杂浓度(例如，P或As)。在沉积工艺中，将诸如HCl的蚀刻气体添加到工艺气体中，以实现在半导体而非电介质上的选择性沉积。载气例如H₂和/或N₂也可以例如以约500sccm至约5000sccm之间的范围内的流速包括在工艺气体中。

根据一些实施例，外延层48NB包括SiP，磷具有的第二磷浓度高于外延层48NA中的磷浓度。例如，根据一些实施例，外延层48NB中的磷浓度可以在约8×10²⁰/cm³至约5×10²¹/cm³的范围内。用于形成外延层48NB的工艺气体可以类似于在形成外延层48NA中的工艺气体。

如图7所示，外延层48NB的顶端与突出鳍24N’的顶端接近，并且可以高于或低于突出鳍24N’的顶端。从相邻凹进生长的外延层48NB被合并，气隙46N被密封在外延层48NB下方。合并的外延层48NB的顶表面可以具有非平面轮廓(也称为具有波浪形状)，相邻半导体鳍24N’之间的中间部分低于其相对侧上的部分。

根据一些实施例，外延层48NC包括磷硅。另外，可以掺入例如锗原子百分比在约1％至约5％之间的锗。根据一些实施例，外延层48NC中的磷浓度可以在约1×10²¹/cm³至约3×10²¹/cm³的范围内。用于形成外延层48NC的工艺气体可以类似于在形成外延层48NB中的工艺气体，不同之处在于可以添加诸如锗烷、二锗烷等的含锗气体。在整个说明书中，将外延层48NA、48NB和48NC统称为外延层或外延区48N，以下将其也统称为源极/漏极区48N。

用于形成外延层48NA、48NB和48NC中的每个的沉积工艺可以包括在沉积之后的回蚀刻工艺。可以使用蚀刻气体(例如HCl)执行回蚀刻，并且可以包括或可以不包括诸如SiH₄的含硅气体。回蚀刻导致并改善(111)小平面的形成。此外，外延层48NA、48NB和48NC可以具有形成的(110)小平面。

由于鳍间隔件39具有具有以下关系的高度(H1'>H2'和H3'>H4')，所以外延层48NB和48NC具有不对称的轮廓，从内部鳍的凹进生长的外延层48NB和48NC的内部部分比从外部鳍的凹进生长的外延层48NB和48NC的外部部分短。例如，外延层48NC的内部部分的顶端的升高高度RH3低于外延层48NC的外部部分的顶端的升高高度RH4。高度差(RH4-RH3)可以大于约2nm，并且可以在约2nm和约10nm之间的范围内。此外，高度H5’可以小于高度H6’，并且高度H7’可以小于H8’，这意味着从源极/漏极区48N的外部部分到内部部分，高度随着常规沟槽而减小。总体上，如果以中线50N为基准，则外延区48N的内侧部分低于相应的外侧部分。

在形成外延区48N之后，去除外延掩模40P，并且在图8中示出了所得的结构。在图14中所示的工艺流程200中，相应的工艺被示为工艺222。接下来，参考图9A，接触蚀刻停止层(CESL)52和层间电介质(ILD)54形成在外延区48P和48N上方以及伪栅极堆叠件30上方(图3A和4B)。相应的工艺在图14所示的工艺流200中被示为工艺224。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化以去除CESL 52和ILD 54的多余部分，直到伪栅极堆叠件30(图8)被暴露。

如图9B所示，用替换栅极堆叠件56替换伪栅极堆叠件30(图3A和图4B)。在图14中所示的工艺流程中，相应的工艺被示为工艺226。应当理解，所示的外延区48P被示为基于单鳍鳍组，而其也可以基于两个鳍鳍组而形成，如图9A所示。替换栅极堆叠件56包括栅极电介质58，栅极电介质58还包括在突出鳍24’的顶表面和侧壁上的界面层58A(图11B)，以及在界面层58A上的高k电介质58B(图11B)。替换栅极堆叠件56还包括在高k电介质58B上方的栅电极60。再次参考图9B，在形成替换栅极堆叠件56之后，使替换栅极堆叠件56凹进以在栅间隔件38之间形成沟槽。将诸如氮化硅、氮氧化硅等的电介质材料填充到所得的沟槽中。形成硬掩模62(图9B)。

接下来，参考图10，蚀刻ILD 54和CESL 52以形成源极/漏极接触开口64。在图14所示的工艺流程中，相应的工艺被示为工艺228。外延层48NC和48PC也被蚀刻穿过。并且外延层48NB和48PB的顶表面被暴露。可以控制蚀刻以在外延层48NB和48PB上停止，而外延层48NB和48PB的过蚀刻很小。例如，开口64可以延伸到外延区48NB和48PB中，深度在约1nm和约3nm之间的范围内。外延层48NB和48PB的暴露的顶表面是波浪形的，其中凹进的部分比中间部分的相对侧上的相对部分低，使得外延层48NB和48PB的暴露的顶表面具有V形截面图。控制ILD 54的蚀刻，使得开口64向下延伸，并且还蚀刻外延区48NC和48PC的一些侧角，并且外延层48NB和48PB的侧壁被暴露，并且一些侧角部分可以被去除。由于外延区48N和48P的内部部分的顶表面比相应的外部部分的顶表面低，因此更容易清洁开口64的底部。

接下来，如图11A和图11B所示，形成源/漏硅化物区66N和66P。在图14中所示的工艺流程中，相应的工艺被示为工艺230。图11B示出了图11A中的参考截面B1-B1和B2-B2中的截面图，图11A示出在图11B中的参考截面C-C中的截面图。参考截面B1-B1、B2-B2、C-C也与图3A中的相同。根据本公开的一些实施例，源极/漏极硅化物区66N和66P的形成包括沉积延伸到开口64中的金属层，例如钛层、钴层等(图10)，然后执行退火工艺，以使金属层的底部与外延层48NB和48PB反应，以分别形成硅化物区66N和66P。可以去除剩余的未反应的金属层。然后，在沟槽64中形成源极/漏极接触插塞68，并且将其电连接到源极/漏极硅化物区66N和66P。在图14中所示的工艺流程中，相应的工艺被示为工艺232。由此形成N型FinFET70N和P型FinFET 70P，并且源极/漏极区48N和48P通过接触插塞68电互连。

如图11A所示，外延区48P和48N中的每个的顶表面是不对称的并且是倾斜的，内部的顶表面低于相应的外部分。硅化物区66N和66P相应地倾斜。根据一些实施例，每个硅化物区66N和66P的内部部分的顶表面比相应的外部部分低高度差ΔH1和ΔH2，该高度差可以大于约2nm，并且可以在约2nm至约10nm之间的范围内。而且，如果在硅化物区66N和66P的顶表面上形成切线67，则倾斜角θ1和θ2可以大于约6度，并且可以在约6度和约45度之间的范围内，或者在范围在约20度到约45度之间。

观察到，通过形成用于外延区48N和48P的不对称轮廓，并且通过使外延区的内部部分比相应的外部部分低，除了直接在外延区48N和48P上方的硅化物区66N和66P的部分之外，还形成了硅化物侧部66N′和66P′(并且是扩大的)。这导致接触面积的增加和接触电阻的减小。作为比较，如果外延区48N和48P形成为具有对称轮廓，则硅化物区的部分66N′和66P′可能不形成或者可以更小，并且接触面积和接触电阻将更高。

在上述示例中，以n型源极/漏极区和p型源极/漏极区为例进行了讨论和说明。根据其他实施例，两个FinFET都可以是n型FinFET或p型FinFET。除了两个n型FinFET或p型FinFET的翻转对称性更高之外，这些图与图11A所示相似。而且，鳍组中的一个可以是单鳍组，而另一个可以是多鳍组。尽管以两个鳍鳍组为例，但是鳍组可以包括三个鳍或更多个鳍。另外，尽管在上述示例中，在形成n型外延区之前形成p型外延区，但是根据替代实施例，也可以在形成p型外延区之前形成n型外延区。

图12示出了结构的立体图，其中示出了凹进44N和44P以及突出鳍24N'和24P'。应当理解，凹进44N和44P可以在相同的蚀刻工艺中形成，并且因此可以同时共存。替代地，凹进44N和44P可以通过不同的工艺形成，并且因此可以不在相同的时间点存在，如图4A和图6所示。

图13示出了n型FinFET 68N和p型FinFET 68P的示意图。未显示硅化物区和接触插塞。n型FinFET 70N的外延区48N和p型FinFET 70P的外延区48P也具有不对称的轮廓。根据一些实施例，外延区48N的高度H48N大于外延区48P的高度H48P。而且，在n型FinFET 70N中的对应鳍组的内部组间隔中的STI区22N的高度H22N比在p型FinFET 70P型中对应鳍组的内部组间隔中的STI区22P浅。

在图13所示的示例中，内部鳍上的外延区48P的朝向外延区48N的部分短于外部鳍上的外延区48P的背离外延区48N的部分。内部鳍上的面向外延区48P的外延区48N的部分短于外部鳍上的背离外延区48P的外延区48N的部分。根据其他实施例，内部鳍上的面向外延区48N的外延区48P的部分可以比外部鳍上的背离外延区48N的外延区48P的部分高。内部鳍上的面向外延区48P的外延区48N的部分也可以比外部鳍上的背离外延区48P的外延区48N的部分高。可以通过在第一形成工艺中形成所示的外延区48N同时在其右侧上的另外n型外延区(未示出)，以及在第二形成工艺中形成所示的外延区48P同时在其左侧上的另外p型外延区(未示出)，来实现这些实施例。

本公开的实施例具有一些有利特征。通过形成具有不对称轮廓的外延区，源极/漏极硅化物区可以延伸到相应的外延源极/漏极区的侧壁，从而降低了接触电阻。此外，由于外延区的内部部分较短，因此容易进行开口底部的清洁。

根据本公开的一些实施例，一种方法，包括：形成延伸到半导体衬底中的隔离区；在隔离区上方形成第一多个突出鳍和第二突出鳍，其中，第一多个突出鳍包括：远离第二突出鳍的外部鳍和最靠近第二突出鳍的内部鳍；蚀刻第一多个突出鳍以形成第一凹进；从第一凹进生长第一外延区，其中，将第一外延区合并以形成合并的外延区；蚀刻第二突出鳍以形成第二凹进；以及从第二凹进生长第二外延区，其中，合并的外延区的顶表面在面向第二外延区的一侧比在背离第二外延区的一侧低。在一个实施例中，方法还包括在第一多个突出鳍的侧壁上形成多个鳍间隔件，其中，多个鳍间隔件包括面向第二外延区的第一外部鳍间隔件和背离第二外延区的第二外部鳍间隔件，其中，第二外部鳍间隔件比第一外部鳍间隔件高。在一个实施例中，第一外部鳍间隔件和第二外部鳍间隔件具有接触隔离区的顶表面的底部。在一个实施例中，述多个鳍间隔件还包括在第一多个突出鳍中的相邻鳍之间的内部鳍间隔件，其中，内部鳍间隔件比第一外部鳍间隔件短并且比第二外部鳍间隔件高。在一个实施例中，内部鳍和外部鳍分别与内部半导体条带和外部半导体条带重叠，并且其中，第一外延区包括：直接位于外部半导体条带上方的外部部分和直接位于内部半导体条带上方的内部部分，其中，外部部分的第一升高高度高于内部部分的第二升高高度。在一个实施例中，第一凹进的底部高于隔离区的顶表面。在一个实施例中，方法还包括：在合并的外延区上形成第一硅化物区，其中，第一硅化物区是倾斜的，更靠近第二外延区的第一硅化物区的第一部分低于远离第二外延区的第一硅化物区的第二部分。在一个实施例中，在第一硅化物区的附加顶表面上形成的切线具有大于约6度的倾斜角。在一个实施例中，方法还包括：在第二外延区上形成第二硅化物区；以及形成连接到第一硅化物区和第二硅化物区的接触插塞。

根据本公开的一些实施例，一种器件包括：半导体衬底；第一多个隔离区和第二多个隔离区，延伸到半导体衬底中；第一条带组，包括在第一多个隔离区之间的第一多个半导体条带；第二条带组，包括在第二多个隔离区之间的至少一个第二半导体条带；第一鳍组，包括与对应的第一多个半导体条带重叠的第一多个半导体鳍；第二鳍组，包括与至少一个第二半导体条带重叠的至少一个第二半导体鳍；多个外延区，每个外延区包括填充延伸到第一多个半导体鳍中的一个的第一凹进的部分，其中，多个外延区被合并以形成合并的外延区；以及第二外延区，包括填充延伸到至少一个第二半导体鳍中的第二凹进的第二部分，其中，合并的外延区的顶表面朝向第二外延区倾斜，靠近第二外延区的顶表面的第一部分低于远离第二外延区的第二部分。在一个实施例中，第一多个半导体条带包括离第二鳍组最远的外部条带和最靠近第二鳍组的内部条带，其中，与外带重叠的合并的外延区的外部部分比与内部条带重叠的合并外延区的内部部分高。在一个实施例中，合并的外延区是第一导电类型，并且第二外延区是与第一导电类型相反的第二导电类型。在一个实施例中，合并的外延区和第二外延区具有相同的导电类型。在一个实施例中，器件还包括在合并的外延区上的第一硅化物区，其中，第一硅化物区是倾斜的，其中，更靠近第二外延区的第一硅化物区的第一部分低于远离第二外延区的第一硅化物区的第二部分。在一个实施例中，器件还包括：第二硅化物区，位于第二外延区上，其中，第二硅化物区向第一硅化物区倾斜；和接触插塞，连接到第一硅化物区和第二硅化物区。在一个实施例中，器件还包括：多个鳍间隔件，位于第一多个半导体鳍的侧壁上，其中，多个鳍间隔件包括面向第二外延区的第一外部鳍间隔件和背离第二外延区的第二外部鳍间隔件，其中，第二外部鳍间隔件比第一外部鳍间隔件高。在一个实施例中，多个鳍间隔件还包括在第一多个半导体鳍中的相邻鳍之间的内部鳍间隔件，其中，内部鳍间隔件的高度小于第二外部鳍间隔件且大于第一外部鳍间隔件的高度。

根据本公开的一些实施例，一种器件包括：多个半导体鳍；多个栅极堆叠件，位于多个半导体鳍的顶表面和侧壁上；多个外延区，每个外延区在多个半导体鳍中的两个之间并且接合侧壁，其中，多个外延区被合并为合并的外延区，并且多个外延区中最外的外延区是多个外延区中最短的；硅化物区，与合并的外延区的顶表面接触；以及接触插塞，位于硅化物区上方并与硅化物区接触。在一个实施例中，器件还包括：附加外延区，与合并的外延区相邻，其中，最外的外延区最靠近多个半导体鳍中的附加外延区；以及第二硅化物区，与附加外延区的另一顶表面接触，其中，接触插塞还接触第二硅化物区。在一个实施例中，器件还包括：多个鳍间隔件，位于多个外延区的侧壁上，其中，多个鳍间隔件包括在多个半导体鳍中的最外侧鳍的侧壁上的第一外部鳍间隔件、以及在多个半导体鳍中的与第一外部鳍间隔件的相对侧上的第二外部鳍间隔件，其中，第一外部鳍间隔件比第二外部鳍间隔件高。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它工艺和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。