具体实施方式

下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体结构的形成方法，本申请中半导体结构的形成方法在晶体管表面区域形成沟道层，并通过调整沟道层的氧化速率，降低所述沟道层与所述衬底之间氧化速率的差异，使得覆盖于所述沟道层上的第一过渡氧化层和覆盖于所述衬底的所述第二区域表面的第二过渡氧化层能够同时形成，且可以调节所述第一过渡氧化层和所述第二过渡氧化层保持一致的厚度。所述第一过渡氧化层作为后续形成的第一栅介质层与所述沟道层之间的过渡，所述第二过渡氧化层作为后续形成的第二栅介质层与所述衬底的所述第二区域之间的过渡，本发明不仅在降低衬底与栅介质层之间界面效应的同时，而且所述第一过渡氧化层和所述第二过渡氧化层保持一致的厚度，保证PMOS晶体管区域和NMOS晶体管区域之间的电器性能保持一致。本发明形成方法可以适用于各种半导体器件的晶体管的制程，例如用于功率晶体管的制程，经过本发明的形成方法获得的功率晶体管结构，有效地保证了栅介质层厚度，抑制栅极隧穿漏电流，通过沟道层、第一过渡氧化层，以及第一栅介质层对例如PMOS功率晶体管区域进行阈值电压调节，改善半导体结构的电性能，例如漏电流。

附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2A-2G是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。如图1、图2A-图2G所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：

步骤S11，提供衬底20，所述衬底20包括用于形成PMOS晶体管的第一区域201和用于形成NMOS晶体管的第二区域202，如图2A所示。

具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20内包括N型离子掺杂的第一区域201，所述第一区域201用于形成PMOS晶体管。所述衬底20内还包括P型离子掺杂的第二区域202，所述第二区域202用于形成NMOS晶体管。所述第一区域201和所述第二区域202通过隔离结构21电性隔离。所述隔离结构201的材料可以是但不限于氧化物材料，例如二氧化硅。

可选的，所述PMOS晶体管和所述NMOS晶体管均为功率晶体管。

具体来说，PMOS功率晶体管和NMOS功率晶体管用于调整所述半导体结构的电压以及漏电流等参数，因此，在形成PMOS功率晶体管和NMOS功率晶体管时，通过调整沟道层的氧化速率，会使得具有所述PMOS功率晶体管和所述NMOS功率晶体管的半导体结构在阈值电压调节操作的便利性以及漏电流等方面得到极大的改善。

步骤S12，形成沟道层24于所述衬底20的所述第一区域201表面，如图2C所示。

可选的，形成沟道层24于所述衬底20的所述第一区域201表面之前，还包括如下步骤：

形成覆盖所述衬底20的所述第二区域202表面的保护层22，如图2C所示。

可选的，形成覆盖所述衬底20的所述第二区域202表面的保护层22的具体步骤包括：

形成覆盖所述衬底20的所述保护层22；

去除覆盖于所述衬底20的所述第一区域201表面的所述保护层22。

可选的，形成覆盖所述衬底20的所述保护层22的具体步骤包括：

采用原位水汽生长工艺于所述衬底20表面形成所述保护层22。

具体来说，在对具有所述第一区域201和所述第二区域202的所述衬底20进行清洗之后，采用原位水汽生长(ISSG)工艺氧化所述衬底20表面，形成覆盖所述第一区域201和所述第二区域202的所述保护层22。以所述衬底20为硅衬底为例，原位水汽生长工艺形成的所述保护层22的材料为二氧化硅。之后，形成覆盖所述衬底20表面的第一光阻层23，并通过曝光显影工艺去除所述第一区域201上方的所述第一光阻层23，使得残留的所述第一光阻层23仅覆盖位于所述第二区域202上的所述保护层22，位于所述第一区域201上的所述保护层22暴露，如图2A所示。接着，通过刻蚀工艺去除所述第一区域201上方的所述保护层22，去除剩余的所述第一光阻层23之后，得到如图2B所示的结构。位于所述第二区域202上方的所述保护层22用于避免后续在第一区域生长沟道层24时，在第二区域上也形成所述沟道层24的情况，进一步地还可以避免后续工艺对所述第二区域202造成损伤。

可选的，所述保护层22的厚度为3nm～10nm。举例来说，所述保护层22的厚度可以为5nm。

可选的，形成沟道层24于所述衬底20的所述第一区域201表面的具体步骤包括：

采用外延生长工艺形成沟道层24于所述衬底20的所述第一区域201表面，如图2C所示。

本具体实施方式采用外延生长工艺形成所述沟道层24，本领域技术人员也可以根据实际需要采用其他工艺形成所述沟道层24。所述沟道层24用于降低所述衬底20的所述第一区域201的表面与后续形成的第一过渡氧化层之间的界面效应，以简化所述PMOS晶体管，例如PMOS功率晶体管阈值电压的调节操作，需要注意的时，本发明中的所述沟道层24仅位于所述PMOS晶体管所在第一区域，而不会位于所述NMOS晶体管所在第二区域，从而不会对NOMS晶体管发生影响，仅调节PMOS晶体管阈值电压，进一步地，是位于PMOS晶体管中PMOS功率晶体管的位置，从而沟道层材料选择生长在PMOS的功率晶体管位置作为通道，调节PMOS的阈值电压。

可选的，所述衬底20的材料为Si，所述沟道层24的材料可以为SiGe，所述SiGe层中载流子具有更高的电子迁移速率，可以良好的调节PMOS晶体管，例如PMOS功率晶体管阈值电压。

步骤S13，调整所述沟道层24的氧化速率，以降低所述沟道层24的氧化速率24与所述衬底20的氧化速率之间的差异。

由于所述衬底20的材料与所述沟道层24的材料不同，因此，即便是在相同的氧化条件下，所述衬底20的氧化速率与所述沟道层24的氧化速率之间也存在差异。为此，本具体实施方式通过调整所述沟道层24的氧化速率，使得所述沟道层24与所述衬底20之间氧化速率的差异减小，例如使得调整后的所述沟道层24与所述衬底20的氧化速率相等。调整所述沟道层24的氧化速率的具体方法，本领域技术人员可以根据实际需要进行选择，例如离子注入等，本具体实施方式对此不作限定，只要能降低所述沟道层24与所述衬底20之间氧化速率的差异即可。

可选的，调整所述沟道层24的氧化速率的具体步骤包括：

对所述沟道层24进行氮化处理，降低所述沟道层24的氧化速率，如图2D所示。

以下以所述衬底20的材料为Si、所述沟道层24的材料为SiGe为例进行说明。由于Ge的氧化速率大于Si的氧化速率，因此，未调整前，所述沟道层24的氧化速率高于所述衬底20的氧化速率。本具体实施方式通过对所述沟道层24进行氮化处理，掺杂氮元素至所述沟道层24，以在所述沟道层24表面形成SiGeN层，从而有效降低所述沟道层24表面的Ge元素浓度，进而达到降低所述沟道层24氧化速率的效果。

本具体实施方式在对所述沟道层24进行氮化处理之前，可以先对所述沟道层24表面进行清洗，以除去所述沟道层24表面的颗粒物和自然氧化层，避免所述颗粒物和所述自然氧化层阻挡氮原子进入所述沟道层24，从而提高氮化处理的效果。其中，对所述沟道层24进行清洗时可以采用DHF，例如稀释的HF溶液作为清洗剂。在对所述沟道层24进行氮化处理之后，还可以使用DHF溶液再次对经氮化处理的所述沟道层24表面进行清洗，以避免所述沟道层24表面残留的杂质对后续工艺的影响。

可选的，对所述沟道层24进行氮化处理的具体步骤包括：

采用远距离等离子体渗氮(Remote Plasma Nitridation，RPN)工艺对所述沟道层24进行氮化处理。

具体来说，可以沿图2D中箭头所示的方向，采用远距离等离子体渗氮垂直向下对所述沟道层24进行氮化处理。通过观察所述沟道层24氮化处理过程中的性能参数(例如已掺杂至所述沟道层24中的氮原子的浓度)，反馈调节采用远距离等离子体渗氮工艺中的工艺参数，例如氮源等离子体的流量和/或工艺处理时间，可以灵活调整所述沟道层24表面的氮元素浓度，从而将所述沟道层24的氧化速率调整到工艺所需要的值，例如将所述沟道层24的氧化速率调整到与所述衬底20的氧化速率相等。

步骤S14，氧化所述衬底20的所述第二区域202表面和所述沟道层24，形成覆盖所述沟道层24表面的第一过渡氧化层27和覆盖所述衬底20的所述第二区域202表面的第二过渡氧化层28，如图2G所示。

可选的，氧化所述衬底20的所述第二区域202表面和所述沟道层24之前，还包括如下步骤：

去除所述保护层22。

具体来说，在调整所述沟道层24的氧化速率之后，形成覆盖于所述沟道层24表面的第二光阻层26，暴露所述衬底20的所述第二区域202表面的所述保护层22。之后，通过刻蚀工艺去除所述保护层22，并剥离所述第二光阻层26，得到如图2F所示的结构。由于在外延生长所述沟道层24以及氮化处理所述沟道层24的过程中，可能会在所述保护层22中产生缺陷，因此，需要将所述保护层22去除，避免影响后续形成的NMOS晶体管的电性能。

可选的，氧化所述衬底20的所述第二区域202表面和所述沟道层24的具体步骤包括：

采用原位水汽生长工艺氧化所述衬底20的所述第二区域202表面和所述沟道层24。

以下以所述衬底20的材料为Si、所述沟道层24的材料为SiGe为例进行说明。采用原位水汽生长工艺氧化所述衬底20的所述第二区域202表面和所述沟道层24的表面，形成覆盖所述沟道层24的表面的所述第一过渡氧化层27和覆盖所述衬底20的所述第二区域202表面的所述第二过渡氧化层28。由于调整后所述沟道层24的氧化速率与所述衬底20的氧化速率差异减小，因此，可以调节同步形成的所述第一过渡氧化层27和所述第二过渡氧化层28的厚度差异，例如可以将所述沟道层24的氧化速率与所述衬底20的氧化速率调整成一致，从而二者的厚度保持一致，从而在后续的电性测试过程中，NMOS和PMOS的电器性能可以保持一致，避免出现因轻微的厚度差异造成数量级影响的问题，有效改善半导体结构的电性能。

可选的，所述第一过渡氧化层27的厚度和所述第二过渡氧化层28的厚度相等。

举例来说，所述第一过渡氧化层27的厚度和所述第二过渡氧化层28的厚度可以为0.4～1.2nm，例如均为0.7nm、0.8nm、1nm。本领域技术人员还可以通过调整原位水汽生长工艺的参数，例如工艺时间等，调整所述第一过渡氧化层27和所述第二过渡氧化层28厚度的具体数值。所述第一过渡氧化层27和所述第二过渡氧化层28的厚度差异减小，也有助于简化所述第一过渡氧化层27和所述第二过渡氧化层28具体厚度值的调整步骤。

可选的，形成覆盖所述沟道层24表面的第一过渡氧化层27和覆盖所述衬底20的所述第二区域202表面的第二过渡氧化层28之后，还包括如下步骤：

形成第一栅介质层于所述第一过渡氧化层27表面、并同时形成第二栅介质层于所述第二过渡氧化层28表面。

具体来说，所述第一栅介质层和所述第二栅介质层的材料例如可以采用具有高介电常数(HK)的材料，例如可以是介电常数大于等于9的材料，从而能有效提高栅氧厚度，抑制栅极隧穿漏电流，保证最终的半导体器件的尺寸微缩的目的，本发明中所述第一过渡氧化层27可以降低所述沟道层24与所述第一栅介质层之间的界面效应，所述第二过渡氧化层28可以降低所述衬底20的所述第二区域202与所述第二栅介质层之间的界面效应。其中，所述第一栅介质层的材料和所述第二栅介质层的材料例如可以均为HfO₂、Al₂O₃、HfSiO_z、HfON、HfAlO_z、ZrO₂、ZrSiO_z、Ta₂O₅、La₂O₃、HfLaO_z、LaAlO_z、LaSiO_z以及上述材料中金属或者合金组分的氮化物或氮氧化物中的任一种或者两种以上的组合，其中，0＜z≤1。进一步地，所述第一栅介质层的材料和所述第二栅介质层的材料可以均为HfO₂、ZrO₂或Ta₂O₅。

不仅如此，本具体实施方式还提供了一种半导体结构，附图3是本发明具体实施方式中半导体结构的示意图。本具体实施方式提供的半导体结构可以采用如图1、图2A-图2G所示的半导体结构的形成方法形成。如图3所示，所述半导体结构，包括：

衬底20，所述衬底20包括用于形成PMOS晶体管的第一区域201和用于形成NMOS晶体管的第二区域202；

沟道层24，位于所述衬底20的所述第一区域201表面，所述沟道层24的氧化速率与所述衬底20的氧化速率相同；

第一过渡氧化层27，位于所述沟道层24表面；

第二过渡氧化层28，位于所述衬底20的所述第二区域202表面。

可选的，所述沟道层24的材料包括SiGe和掺杂元素，所述掺杂元素用于降低SiGe的氧化速率。

可选的，所述掺杂元素为氮元素。

其中，所述掺杂元素可以仅位于所述沟道层24的表面；或者，所述掺杂元素还可以均匀分布于整个所述沟道层24中。

可选的，所述第一过渡氧化层27的厚度和所述第二过渡氧化层28的厚度相同。

举例来说，所述第一过渡氧化层27的厚度和所述第二过渡氧化层28的厚度可以为0.4～1.2nm，例如均为0.7nm、0.8nm、1nm。

可选的，所述半导体结构还包括：

第一栅介质层，覆盖于所述第一过渡氧化层27表面；

第二栅介质层，覆盖于所述第二过渡氧化层28表面。

可选的，所述第一栅介质层的材料和所述第二栅介质层的材料相同。

可选的，所述PMOS晶体管和所述NMOS晶体管均为功率晶体管。

本具体实施方式提供的半导体结构及其形成方法，通过调整沟道层的氧化速率，降低所述沟道层与所述衬底之间氧化速率的差异，使得覆盖于所述沟道层上的第一过渡氧化层和覆盖于所述衬底的所述第二区域表面的第二过渡氧化层能够同时形成，且可以调节所述第一过渡氧化层和所述第二过渡氧化层保持一致的厚度，从而有效改善了半导体结构的电性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。