具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在是限制性的。例如，在下面的说明中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。

现在将参考源极/漏极接触件形成于鳍式场效应晶体管(FinFET)上的特定实施例来描述实施例。然而，实施例不限于此精确描述，因为本文提出的思想适用于各种各样的实施例，所有这些实施例都完全旨在被包括在实施例的范围内。

图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻的隔离区域56之间突出得高于隔离区域56。尽管隔离区域56被描述/图示为与衬底50分隔开，但如本文所使用的，术语“衬底”可以用于仅指代半导体衬底或包括隔离区域的半导体衬底。另外，尽管鳍52被图示为与衬底50成单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52指代在相邻的隔离区域56之间延伸的部分。

栅极电介质层92沿着侧壁并且在鳍52的顶表面之上，并且栅极电极94在栅极电介质层92之上。源极/漏极区域82被设置在鳍52关于栅极电介质层92和栅极电极94的相反侧上。图1进一步示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极94的纵轴并且在例如与FinFET的源极/漏极区域82之间的电流流动方向垂直的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面C-C平行于截面A-A并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续图参考了这些参考截面。

本文所讨论的一些实施例是在使用后栅极工艺形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)、纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)等中使用的方面。

图2到图20B是根据一些实施例的制造FinFET的中间阶段的截面图。图2至图7示出了图1所示的参考截面A-A，不同之处在于多个鳍/FinFET。图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A沿着图1所示的参考截面A-A示出，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图14C、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图20A和图20B沿着图1所示的类似截面B-B示出，不同之处在于多个鳍/FinFET。图10C和图10D沿着图1所示的参考截面C-C示出，不同之处在于多个鳍/FinFET。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常为硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或它们的组合。

衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型FinFET，并且p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型FinFET。n型区域50N可以与p型区域50P实体分隔开(如分隔符51所示)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。

在图3中，在衬底50中形成鳍52。鳍52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。

可以通过任何合适的方法来对鳍52进行图案化。例如，可以使用一种或多种光刻工艺来对鳍52进行图案化，包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻工艺和自对准工艺进行组合，允许图案被创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。在一些实施例中，掩模(或其他层)可以保持在鳍52上。

在图4中，在衬底50之上以及相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)等、或它们的组合来形成。可以使用任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里之上形成填充材料，例如上面讨论的那些填充材料。

在图5中，对绝缘材料54应用去除工艺以去除鳍52之上的多余绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。该平坦化工艺暴露鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶表面是齐平的。在其中掩模保持在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或鳍52的顶表面分别与绝缘材料54齐平。

在图6中，使绝缘材料54凹陷以形成浅沟槽隔离区域(STI)区域56。绝缘材料54被凹陷为使得n型区域50N和p型区域50P中的鳍52的上部部分从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或它们的组合。STI区域56的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域56可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用采用例如稀释氢氟(dHF)酸的氧化物去除。

关于图2到图6所描述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。同质外延结构可以在沟槽中外延生长，并且电介质层可以被凹陷为使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可用于鳍52。例如，图5中的鳍52可以凹陷，并且不同于鳍52的材料可以在凹陷的鳍52之上外延生长。在这样的实施例中，鳍52包括凹陷材料以及设置在凹陷材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用不同于衬底50的材料在沟槽中外延生长异质外延结构，并且可以使电介质层凹陷为使得异质外延结构从电介质层突出以形成鳍52。在其中外延生长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和随后的注入，但原位掺杂和注入掺杂可被一起使用。

更进一步地，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部部分可以由以下材料形成：硅锗(Si_xGe_1-x，其中x可以在0到1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体。例如，用于形成III-V族化合物半导体的可用材料包括但不限于：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。

此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成P阱，并且可以在P型区域50P中形成N阱。在一些实施例中，在n型区域50N和P型区域50P两者中形成P阱或N阱。

在具有不同阱类型的实施例中，可以使用光致抗蚀剂和/或其他掩模(未示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的p型区域50P。光致抗蚀剂可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上地防止n型杂质被注入到n型区域50N中。n型杂质可以为注入到该区域中的磷、砷、锑等，其浓度为等于或小于10¹⁸cm^-3，例如在约10¹⁶cm^-3至约10¹⁸cm^-3之间。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。

在p型区域50P的注入之后，在p型区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的n型区域50N。光致抗蚀剂可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以为注入到该区域中的硼、氟化硼、铟等，其浓度为等于或小于10¹⁸cm^-3，例如在约10¹⁶cm^-3至约10¹⁸cm^-3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。

在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可被一起使用。

在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后例如通过CMP来平坦化。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由相对于隔离区域(例如，STI区域56和/或虚设电介质层60)的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等的一个或多个层。在此示例中，在n型区域50N和p型区域50P上形成单个虚设栅极层62和单个掩模层64。注意，仅出于说明目的，虚设电介质层60被示为仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积，使得虚设电介质层60覆盖STI区域56，从而在STI区域之上以及虚设栅极层62和STI区域56之间延伸。

图8A到图20B示出了制造实施例器件中的各种附加步骤。图8A到图20B示出了n型区域50N和p型区域50P中的任一者的特征。例如，图8A到图20B所示出的结构可以适用于n型区域50N和p型区域50P两者。在每个图附随的文本中描述了n型区域50N和p型区域50P的结构中的差异(如果有的话)。

在图8A和图8B中，可以使用可接受的光刻和蚀刻技术来图案化掩模层64(参见图7)以形成掩模74。然后，可以将掩模74的图案转移到虚设栅极层62以形成虚设栅极72。在一些实施例(未示出)中，还可以通过可接受的蚀刻技术将掩模74的图案转移到虚设电介质层60。虚设栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可用于将每个虚设栅极72与相邻的虚设栅极实体分隔开。虚设栅极72还可以具有基本上垂直于相应外延鳍52的纵向方向的纵向方向。

此外，在图8A和图8B中，可以在虚设栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。在热氧化或沉积之后进行各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。

在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模，同时暴露n型区域50N，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约10¹⁵原子/cm³至约10¹⁹原子/cm³的杂质浓度。可以使用退火来修复注入损坏并激活所注入的杂质。

在图9A和图9B中，栅极间隔件86沿着虚设栅极72和掩模74的侧壁形成在栅极密封间隔件80上。可以通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、它们的组合等。

注意，上述公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用较少的或附加的间隔件，可以使用不同的步骤顺序(例如，在形成栅极间隔件86之前可以不蚀刻栅极密封间隔件80，从而产生“L形”栅极密封间隔件，可以形成和去除间隔件等等)。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，n型器件的LDD区域可以在形成栅极密封间隔件80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔件80之后形成。

在图10A和图10B中，在鳍52中形成外延源极/漏极区域82。外延源极/漏极区域82形成在鳍52中，使得每个虚设栅极72设置在外延源极/漏极区域82的相应的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸进入鳍52，也可以穿透鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与虚设栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会短接所得FinFET的随后形成的栅极。可以选择外延源极/漏极区域82的材料以在相应沟道区域58中施加应力，从而改进性能。

n型区域50N中的外延源极/漏极区域82可以通过掩蔽p型区域50P并且蚀刻n型区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹部来形成。然后，在凹部中外延生长n型区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适合于n型FinFET的材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。

p型区域50P中的外延源极/漏极区域82可以通过掩蔽n型区域50N并且蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹部来形成。然后，在凹部中外延生长p型区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适合于p型FinFET的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。

外延源极/漏极区域82和/或鳍52可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后进行退火。源极/漏极区域可以具有约10¹⁹cm^-3至约10²¹cm^-3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。

作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超出鳍52的侧壁的小平面。在一些实施例中，如图10C所示，这些小平面导致同一FinFET的相邻源极/漏极区域82合并。在其他实施例中，如图10D所示，在外延工艺完成后，相邻源极/漏极区域82保持分隔开。在图10C和图10D所示的实施例中，栅极间隔件86被形成为覆盖鳍52的侧壁延伸得高于STI区域56的一部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻以去除间隔件材料以允许外延生长区域延伸到STI区域56的表面。

在图11A和图11B中，第一层间电介质(ILD)88沉积在图10A和图10B所示的结构上。第一ILD 88可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用任何可接受工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD88与外延源极/漏极区域82、掩模74和栅极间隔件86之间。CESL 87可以包含具有比上覆第一ILD 88的材料更低的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等。

在图12A和图12B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD 88的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 88暴露。在一些实施例中，掩模74可以保持，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。

在图13A和图13B中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，以便形成凹部90。还可以去除凹部90中的虚设电介质层60的部分。在一些实施例中，仅去除虚设栅极72，并且虚设电介质层60保留并且由凹部90暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的凹部90中被去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹部90中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻虚设栅极72，而很少或不蚀刻第一ILD 88或栅极间隔件86。每个凹部90暴露和/或覆盖各个鳍52的沟道区域58。每个沟道区域58设置在相邻的一对外延源极/漏极区域82之间。在去除期间，当虚设栅极72被蚀刻时，虚设电介质层60可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后任选地去除虚设电介质层60。

在图14A和图14B中，栅极电介质层92和栅极电极94被形成用于替换栅极。图14C示出了图14B的区域89的详细视图。栅极电介质层92包括沉积在凹部90中的一个或多个层，例如在鳍52的顶表面和侧壁上以及栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。在一些实施例中，栅极电介质层92包括一个或多个电介质层，例如氧化硅、氮化硅、金属氧化物、金属硅酸盐等的一个或多个层。例如，在一些实施例中，栅极电介质层92包括由热氧化或化学氧化形成的氧化硅的界面层和上覆的高k电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐以及它们的组合。栅极电介质层92可以包括k值大于约7.0的电介质层。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设电介质层60的部分保留在凹部90中的实施例中，栅极电介质层92包括虚设电介质层60的材料(例如，SiO₂)。

栅极电极94分别沉积在栅极电介质层92之上，并且填充凹部90的剩余部分。栅极电极94可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管单层栅极电极94如图14B所示，但是栅极电极94可以包括如图14C所示的任何数量的衬里层94A、任何数量的功函数调谐层94B和填充材料94C。在填充凹部90之后，可以执行平坦化工艺(例如CMP)以去除栅极电介质层92和栅极电极94的材料的多余部分，这些多余部分位于第一ILD 88的顶表面之上。栅极电极94和栅极电介质层92的材料的剩余部分由此形成所得FinFET的替换栅极。栅极电极94和栅极电介质层92可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿鳍52的沟道区域58的侧壁延伸。

n型区域50N和p型区域50P中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在图15A和图15B中，栅极掩模96形成在栅极堆叠(包括栅极电介质层92和相应的栅极电极94)之上，并且栅极掩模还可以设置在栅极间隔件86的相对部分之间。在一些实施例中，形成栅极掩模96包括使栅极堆叠凹陷，使得凹部直接形成在栅极堆叠之上和栅极间隔件86的相对部分之间。将包含一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模96填充在凹部中，随后进行平坦化工艺以去除电介质材料在第一ILD 88之上延伸的多余部分。

在图16A和图16B中，并且更仔细地观察图15A的结构，根据一些实施例，源极/漏极接触件112(在下面的图19A-图19B中以完整形式看到)是穿过第一ILD 88和CESL 87形成的，其中图16B示出了图16A中虚线111内的区域的特写视图。在一个实施例中，形成源极/漏极接触件112的过程可以通过最初形成源极/漏极接触件开口114以暴露源极/漏极区域82来发起。在一个实施例中，源极/漏极接触件开口114的形成可以通过将硬掩模116置于第一ILD 88之上来发起。硬掩模116可以为硬掩模材料，例如氮化硅、氧化硅、它们的组合等，并且可以沉积至约20nm至约100nm之间的厚度。然而，可以使用任何合适的材料和任何合适的厚度。

一旦已沉积硬掩模116，就可以对硬掩模116进行图案化。在一个实施例中，可以使用光刻掩蔽和蚀刻工艺来对硬掩模116进行图案化，由此放置、曝光和显影光敏材料，然后在各向异性蚀刻工艺期间，将显影的光敏材料用作掩模，从而以源极/漏极接触件开口114的所需图案对硬掩模116进行图案化。然后可以使用例如灰化和/或剥离工艺去除光敏材料。

在已图案化硬掩模116之后，硬掩模116可用于穿过第一ILD 88形成源极/漏极接触件开口114。在一个实施例中，源极/漏极接触件开口114可以使用各向异性蚀刻工艺形成，例如使用对第一ILD 88的材料有选择性的蚀刻剂的反应离子蚀刻工艺，以蚀刻掉第一ILD 88的材料，直到蚀刻工艺被CESL 87停止。然而，可以使用任何合适的蚀刻工艺。

一旦已暴露CESL 87，就可以执行另一蚀刻工艺以穿通(punch through)CESL 87并暴露下层源极/漏极区域82。在一个实施例中，可以使用另一各向异性蚀刻工艺(例如使用对CESL 87的材料有选择性的蚀刻剂的反应离子蚀刻工艺)来执行穿通，以蚀刻掉CESL87的材料，直到源极/漏极区域82已经暴露为止。然而，可以使用任何合适的蚀刻工艺。

在使源极/漏极接触件开口114延伸穿过CESL 87的穿通工艺结束时，源极/漏极接触件开口114可以具有多个宽度，这是由于不同蚀刻工艺和不同蚀刻工艺期间的不同选择性所导致的。例如，当源极/漏极接触件开口114延伸穿过第一ILD 88时，源极/漏极接触件开口114将具有约20nm到约45nm之间的第一宽度W1。另外，源极/漏极接触件开口114可以具有穿过CESL 87的小于第一宽度W1的第二宽度W2，例如第二宽度W2在约16nm到约40nm之间。然而，可以使用任何合适的宽度。

假设源极/漏极接触件开口114在它们延伸穿过CESL 87时具有与延伸穿过第一ILD 88不同的(例如，更小)宽度，则CESL 87可以具有延伸超出第一ILD 88的侧壁的延伸部118，其也可以被称为“突出和剩余的底侧壁电介质膜”或“底部电介质膜”。在一些实施例中，CESL 87的延伸部118的第三宽度W3可以在约4nm到约8nm之间。然而，可以使用任何合适的宽度。

图17A-图17C示出了第一注入工艺122，其可用于帮助修改CESL 87的蚀刻选择性，以便随后的蚀刻工艺(例如，下文关于图18A-图18B描述的随后的清洁工艺129)去除延伸部118。在一些实施例中，可以通过施加并然后去除NF₃/NH₃(NSPE)和HF/NH₃(HPP)的混合物来执行可选的预清洁。然而，可以使用任何合适的清洁工艺。

在一个实施例中，执行第一注入工艺122以便将第一掺杂剂注入到CESL 87的延伸部118中。在一个实施例中，第一掺杂剂可以是这样的掺杂剂：它会损坏CESL 87的延伸部118的材料，但不显著改变该材料的其他性质。因此，在一个实施例中，第一掺杂剂可以是锗、硼(B)、砷(As)、磷(P)、它们的组合等。然而，可以使用任何合适的掺杂剂或掺杂剂的组合。

在一个实施例中，可以使用诸如第一注入工艺(在图17B中由标记为122的箭头表示)之类的工艺将第一掺杂剂注入到CESL 87的延伸部118中，由此所需的第一掺杂剂的离子被加速并引导朝向CESL 87的延伸部118。离子注入工艺可以利用加速器系统以第一剂量浓度加速所需第一掺杂剂的离子。因此，虽然所利用的精确剂量浓度将至少部分地取决于所使用的CESL 87的延伸部118和第一掺杂剂，但在一个实施例中，加速器系统可以利用约500eV至约10keV之间的能量(例如，5.2keV或5.0keV)，以及约1x10¹³原子/cm²至约2x10¹⁴原子/cm²的剂量浓度(例如，约8.5x10¹³原子/cm²)。

此外，第一掺杂剂可以垂直于源极/漏极区域82进行注入，或以例如相对于垂直于CESL 87的延伸部118的方向约0°到约60°之间的角度进行注入，并且可在约100℃和约500℃之间的温度下进行注入。此外，在一个实施例中，第一掺杂剂可以在CESL 87的延伸部118内注入至约1E13原子/cm²至约5E14原子/cm²之间的浓度。然而，可以使用任何合适的参数。

第一注入工艺122可以通过任何合适数量的注入来执行。例如，在一个实施例中，可以执行两个单独的注入，以便将第一掺杂剂注入每个延伸部118中，或者可以使用两个以上的注入。在其他实施例中，例如，可以执行单个注入，其中衬底50在单个注入期间旋转。可以使用任何适当数量的注入，并且所有此类注入完全旨在被包括在实施例的范围内。

通过将第一掺杂剂注入到CESL 87的延伸部118中，对CESL 87的延伸部118造成的损坏将有助于提高随后的蚀刻工艺中的蚀刻速率。具体而言，由第一注入工艺122造成的损坏允许随后的蚀刻溶液渗入CESL 87中而不是仅保留在CESL 87的表面上。因此，在具有更大的接触表面积的情况下，蚀刻溶液将以比不执行第一注入工艺122时更大的速率来去除CESL 87的材料。

另外，由于在一些实施例中以一定角度执行第一注入工艺122，第一掺杂剂将实际撞击CESL 87的延伸部118，然后行进到实际位于第一ILD 88下面的位置。因此，第一注入工艺122将在CESL 87的延伸部118内创建第一注入区域124，该第一注入区域124具有约4nm到约8nm之间的第四宽度W4，而第一注入区域124在第一ILD 88下面延伸约1nm到约3nm之间的第一距离D1。然而，可以使用任何合适的宽度和距离。

然而，除了简单地将第一掺杂剂注入到CESL 87的延伸部118中之外，第一注入工艺122还将第一掺杂剂注入到第一ILD 88的侧壁中。因此，可以沿第一ILD 88的侧壁形成第二注入区域127，并且第二注入区域127可以具有约1nm至约3nm之间的第五宽度W5，并且可以具有约1E20原子/cm²至约1E21原子/cm²之间的第一掺杂剂浓度。然而，可以利用任何合适的宽度和任何合适的浓度。

在第一ILD 88是诸如氧化硅之类的氧化物材料的实施例中，第一注入工艺122将另外导致氧化物中的一些氧原子从第一ILD 88中移出。一旦氧原子被移出并且存在于环境大气中，则氧原子随后可与CESL 87的暴露部分反应，从而氧化CESL 87的材料的一部分(例如，氮化硅)。这样的氧化可以进一步提高后续处理期间的反应速率。

最后，在第一注入工艺122期间，一些第一掺杂剂可以间接地注入源极/漏极区域82。例如，在其中使用倾斜注入执行第一注入工艺122的实施例中，虽然可以不直接注入源极/漏极区域82中，但是环境大气中的一些第一掺杂剂可以通过例如间接注入工艺扩散到源极/漏极区域82中。因此，可存在位于源极/漏极区域82内的第三注入区域128。然而，由于这是间接注入而不是直接注入，因此第三注入区域128的深度和浓度小于第一注入区域124或第二注入区域127的深度和浓度。

图17C示出了图17B中虚线框125的特写视图，其示出了在已完成第一注入工艺122之后CESL 87的延伸部118，以及延伸部118内锗浓度的第一图表，以及示出第二注入区域126内锗浓度的第二图表。可以看出，第一注入工艺122将第一掺杂剂(例如锗)注入到CESL87的延伸部118中，使得存在锗的浓度梯度，其中锗的浓度从CESL 87的延伸部118的顶表面增加。然而，可以利用任何合适的浓度梯度。

图18A-图18B示出了可以在第一次注入工艺122之后使用的清洁工艺(在图18A-图18B中由标记为129的“X”表示)，以去除任何残余材料并准备源极/漏极接触件开口114以供填充。在一个实施例中，清洁工艺129可以是使用诸如稀氢氟酸、NH₃、NF₃、它们的组合等湿法蚀刻溶液的湿蚀刻工艺。然而，可以使用任何合适的蚀刻剂。

在一个实施例中，湿法蚀刻溶液可以被放置为与第一ILD 88和CESL 87两者接触。在一个实施例中，可以使用浸渍法、喷涂法、水坑法、这些方法的组合等放置湿蚀刻溶液。在蚀刻工艺期间，可以将湿法蚀刻溶液保持在约25℃至约200℃之间的温度下约0.5分钟至约5分钟的时间。然而，可以利用任何合适的工艺条件。

在清洁工艺129期间，相比于第一ILD 88的材料，湿法蚀刻溶液将优先与CESL 87的材料反应并蚀刻CESL 87的材料。另外，利用由第一掺杂剂(例如锗)的注入引起的损坏，清洁工艺129相对于CESL 87的蚀刻速率也将增加，例如相对于在不执行第一注入工艺122将出现的蚀刻速率的情况下增加超过三倍。例如，在其中CESL 87为氮化硅并且湿法蚀刻剂为稀氢氟酸的实施例中，不执行第一注入工艺122情况下的蚀刻速率可以为约而使用第一注入工艺122可以将该反应速率增加至约(也不显著影响各向异性蚀刻工艺的反应速率)。

因此，除了简单地去除从先前的蚀刻工艺中残留的碎屑或任何材料之外，清洁工艺129还将使CESL 87的在第一ILD 88之下的材料凹陷。在一些实施例中，CESL 87的材料可以凹陷到约0.5nm至约3nm之间的第二距离D2。因此，来自CESL 87的剩余材料的总量从约8.3nm减少到约2.4nm或甚至1.9nm。然而，可以利用任何合适的距离。

另外，虽然在一些实施例中第一注入区域124可以被完全去除，但这旨在说明而非限制。具体而言，在其他实施例中，在清洁工艺129完成之后，第一注入区域124的一部分可以保留。在这样的实施例中，CESL 87内的第一注入区域124的剩余部分可以具有约3x10²⁰离子/cm²至约5x10²⁰离子/cm²之间的锗浓度。然而，可以使用任何合适的浓度。

图18C示出了当在清洁工艺129期间使用稀氢氟酸并且CESL 87的材料是氮化硅时，CESL 87的材料和湿法蚀刻溶液之间的一种可能的化学反应机制。在该实施例中，存在第一反应步骤141，例如初始质子化步骤，其中氟原子和氢原子攻击并去除氮化硅中的一个氮原子。一旦氮原子中的一个被去除，则发生第二反应143，例如单分子取代亲核反应(例如SN1反应)，其中氟原子替换先前去除的氮原子。在第三反应步骤145中，发生另一质子化反应，并且在第四反应步骤147中，发生双分子取代亲核反应(例如SN2反应)，从而去除氮化硅。

图18D示出了第一ILD 88的材料(例如，氧化硅)和湿法蚀刻溶液(例如，稀氢氟酸)之间的一种可能的化学反应机制。在本实施例中，具有自由孤对电子的氧化硅与氢氟酸的二聚体形式(例如，F-H-F)反应，而不具有自由孤对电子的质子化形式的氮化硅将不会与氢氟酸的二聚体形式反应。因此，第一ILD 88的材料将以比CESL 87的材料慢的速率反应。

通过在清洁工艺129的湿法蚀刻之前执行第一注入工艺122，由第一注入工艺122引起的损坏有助于提高清洁工艺129期间的蚀刻效率。具体而言，对材料的损坏允许蚀刻化学物侵入被蚀刻的材料，从而增加与蚀刻剂接触的表面积。因此，清洁工艺129不仅可用于去除额外的碎屑，还可用于扩大开口以准备后续步骤。

图19A-图19B示出了硅化物区域133的形成和用导电材料填充开口，其中图19B示出了图19A中虚线111的特写视图。在一些实施例中，硅化物区域133通过以下方式来形成：首先沉积金属(未示出)，例如钛、镍、钴、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金，该金属能够与底层外延源极/漏极区域82的半导体材料(例如，硅、硅锗、锗)反应，以在外延源极/漏极区域82的暴露部分之上形成硅化物或锗化物区域，然后执行热退火工艺以形成硅化物区域133。然后，例如通过蚀刻工艺去除沉积金属的未反应部分。尽管硅化物区域133被称为硅化物区域，但是硅化物区域133也可以是锗化物区域或锗化硅区域(例如，包含硅化物和锗化物的区域)。

在特定实施例中，硅化物区域133包含硅化钛。此外，在其中以5.2keV的功率执行第一注入工艺122并且源极/漏极接触件开口114具有约42.94nm的宽度的实施例中，可以形成具有约3.9nm至约5.4nm之间的厚度(例如约4.8nm)的硅化钛。此外，在其中以5.0keV的功率执行第一注入工艺122并且源极/漏极接触件开口114具有约40.22nm的宽度的实施例中，可以形成具有约3.8nm至约6.7nm之间的厚度(例如约5.3nm)的硅化钛。然而，可以使用任何合适的尺寸。

另外，然而，因为CESL 87已被凹陷以便暴露源极/漏极区域82的位于第一ILD 88下面的附加部分，硅化物区域133具有增加的宽度，例如约43.2nm(在约5.2keV的功率下)或约43.1nm(在约5.0keV的功率下)，使得硅化物区域133另外形成在源极/漏极区域82和第一ILD 88之间。例如，在一些实施例中，硅化物区域133可以在第一ILD 88之下延伸第二距离D2，并且也可以在第一ILD 88的第二注入区域126之下，并且CESL 87和硅化物区域133之间的界面可以从第一ILD 88的第二注入区域126的下方竖直地延伸到源极/漏极区域82。然而，可以使用任何合适的距离和位置。

通过使CESL 87凹陷并且在第一ILD 88之下形成硅化物区域133，硅化物区域133将具有比CESL 87未凹陷时更大的宽度。另外，通过增加硅化物区域133的宽度，硅化物区域133和底层源极/漏极区域82之间的界面也增加。因此，硅化物区域133和源极/漏极区域82之间的总接触面积可以通过清洁工艺129而增大，并且可以改进器件的寄生电阻(Rp)性能。

一旦已形成硅化物区域133，源极/漏极接触件开口114就被衬里(未示出)和导电材料填充。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如CMP)以从第一ILD 88的表面去除多余材料。剩余的衬里和导电材料在第一开口114的形状的开口中形成源极/漏极接触件112，使得源极/漏极接触件112具有小于硅化物区域133的宽度的宽度。

图20A-图20B示出了沉积在第一ILD 88之上的第二ILD 108的形成。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等电介质材料形成，并且可以通过诸如CVD和PECVD等任何合适的方法沉积。

图20A-图20B另外示出了根据一些实施例穿过第二ILD 108形成的栅极接触件110和第二源极/漏极接触件113的形成。用于第二源极/漏极接触件113的开口穿过第二ILD108形成，用于栅极接触件110的开口穿过第二ILD 108和栅极掩模96形成。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬里(未示出)和导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如CMP)以从第二ILD 108的表面去除多余材料。剩余的衬里和导电材料形成开口中的第二源极/漏极接触件113和栅极接触件110。第二源极/漏极接触件113和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。尽管被示出为形成在相同的截面中，但是应当理解，第二源极/漏极接触件113和栅极接触件110中的每一者可以形成在不同的截面中，这可以避免接触件短路。

通过使用注入工艺以便在清洁工艺129之前损坏CESL 87的材料，可以在清洁工艺129期间去除部分CESL 87的材料，而无需额外的掩蔽或蚀刻工艺。因此，即使在第一ILD 88的侧壁下方，也可以使CESL 87的材料凹陷，使得硅化物区域133的后续形成可以具有比其他情况更大的宽度。因此，增加的界面可以导致更低的电阻，从而提高器件的性能。

所公开的FinFET实施例还可应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、栅极全环绕结构等)场效应晶体管(NSFET)。在NSFET实施例中，鳍由纳米结构代替，该纳米结构是通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的。虚设栅极堆叠和源极/漏极区域以类似于上述实施例的方式形成。在去除虚设栅极堆叠之后，可以在沟道区域中部分或完全去除牺牲层。替换栅极结构以类似于上述实施例的方式形成，替换栅极结构可以通过去除牺牲层来部分或完全填充留下的开口，并且替换栅极结构可以部分或完全包围NSFET器件的沟道区域中的沟道层。可以以类似于上述实施例的方式形成到替换栅极结构和源极/漏极区域的ILD和接触件。可以形成如美国专利申请公开号2016/0365414中所公开的纳米结构器件，其通过引用整体并入本文。

在一个实施例中，一种制造半导体器件的方法，所述方法包括：穿过第一电介质层和第二电介质层暴露源极/漏极区域，所述源极/漏极区域至少部分地位于半导体鳍内；将掺杂剂注入所述第二电介质层中；在注入所述掺杂剂之后，使所述第二电介质层在所述第一电介质层下方凹陷；以及在所述源极/漏极区域上形成硅化物区域，其中，在形成所述硅化物区域之后，所述硅化物区域在垂直于半导体鳍的方向上位于所述源极/漏极区域与所述第一电介质层之间。在一个实施例中，使所述第二电介质层凹陷是使用湿法蚀刻工艺来执行的。在一个实施例中，所述湿法蚀刻工艺利用氢氟酸。在一个实施例中，将所述掺杂剂注入所述第二电介质层中还将所述掺杂剂注入所述第一电介质层中。在一个实施例中，注入所述掺杂剂是按照倾斜注入来执行的。在一个实施例中，注入所述掺杂剂注入了锗。在一个实施例中，在将所述掺杂剂注入所述第二电介质中之前，所述第二电介质层相对于所述第一电介质层延伸开。

在另一实施例中，一种制造半导体器件的方法，所述方法包括：蚀刻第一电介质材料以形成第一开口；蚀刻第二电介质材料以使所述第一开口延伸穿过所述第二电介质材料，其中，所述第一开口具有穿过所述第一电介质材料的第一宽度以及穿过所述第二电介质材料的小于所述第一宽度的第二宽度；使所述第二电介质材料相对于所述第一电介质材料的侧壁凹陷以形成凹部；在所述凹部内和所述第一开口内形成硅化物；以及用导电材料填充所述第一开口的剩余部分。在一个实施例中，使所述第二电介质材料凹陷包括：将第一掺杂剂注入所述第二电介质材料中。在一个实施例中，所述第一掺杂剂包含锗。在一个实施例中，使所述第二电介质材料凹陷还包括：在注入所述第一掺杂剂之后向所述第二电介质材料施加湿法蚀刻剂。在一个实施例中，所述湿法蚀刻剂包含氢氟酸。在一个实施例中，注入所述第一掺杂剂还将所述第一掺杂剂注入所述第一电介质材料中。在一个实施例中，注入所述第一掺杂剂是按照倾斜注入来执行的。

在又一实施例中，一种半导体器件包括：源极/漏极区域，位于半导体鳍内；第一电介质材料，位于所述半导体鳍之上；接触蚀刻停止层，位于所述第一电介质材料和所述半导体鳍之间；以及导电接触件，延伸穿过所述第一电介质材料以与所述源极/漏极区域之上的硅化物区域进行实体接触，其中，所述硅化物区域具有第一宽度，并且所述导电接触件具有与所述硅化物区域相邻的小于所述第一宽度的第二宽度。在一个实施例中，所述第一电介质材料具有第一注入区域，所述第一注入区域沿着所述第一电介质材料的与所述导电接触件相邻的侧壁定位。在一个实施例中，所述接触蚀刻停止层具有沿着所述接触蚀刻停止层的侧壁定位的第二注入区域。在一个实施例中，所述半导体器件还包括：第三注入区域，位于所述源极/漏极区域内，所述第三注入区域、所述第二注入区域和所述第一注入区域包含相同掺杂剂。在一个实施例中，所述硅化物区域在所述第一电介质材料下面延伸约0.5nm到约3nm之间的距离。在一个实施例中，所述第二宽度在约20nm到约45nm之间。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1是一种制造半导体器件的方法，所述方法包括：穿过第一电介质层和第二电介质层暴露源极/漏极区域，所述源极/漏极区域至少部分地位于半导体鳍内；将掺杂剂注入所述第二电介质层中；在注入所述掺杂剂之后，使所述第二电介质层在所述第一电介质层下方凹陷；以及在所述源极/漏极区域上形成硅化物区域，其中，在形成所述硅化物区域之后，所述硅化物区域在垂直于半导体鳍的方向上位于所述源极/漏极区域与所述第一电介质层之间。

示例2是示例1所述的方法，其中，使所述第二电介质层凹陷是使用湿法蚀刻工艺来执行的。

示例3是示例3所述的方法，其中，所述湿法蚀刻工艺利用氢氟酸。

示例4是示例1所述的方法，其中，将所述掺杂剂注入所述第二电介质层中还将所述掺杂剂注入所述第一电介质层中。

示例5是示例1所述的方法，其中，注入所述掺杂剂是按照倾斜注入来执行的。

示例6是示例1所述的方法，其中，注入所述掺杂剂注入了锗。

示例7是示例1所述的方法，其中，所述第二电介质层具有相对于所述第一电介质层的侧壁突出的延伸部。

示例8是一种制造半导体器件的方法，所述方法包括：蚀刻第一电介质材料以形成第一开口；蚀刻第二电介质材料以使所述第一开口延伸穿过所述第二电介质材料，其中，所述第一开口具有穿过所述第一电介质材料的第一宽度以及穿过所述第二电介质材料的小于所述第一宽度的第二宽度；使所述第二电介质材料相对于所述第一电介质材料的侧壁凹陷以形成凹部；在所述凹部内和所述第一开口内形成硅化物；以及用导电材料填充所述第一开口的剩余部分。

示例9是示例8所述的方法，其中，使所述第二电介质材料凹陷包括：将第一掺杂剂注入所述第二电介质材料中。

示例10是示例9所述的方法，其中，所述第一掺杂剂包含锗。

示例11是示例10所述的方法，其中，使所述第二电介质材料凹陷还包括：在注入所述第一掺杂剂之后向所述第二电介质材料施加湿法蚀刻剂。

示例12是示例11所述的方法，其中，所述湿法蚀刻剂包含氢氟酸。

示例13是示例9所述的方法，其中，注入所述第一掺杂剂还将所述第一掺杂剂注入所述第一电介质材料中。

示例14是示例9所述的方法，其中，注入所述第一掺杂剂是按照倾斜注入来执行的。

示例15是一种半导体器件，包括：源极/漏极区域，位于半导体鳍内；第一电介质材料，位于所述半导体鳍之上；接触蚀刻停止层，位于所述第一电介质材料和所述半导体鳍之间；以及导电接触件，延伸穿过所述第一电介质材料以与所述源极/漏极区域之上的硅化物区域进行实体接触，其中，所述硅化物区域具有第一宽度，并且所述导电接触件具有与所述硅化物区域相邻的小于所述第一宽度的第二宽度。

示例16是示例15所述的半导体器件，其中，所述第一电介质材料具有第一注入区域，所述第一注入区域沿着所述第一电介质材料的与所述导电接触件相邻的侧壁定位。

示例17是示例15所述的半导体器件，其中，所述接触蚀刻停止层具有沿着所述接触蚀刻停止层的侧壁定位的第二注入区域。

示例18是示例17所述的半导体器件，还包括：第三注入区域，位于所述源极/漏极区域内，所述第三注入区域、所述第二注入区域和所述第一注入区域包含相同掺杂剂。

示例19是示例15所述的半导体器件，其中，所述硅化物区域在所述第一电介质材料下面延伸约0.5nm到约3nm之间的距离。

示例20是示例15所述的半导体器件，其中，所述第二宽度在约20nm到约45nm之间。