具体实施方式

以下公开内容提供了用于实现本发明的不同特征的许多不同的 实施方式或示例。下文描述了部件和布置的具体示例以简化本公开。 当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中 在第二特征上方或之上形成第一特征可包括其中第一特征和第二特 征形成为直接接触的实施方式，并且还可包括其中可以形成在第一 特征与第二特征之间的附加特征，使得第一特征和第二特征可不直 接接触的实施方式。另外，本公开可以在各个示例中重复附图标记 和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示 所讨论的各种实施方式和/或配置之间的关系。

此外，为了描述方便起见，本文中可以使用空间相对术语，例 如“在......下方”、“在......以下”、“在......下部”、“在......上 方”、“在......上部”等来描述如图所示的一个元件或特征与另外一 个或多个元件或特征的关系。除了图中所描绘的取向外，空间相对 术语还旨在涵盖在使用或操作中器件的不同取向。可以将装置以其 他方式取向(旋转90度或处于其他取向)，并且可以同样地相应解 释本文中所使用的空间相对描述词。

下文在管芯包括使用5nm处理节点制成的纳米FET的特定情境 中描述了实施方式。然而，各种实施方式可适用于包括其他类型的 晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)代 替或与纳米FET和任何合适的处理节点(例如3nm处理节点)组合 的管芯。

图1根据一些实施方式以三维视图示出了纳米FET(例如，纳 米线FET、纳米片FET等)的示例。纳米FET包括在基板50(例 如，半导体基板)上的鳍片66上方的纳米结构55(例如，纳米片、 纳米线等)，其中所述纳米结构55充当纳米FET的沟道区。纳米结 构55可包括p型纳米结构、n型纳米结构，或它们的组合。STI区域 68设置在相邻鳍片66之间，所述鳍片可以突出于相邻STI区域68 之间的上方和从所述相邻STI区域之间突出。尽管将STI区域68描述/示出为与基板50分离，但是如本文所用，术语“基板”可以指单 独的半导体基板或者半导体基板与隔离区域的组合。另外，尽管鳍 片66的底部部分被示出为单一的与基板50连续的材料，但是鳍片 66的底部部分和/或基板50可包含单一材料或多种材料。在上下文 中，鳍片66是指在相邻的STI区域68之间延伸的部分。

栅极电介质层100在鳍片66的顶表面上方并且沿着纳米结构55 的顶表面、侧壁和底表面。栅电极102在栅极电介质层100上方。外 延源极/漏极区92设置在栅极电介质层100和栅电极102的相对侧的 鳍片66上。

图1进一步示出了在后面的图中使用的参考横截面。横截面A- A'沿着栅电极98的纵轴并且在例如垂直于纳米FET的外延源极/漏极 区92之间的电流流动方向的方向上。横截面B-B'垂直于横截面A-A' 并且平行于纳米FET的鳍片66的纵轴，并且在例如纳米FET的外延 源极/漏极区92之间的电流流动的方向上。横截面C-C'平行于横截面 A-A'，并且延伸穿过纳米FET的外延源极/漏极区。为了清楚起见， 后续附图参考这些参考横截面。

本文讨论的一些实施方式是在使用后栅极工艺形成的纳米FET 的情境中讨论的。在其他实施方式中，可以使用前栅极工艺。而且， 一些实施方式考虑了在例如平面FET的平面器件或鳍式场效晶体管 (FinFET)中使用的各方面。

图2至图21C是根据一些实施方式的制造纳米FET的中间阶段 的剖视面。图2至图5、图6A、图11A、图13A、图14A、图15A、 图16A、图17A、图18A、图19A和图20A示出了图1中所示的参 考横截面A-A'。图6B、图7B、图8B、图9B、图10B、图11B、图 11C、图13B、图14B、图15B、图16B、图17B、图18B、图19B 和图20B示出了图1中所示的参考横截面B-B'。图7A、图8A、图9A、图10A、图11A、图13C、图19C和图20C示出了图1中所示 的参考横截面C-C'。

在图2中，提供了基板50。基板50可为半导体基板，例如块状 半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)基板等， 所述基板可为经掺杂的(例如，用p型或n型掺杂剂掺杂)或未掺杂 的。基板50可为晶片，例如硅晶片。通常，SOI基板是在绝缘层上形成的半导体材料层。绝缘层可为例如隐埋氧化物(buried oxide, BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃基板的基板 上。也可以使用其他基板，例如多层或梯度基板。在一些实施方式 中，基板50的半导体材料可包括硅；锗；化合物半导体，包括碳化 硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体， 包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟 和/或镓铟砷磷；或它们的组合。

基板50具有n型区域50N和p型区域50P。n型区域50N可用 于形成n型器件(例如NMOS晶体管)，例如n型纳米FET，并且 p型区域50P可用于形成p型器件(例如PMOS晶体管)，例如p型 纳米FET。n型区域50N可以与p型区域50P在物理上分开(如由分 隔物20所示)，并且可以在n型区域50N与p型区域50P之间设置 任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构 等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以 提供任何数量的n型区域50N和p型区域50P。

进一步在图2中，多层堆叠64形成在基板50上方。多层堆叠 64包括第一半导体层51A至51C(统称为第一半导体层51)和第二 半导体层53A至53C(统称为第二半导体层53)的交替层。为了说 明目的并且如下面更详细地讨论的，将去除第二半导体层53，并且 将对第一半导体层51进行图案化以在p型区域50P中形成纳米FET 的沟道区。而且，将去除第一半导体层51，并且将对第二半导体层 53进行图案化以在n型区域50N中形成纳米FET的沟道区。然而， 在一些实施方式中，可以去除第一半导体层51，并且可以对第二半 导体层53进行图案化以在n型区域50N中形成纳米FET的沟道区， 并且可以去除第二半导体层53，并且可以对第一半导体层51进行图 案化以在p型区域50P中形成纳米FET的沟道区。在其他实施方式 中，可以去除第一半导体层51并且可以对第二半导体层53进行图案 化以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区。 在其他实施方式中，可以去除第二半导体层53并且可以对第一半导 体层51进行图案化以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区。

出于说明目的，多层堆叠64被示出为包括各自三个层的第一半 导体层51和第二半导体层53。在一些实施方式中，多层堆叠64可 包括任意数量的第一半导体层51和第二半导体层53。可以使用例如 化学气相沉积(chemical vapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、气相外延(vapor phase epitaxy, VPE)、分子束外延(molecular beam epitaxy，MBE)等工艺来使 多层堆叠64的所述层中的每一层外延生长。在各种实施方式中，第 一半导体层51可由适合于p型纳米FET的第一半导体材料(例如硅锗等)形成，并且第二半导体层53可以由适合于n型纳米FET的第 二半导体材料(例如硅、碳化硅等)形成。出于说明性目的，多层 堆叠64被示出为具有适合于p型纳米FET的最底部半导体层。在一 些实施方式中，多层堆叠64可以形成为使得最底层为适合于n型纳 米FET的半导体层。

第一半导体材料和第二半导体材料可以是对彼此具有高蚀刻选 择性的材料。因此，可以在不显著去除n型区域50N中的第二半导 体材料的第二半导体层53的情况下去除第一半导体材料的第一半导 体层51，从而允许对第二半导体层53进行图案化以形成n型NSFETS的沟道区。类似地，可以在不显著去除p型区域50P中的第 一半导体材料的第一半导体层51的情况下去除第二半导体材料的第 二半导体层53，从而允许对第一半导体层51进行图案化以形成p型 NSFETS的沟道区。

现在参考图3，根据一些实施方式，在基板50中形成鳍片66， 并且在多层堆叠64中形成纳米结构55。在一些实施方式中，可以分 别通过蚀刻多层堆叠64和基板50中的沟槽来在多层堆叠64和基板 50中形成纳米结构55和鳍片66。蚀刻可为任何可接受的蚀刻工艺，例如反应性离子蚀刻(reactive ion etch,RIE)、中性束蚀刻(neutral beam etch,NBE)等，或它们的组合。蚀刻可为各向异性的。通过蚀 刻多层堆叠64来形成纳米结构55可进一步限定来自第一半导体层 51的第一纳米结构52A至52C(统称为第一纳米结构52)并且限定来自第二半导体层53的第二纳米结构54A至54C(统称为第二纳米 结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为 纳米结构55。

鳍片66和纳米结构55可以通过任何合适的方法来进行图案化。 例如，可以使用一种或多种光刻工艺来对鳍片66和纳米结构55进行 图案化，所述光刻工艺包括双重图案化或多重图案化工艺。通常， 双重图案化或多重图案化工艺将光刻和自对准过程进行组合，从而 允许创建例如节距小于使用单一直接光刻工艺可获得的节距的图案。 例如，在一个实施方式中，在基板上方形成牺牲层，并使用光刻工 艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间 隔件。然后去除牺牲层，并且随后可以使用剩余的间隔件来对鳍片 66进行图案化。

出于说明目的，图3示出n型区域50N和p型区域50P中的鳍 片66具有基本相等的宽度。在一些实施方式中，n型区域50N中的 鳍片66的宽度可大于或小于p型区域50P中的鳍片66的宽度。此 外，尽管鳍片66和纳米结构55中的每一者在整个图中被示出为具有 一致的宽度，但是在其他实施方式中，鳍片66和/或纳米结构55可 具有渐缩的侧壁，使得鳍片66和/或纳米结构55中的每一者的宽度 在朝向基板50的方向上连续增加。在此类实施方式中，纳米结构55 中的每个纳米结构可具有不同的宽度并且是梯形的。

在图4中，浅沟槽隔离(STI)区域68形成在鳍片66附近。STI 区域68可以通过在基板50、鳍片66和纳米结构55上方以及相邻鳍 片66之间沉积绝缘材料来形成。绝缘材料可为氧化物(例如氧化 硅)、氮化物等或它们的组合，并且可以通过高密度等离子体CVD (high-density plasma CVD,HDP-CVD)、可流动CVD(flowable CVD,FCVD)等，或它们的组合形成。可以使用通过任何可接受的 工艺形成的其他绝缘材料。在所示的实施方式中，绝缘材料是通过 FCVD工艺形成的氧化硅。一旦形成了绝缘材料，就可以执行退火 工艺。在一个实施方式中，绝缘材料被形成为使得过量的绝缘材料 覆盖纳米结构55。尽管绝缘材料被示出为单一层，但是一些实施方 式可利用多个层。例如，在一些实施方式中，可以首先沿着基板50、鳍片66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以 在衬垫上形成填充材料，例如上述的那些填充材料。

然后，对绝缘材料施加去除工艺以去除纳米结构55上的过量绝 缘材料。在一些实施方式中，可以利用平坦化工艺，例如化学机械 抛光(chemical mechanical polish,CMP)、回蚀工艺、它们的组合等。 平坦化工艺使纳米结构55暴露，使得在平坦化工艺完成之后，纳米 结构55和绝缘材料的顶表面是水平的。

然后使绝缘材料凹陷以形成STI区域68。使绝缘材料凹陷，使 得区域50N和区域50P中的鳍片66的上部从相邻的STI区域68之 间突出。此外，STI区域68的顶表面可具有如图所示的平坦表面、 凸表面、凹表面(例如凹陷)，或它们的组合。STI区域68的顶表 面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区域68 可以使用可接受的蚀刻工艺来凹陷，所述可接受的蚀刻工艺为例如 对绝缘材料的材料具有选择性(例如，以比鳍片66和纳米结构55的 材料更快的速率蚀刻绝缘材料的材料)的蚀刻工艺。例如，可以使 用利用例如稀释氢氟(dHF)酸进行的氧化物去除。

上面关于图2至图4描述的过程仅仅是可以如何形成鳍片66和 纳米结构55的一个示例。在一些实施方式中，可以使用掩模和外延 生长工艺来形成鳍片66和/或纳米结构55。例如，可以在基板50的 顶表面上方形成电介质层，并且沟槽可以被蚀刻为穿过该电介质层以暴露出下面的基板50。可以使外延结构在沟槽中外延生长，并且 可以使电介质层凹陷，使得所述外延结构从电介质层突出以形成鳍 片66和/或纳米结构55。外延结构可包括上面讨论的交替的半导体 材料，例如第一半导体材料和第二半导体材料。在外延结构外延生长的一些实施方式中，外延生长的材料可以在生长期间原位掺杂， 这可以消除先前和/或随后的注入，尽管原位和注入掺杂可以一起使 用。

另外，仅出于说明目的，第一半导体层51(和所得的第一纳米 结构52)和第二半导体层53(和所得的第二纳米结构54)在本文中 被示出和讨论为在p型区域50P和n型区域50N中包含相同的材料。 因此，在一些实施方式中，第一半导体层51和第二半导体层53中的 一者或两者可为不同的材料或者以不同的次序形成在p型区域50P和 n型区域50N中。

进一步在图4中，可以在鳍片66、纳米结构55和/或STI区域 68中形成适当的阱(未单独示出)。在具有不同阱类型的实施方式 中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n 型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区 域50N和p型区域50P中的鳍片66和STI区域68上方形成光致抗蚀 剂。对光致抗蚀剂进行图案化以使p型区域50P暴露。可以通过使 用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来 对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在p型区 域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本 上防止n型杂质被注入到n型区域50N中。n型杂质可为以在约10¹³个原子/cm³至约10¹⁴个原子/cm³的范围内的浓度注入到该区域中的磷、砷、锑等。在注入之后，例如通过可接受的灰化工艺去除光致 抗蚀剂。

在p型区域50P的注入之后或之前，在p型区域50P和n型区域 50N中的鳍片66、纳米结构55和STI区域68上方形成光致抗蚀剂 或其他掩模(未单独示出)。对光致抗蚀剂进行图案化以使n型区 域50N暴露。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以 使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀 剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光 致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P 中。p型杂质可为以在约10¹³个原子/cm³至约10¹⁴个原子/cm³的范围 内的浓度注入到该区域中的硼、氟化硼、铟等。在注入之后，可以 例如通过可接受的灰化工艺来去除光致抗蚀剂。

在n型区域50N和p型区域50P的注入之后，可以执行退火以 修复注入损伤并活化被注入的p型和/或n型杂质。在一些实施方式 中，外延鳍片的生长材料可以在生长期间原位掺杂，这可以消除注 入，尽管原位和注入掺杂可以一起使用。

在图5中，虚拟电介质层70形成在鳍片66和/或纳米结构55上。 虚拟电介质层70可为例如氧化硅、氮化硅、它们的组合等，并且可 以根据可接受的技术来沉积或热生长。在虚拟电介质层70上方形成 虚拟栅极层72，并且在虚拟栅极层72上方形成掩模层74。虚拟栅极层72可沉积在虚拟电介质层70上方，然后例如通过CMP平坦化。 掩模层74可沉积在虚拟栅极层72上方。虚拟栅极层72可为导电或 非导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多 晶硅锗(聚SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。 可以通过物理气相沉积(physical vapor deposition,PVD)、CVD、 溅射沉积或用于沉积选定材料的其他技术来沉积虚拟栅极层72。虚 拟栅极层72可以由具有对隔离区域的蚀刻的高蚀刻选择性的其他材 料制成。掩模层74可包含例如氮化硅、氮氧化硅等。在该示例中， 在n型区域50N和p型区域50P上形成单一虚拟栅极层72和单一掩 模层74。应当注意的是，仅出于说明目的，虚拟电介质层70被示出 为仅覆盖鳍片66和纳米结构55。在一些实施方式中，虚拟电介质层 70可以沉积为使得虚拟电介质层70覆盖STI区域68，使得虚拟电介 质层70在虚拟栅极层72与STI区域68之间延伸。

图6A至图21C示出了实施方式器件的制造中的各种附加步骤。 图6A、图7A、图8A、图9A、图10A、图11A、图12A、图12C、 图13A、图13C、图14A和图15A示出了区域50N或区域50P中的 特征。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来对 掩模层74(参见图5)进行图案化以形成掩模78。然后可以将掩模 78的图案转印到虚拟栅极层72和虚拟电介质层70上，以分别形成 虚拟栅极76和虚拟栅极电介质71。虚拟栅极76覆盖鳍片66的相应 沟道区。掩模78的图案可用于将虚拟栅极76中的每一个与相邻的虚 拟栅极76物理分离。虚拟栅极76还可具有基本上垂直于相应鳍片 66的纵向方向的纵向方向。

在图7A和图7B中，第一间隔层80和第二间隔层82分别形成 在图6A和图6B所示的结构上方。随后对第一间隔层80和第二间隔 层82进行图案化以充当用于形成自对准的源极/漏极区的间隔件。在 图7A和图7B中，第一间隔层80形成在STI区域68的顶表面；鳍 片66、纳米结构55和掩模78的顶表面和侧壁；以及虚拟栅极76和 虚拟栅极电介质71的侧壁上。第二间隔层82沉积在第一间隔层80 上方。第一间隔层80可以使用例如热氧化的技术由氧化硅、氮化硅、 氮氧化硅等形成，或者通过CVD、ALD等沉积。第二间隔层82可 以由具有与第一间隔层80的材料不同的蚀刻速率的材料(例如氧化 硅、氮化硅、氮氧化硅等)形成，并且可以通过CVD、ALD等沉积。

在形成第一间隔层80之后并且在形成第二间隔层82之前，可以 执行用于轻度掺杂的源极/漏极(LDD)区(未单独示出)的注入。 在具有不同器件类型的实施方式中，类似于上面在图4中所讨论的 注入，可以在n型区域50N上方形成掩模，例如光致抗蚀剂，同时 暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入 到p型区域50P中的暴露的鳍片66和纳米结构55中。然后可以去除 掩模。随后，可以在暴露n型区域50N的同时在p型区域50P上方 形成掩模，例如光致抗蚀剂，并且可以将适当类型的杂质(例如，n 型杂质)注入到n型区域50N中的暴露的鳍片66和纳米结构55中。 然后可以去除掩模。所述n型杂质可以是先前讨论的任何n型杂质， 并且所述p型杂质可以是先前讨论的任何p型杂质。轻度掺杂的源极 /漏极区的杂质浓度可在约1×10¹⁵个原子/cm³至约1×10¹⁹个原子/cm³的范围内。退火可用于修复注入损伤并活化注入的杂质。

在图8A和图8B中，第一间隔层80和第二间隔层82经蚀刻以 形成第一间隔件81和第二间隔件83。如将在下面更详细讨论的，第 一间隔件81和第二间隔件83作用于随后形成的自对准的源极/漏极 区，以及在后续处理期间保护鳍片66和/或纳米结构55的侧壁。第一间隔层80和第二间隔层82可以使用适当蚀刻工艺来蚀刻，所述适 当蚀刻工艺为例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各 向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施方式中， 第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率， 使得当对第二间隔层82进行图案化时，第一间隔层80可用作蚀刻停 止层，并且使得当对第一间隔层80进行图案化时，第二间隔层82可 用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔层82， 其中第一间隔层80用作蚀刻停止层，其中第二间隔层82的其余部分 形成如图8A所示的第二间隔件83。此后，在蚀刻第一间隔层80的 暴露部分时，第二间隔件83用作掩模，从而形成如图8A所示的第 一间隔件81。

如图8A所示，第一间隔件81和第二间隔件83设置在鳍片66和 /或纳米结构55的侧壁上。如图8B所示，在一些实施方式中，可以 从第一间隔层80上方与掩模78、虚拟栅极76和虚拟栅极电介质71 相邻处去除第二间隔层82，并且将第一间隔层81设置在掩模78、 虚拟栅极76和虚拟栅极电介质60的侧壁上。在其他实施方式中，第 二间隔层82的一部分可保留在第一间隔层80上方与掩模78、虚拟 栅极76和虚拟栅极电介质71相邻处。

应注意的是，以上公开内容总体上描述了一种形成间隔件和 LDD区域的方法。可以使用其他方法和顺序。例如，可以利用更少 或另外的间隔件，可以利用不同的步骤顺序(例如，可以在沉积第 二间隔层82之前对第一间隔件81进行图案化)，可以形成和去除另外的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型 器件和p型器件。

在图9A和图9B中，根据一些实施方式，在鳍片66、纳米结构 55和基板50中形成第一凹槽86。随后将在第一凹槽86中形成外延 源极/漏极区。第一凹槽86可以延伸穿过第一纳米结构52和第二纳 米结构54，并且进入基板50中。如图9A所示，STI区域58的顶表 面可以与第一凹槽86的底表面齐平。在各种实施方式中，鳍片66可 以被蚀刻为使得第一凹槽86的底表面设置在STI区域68的顶表面的 下方；等等。可以通过使用各向异性蚀刻工艺(例如RIE、NBE等) 蚀刻鳍片66、纳米结构55和基板50来形成第一凹槽86。在用于形 成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和 掩模78遮盖鳍片66、纳米结构55和基板50的部分。可以使用单一 蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍片66的每一层。 在第一凹槽86达到所需深度后，可以使用定时蚀刻工艺来停止对第 一凹槽86的蚀刻。

在图10A和图10B中，由第一半导体材料(例如，第一纳米结 构52)形成的多层堆叠64的各层的侧壁的由第一凹槽86暴露的部 分经蚀刻以在n型区域50N中形成侧壁凹槽88，并且由第二半导体 材料(例如，第二纳米结构54)形成的多层堆叠56的各层的侧壁的 由第一凹槽86暴露的部分经蚀刻以在p型区域50P中形成侧壁凹槽 88。尽管侧壁凹槽88中的第一纳米结构52和第二纳米结构54的侧 壁在图10B中被示出为是笔直的，但是侧壁也可为凹陷或凸出的。 可以使用各向同性蚀刻工艺(例如湿法蚀刻等)来蚀刻侧壁。可以 使用掩模(未示出)来保护p型区域50P，同时使用对第一半导体材 料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得与n型区域 50N中的第一纳米结构52相比，第二纳米结构54和基板50保持相 对未蚀刻。类似地，可以使用掩模(未示出)来保护n型区域50N， 同时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结 构54，使得与p型区域50P中的第二纳米结构54相比，第一纳米结 构52和基板50保持相对未蚀刻。在第一纳米结构52包含例如SiGe并且第二纳米结构54包含例如Si或SiC的实施方式中，使用氢氧化 四甲基铵(TMAH)、氢氧化铵(NH₄OH)等的干法蚀刻工艺可用 于蚀刻n型区域50N中的第一纳米结构52的侧壁，并且使用氟化氢、 另一种基于氟的蚀刻剂等的干法蚀刻工艺可用于蚀刻p型区域50P中 的第二纳米结构54的侧壁。

在图11A至图11C中，第一内部间隔件90形成在侧壁凹槽88 中。第一内部间隔件90可以通过在图10A和图10B所示的结构上沉 积内部间隔层264(在图11A至图11C中未单独示出，但是在下面 的图11I中图示为中间物)来形成。第一内部间隔件90用作随后形 成的源极/漏极区与栅极结构之间的隔离特征。如将在下面更详细讨 论的，源极/漏极区将在第一凹槽86中形成，而在n型区域50N中的 第一纳米结构52和在p型区域50P中的第二纳米结构54将被对应的 栅极结构替代。

图11D至图11E示出了可用于形成内部间隔层264的材料的沉 积系统200。在一个实施方式中，沉积系统200包括沉积室203，以 从第一前体输送系统205和第二前体输送系统206接收前体材料并形 成用于内部间隔层264的材料。在一个实施方式中，第一前体输送系统205和第二前体输送系统206可以彼此协同工作以将各种不同的 前体材料供应到沉积室203中。然而，第一前体输送系统205和第二 前体输送系统206可具有彼此相似的物理部件。

例如，第一前体输送系统205和第二前体输送系统206可各自包 括气体供应207和流量控制器209(在图11D中关于第一前体输送系 统205标记，但是为了清楚起见未关于第二前体输送系统206标记)。 在第一前体以气态存储的实施方式中，气体供应207可将第一前体 供应到沉积室203中。气体供应207可为容器，例如储气罐，所述容 器定位为在沉积室203的本端，或者可定位为在沉积室203的远端。 在另一个实施方式中，气体供应207可以是独立地准备第一前体并 将其输送到流量控制器209的设施。可以将第一前体的任何合适的来源用作气体供应207，并且所有此类来源都完全意图包括在实施方 式的范围内。

气体供应207可以将所需的前体供应到流量控制器209。流量控 制器209可用于控制前体到前体气体控制器213的流动以及最终到沉 积室203的流动，从而也有助于控制沉积室203内的压力。流量控制 器209可以是例如比例阀、调节阀、针阀、压力调节器、质量流量 控制器，这些的组合等。然而，可以利用用于控制和调节气体流量 的任何合适的方法，并且所有此类部件和方法完全旨在包括在实施 方式的范围内。

然而，如本领域普通技术人员将认识到的，尽管第一前体输送 系统205和第二前体输送系统206在本文中被描述为具有相同的部 件，但这仅是说明性示例，并且并非旨在以任何方式限制实施方式。 可以利用任何类型的合适的前体输送系统，所述前体输送系统具有 与沉积系统200内的任何其他前体输送系统相同或不同的任何类型 和数量的各个部件。所有此类前体系统完全旨在被包括在实施方式 的范围内。

另外，在第一前体以固态或液态存储的实施方式中，气体供应 207可存储载气，并且所述载气可被引入到存储固态或液态的第一前 体的前体罐(未单独示出)中。然后，在第一前体蒸发或升华到前 体罐的气态区段中时使用载气推动并携带所述第一前体，然后将所 述第一前体发送到前体气体控制器213。可以利用任何合适的方法和 单元组合来提供第一前体，并且所有此类单元组合完全旨在包括在 实施方式的范围内。

第一前体输送系统205和第二前体输送系统206可以将它们单独 的前体材料供应到前体气体控制器213中。前体气体控制器213将第 一前体输送系统205和第二前体输送系统206与沉积室203连接和隔 离，以将所需的前体材料输送至沉积室203中。前体气体控制器213 可包括例如阀、流量计、传感器等装置以控制每种前体的输送速率， 并且可以通过从控制单元215接收到的指令来控制(下文关于图11E 进一步描述)。

当从控制单元215接收到指令时，前体气体控制器213可以打开 和关闭阀以将第一前体输送系统205和第二前体输送系统206中的一 者或多者连接到沉积室203并引导所需的前体材料通过歧管216进入 沉积室203并到达喷淋头217。喷淋头217可用于将选定的前体材料 分散到沉积室203中，并且可设计为均匀地分散前体材料，以便最 小化可能由于不均匀分散而引起的不希望的工艺条件。在一个实施 方式中，喷淋头217可以具有圆形设计，其中开口围绕喷淋头217均 匀地分散以允许将所需的前体材料分散到沉积室203中。

然而，如本领域的普通技术人员将认识到的，如上所述通过单 个喷淋头217或通过单个引入点将前体材料引入沉积室203中仅旨在 为示例性的，而并非旨在限于所述实施方式。可以利用任何数量的 分离和独立的喷淋头217或用于将前体材料引入沉积室203中的其他 开口。喷淋头和其他引入点的所有此类组合完全旨在包括在实施方 式的范围内。

沉积室203可接收所需的前体材料并且使所述前体材料暴露于 结构，并且沉积室203可以是可适合于分散前体材料的任何期望的 形状。在图11D所示的实施方式中，沉积室203具有圆柱形侧壁和 底部。然而，沉积室203不限于圆柱形，并且可以利用任何其他合 适的形状，例如中空的方管、八边形等。此外，沉积室203可以被 由对各种处理材料呈惰性的材料制成的壳体219包围。因此，尽管 壳体219可为能够承受沉积过程中所涉及的化学和压力的任何合适 的材料，但是在一个实施方式中，壳体219可为钢、不锈钢、镍、 铝、这些的合金、这些的组合等。

可以在沉积室203内将基板50放置在安装平台221上，以便在 沉积过程期间定位和控制基板50。安装平台221可包括加热机构， 以便在沉积过程期间加热基板50。此外，虽然在图11D中示出了单 个安装平台221，但是在沉积室203内可以另外包括任何数量的安装平台221。

另外，沉积室203和安装平台221可以是群集工具系统(未示 出)的一部分。群集工具系统可以与自动化处理系统结合使用，以 便在沉积过程之前将基板50定位和放置到沉积室203中，在沉积过 程期间定位和保持基板50，以及在沉积过程之后从沉积室203中取出基板50。

沉积室203还可具有排气出口225，以供排出气体离开沉积室 203。真空泵231可连接到沉积室203的排气出口225，以帮助排空 排出气体。在控制单元215的控制下，真空泵231还可用于将沉积室 203内的压力降低和控制到期望的压力，并且还可用于从沉积室203中排出前体材料以为下一个前体材料的引入做准备。

图11E示出了可用于控制前体气体控制器213和真空泵231的 控制单元215的实施方式(如图11D所示)。控制单元215可以是 可在工业环境中用于控制过程机器的任何形式的计算机处理器。在 一个实施方式中，控制单元215可包括处理单元201，例如台式计算机、工作站、膝上型计算机或为特定应用而定制的专用单元。控制 单元215可配备有显示器243和一个或多个输入/输出部件245，例如 指令输出、传感器输入、鼠标、键盘、打印机、这些的组合等。处 理单元201可包括连接至总线258的中央处理单元(CPU)246、存 储器248、大容量存储设备250、视频适配器254和I/O接口256。

总线258可为包括存储器总线或存储器控制器、外围总线或视 频总线在内的几种总线架构中的任何类型的一者或多者。CPU 246 可包括任何类型的电子数据处理器，并且存储器248可包括任何类 型的系统存储器，例如静态随机存取存储器(SRAM)、动态随机 存取存储器(DRAM)或只读存储器(ROM)。大容量存储设备 250可包括被配置为存储数据、程序和其他信息并使所述数据、程序 和其他信息可通过总线258访问的任何类型的存储设备。大容量存 储设备250可包括例如硬盘驱动器、磁盘驱动器或光盘驱动器中的 一者或多者。

视频适配器254和I/O接口256提供用于将外部输入和输出设备 耦合到处理单元201的接口。如图11E所示，输入和输出设备的示 例包括耦合到视频适配器254的显示器243和耦合到I/O接口256的 I/O部件245，例如鼠标、键盘、打印机等。其他设备可耦合到处理单元201，并且可以使用附加或更少的接口卡。例如，串行接口卡 (未示出)可用于为打印机提供串行接口。处理单元201还可包括 网络接口260，所述网络接口可以是到局域网(LAN)或广域网 (WAN)262的有线链路，和/或无线链路。

应当注意的是，控制单元215可包括其他部件。例如，控制单 元215可包括电源、电缆、母板、可移动存储介质、壳体等。这些 其他部件虽然未在图11E中示出，但被认为是控制单元215的一部 分。

沉积系统200可用于沉积内部间隔层264。在一个实施方式中， 内部间隔层264可为电介质材料，例如SiCN、氮化硅或SiCON，但 是可利用任何合适的材料，例如k值小于约3.5的低介电常数(低k) 材料。另外，内部间隔层264的材料可以是包含所述电介质材料中的一种或多种的杂化膜。可以使用原子层沉积(ALD)来沉积电介 质材料，但是也可以使用任何其他合适的沉积工艺，例如化学气相 沉积。

在所需的电介质材料是通过原子层沉积形成的SiCN的实施方式 中，可以通过将第一前体材料放入第一前体传输系统205中来发起 内部间隔层264的形成。例如，在所需的电介质材料期望为例如碳 氮化硅的材料的实施方式中，第一前体可为例如氨(NH₃)、N₂H₂或N₂的材料。然而，可以利用任何合适的第一前体。

另外，可以将第二前体材料放置到第二前体输送系统206中。 在一个实施方式中，第二前体材料是这样的材料，所述材料可以与 第一前体材料的产物配合作用以形成所需材料的单层。在其中内部 间隔层264期望为碳氮化硅并且第一前体材料是氨的实施方式中， 第二前体材料可为例如三氯[(三氯甲硅烷基)甲基]硅烷、二氯硅烷 (DCS)或六氯乙硅烷(HCD)的材料。然而，可以利用任何合适 的材料。

一旦将第一前体材料和第二前体材料分别放置到第一前体输送 系统205和第二前体输送系统206中，就可以通过控制单元215向前 体气体控制器213发送将第一前体输送系统205连接到沉积室203的 指令来发起内部间隔层264的形成。一旦连接，第一前体输送系统 205就可通过前体气体控制器213和歧管216将第一前体材料输送至 喷淋头217。然后，喷淋头217可将第一前体材料分散到沉积室203 中，其中第一前体材料可被吸附并与每个暴露的表面反应。

在形成碳氮化硅层的实施方式中，第一前体材料可以以介于约 0.2sccm与约5slm之间的流率流入沉积室203，其中载气流率介于 约0.2sccm与约1slm之间。另外，沉积室203可保持在介于约0.5 托与约10托之间的压力和介于约500℃与约650℃之间的温度下。ALD循环的过程可以持续介于约3s与约60s之间的时间段。然而， 如本领域的普通技术人员将认识到的，这些工艺条件仅旨在为说明 性的，因为可以在保持在实施方式的范围内的同时利用任何合适的 工艺条件。

图11F示出，在期望使用氨形成碳氮化硅层的实施方式中，在 这些工艺条件下，氨将与暴露的表面反应以提供其中氮化学键合到 下面表面的表面，而相对表面被在沉积室203内暴露于周围大气的 氢原子封端。另外，氨与下层结构的反应将是自限性的，从而一旦该步骤完成就提供单分子层。

在自限反应已经完成之后，可以清除沉积室203中的第一前体 材料。例如，控制单元215可以指示前体气体控制器213断开第一前 体输送系统205(包含要从沉积室203中清除的第一前体材料)并连 接净化气体输送系统214以输送净化气体进入沉积室203。在一个实 施方式中，净化气体输送系统214可为气态罐或其他设施，所述气 态罐或其他设施向沉积室203提供净化气体(例如氮气、氩气、氙 气或其他气体)，以实现介于约2slm与约20slm之间，例如约10 slm的净化流量持续介于约0.01s至约30s之间(例如约1秒)的时 间段。另外，控制单元215还可启动真空泵231，以便向沉积室203 施加压力差来帮助去除第一前体材料。净化气体与真空泵231一起 可以从沉积室203清除第一前体材料。

在第一前体材料的清除已经完成之后，可以通过控制单元215 向前体气体控制器213发送断开与净化气体输送系统214的连接并将 第二前体输送系统206(包含第二前体材料)连接到沉积室203的指 令来发起第二前体材料(例如，三氯[(三氯甲硅烷基)甲基]硅烷至沉 积室203中的引入。一旦连接，第二前体输送系统206就可将第二前 体材料输送至喷淋头217。然后，喷淋头217可将第二前体材料分散 到沉积室203中。

在上面讨论的关于用三氯[(三氯甲硅烷基)甲基]硅烷和氨形成碳 氮化硅层的实施方式中，可以将三氯[(三氯甲硅烷基)甲基]硅烷以介 于约0.2sccm与约5slm之间的流率引导到沉积室203中持续约20 秒。另外，沉积室203可保持在介于约0.5托与约5托之间的压力和 介于约500℃与约650℃之间的温度下。然而，如本领域的普通技术 人员将认识到的，这些工艺条件仅旨在为说明性的，因为可以在保 持在实施方式的范围内的同时利用任何合适的工艺条件。

图11G示出，在期望使用氨形成碳氮化硅层的实施方式中，在 这些工艺条件下，三氯[(三氯甲硅烷基)甲基]硅烷将与暴露的表面反 应以提供其中硅化学键合到下面表面的表面，而相对表面被在沉积 室203内暴露于周围大气的氯原子封端。另外，三氯[(三氯甲硅烷基) 甲基]硅烷与下层结构的反应将是自限性的，从而一旦该步骤完成就 提供单分子层。

图11H示出，在已经形成所需材料(例如碳氮化硅)的单层之 后，可以使用例如来自净化气体输送系统214的净化气体净化沉积 室203(在基板50上留下所需材料的单层)约一秒钟。在已经净化 沉积室203之后，便完成了用于形成所需材料的第一循环，并且可 以开始与第一循环类似的第二循环。例如，重复的循环可以引入第 一前体材料，使用净化气体进行净化，用第二前体脉冲，以及使用 净化气体进行净化。

如可以看出的，第一前体材料和第二前体材料的每个循环可沉 积另一SiCn层。另外，每个循环另外地重置暴露的表面，使得暴露 的表面准备好接收第一前体材料或第二前体材料的下一个循环。这 些循环可重复介于约30次与约100次之间，以使内部间隔层264形成到介于约与约之间的厚度。

任选地，一旦已经形成内部间隔层264的材料，或者在各次循 环之间的任何合适的时间，就可以在内部间隔层264的材料上方引 入清洁气体。在一个实施方式中，清洁气体可为干燥气体，例如氟 化氢(HF)。清洁过程可以在约100℃的温度下执行。然而，可以 利用任何合适的清洁气体和工艺条件。

图11I示出了内部间隔层264当延伸到第二纳米结构54C的相邻 层之间的侧壁凹槽88中并与已经凹陷的第一纳米结构52C接触时的 特写视图(参见例如，图10A至图10B)。如可以看出的，沉积过 程将从第二纳米结构54C和第一纳米结构52C的每一个暴露表面中生长，以大部分填充侧壁凹槽88。然而，沉积过程也可不完全填充 侧壁凹槽88，从而在内部间隔层264的材料内留下空隙或缝隙266， 该缝隙266可延伸到侧壁凹槽88中。如果放着不管，则来自随后的 蚀刻过程的蚀刻剂(在下文进一步描述)将进入缝隙266并引起不 期望的蚀刻，这可能导致缺陷和产量降低。

为了帮助改善这些效应，图12A示出了炉子300，所述炉子可 用于在已经沉积了内部间隔层264之后执行第一退火过程。炉子300 可包括包封中央空腔303的外部主体301。外部主体301可成形为具 有封闭的上端和开放的下端的圆柱体，以允许将多个基板50(例如，作为半导体晶片的一部分)引入和移出炉子300。炉子的外部主体 301可以由例如石英、碳化硅、莫来石、这些的组合等的耐热材料形 成，以保持热能并将热能重新朝向中央空腔303引导。

在外部主体301内，定位有由控制器307控制的一系列加热器 305。所述一系列加热器305可用于控制中央空腔303内的温度，并 且用于当它们驻留在中央空腔303内时加热基板50。在一个实施方 式中，加热器305可为电阻加热器，但是可以利用任何合适类型的加热器，例如使用蒸汽的辐射加热器、使用燃烧的碳氢化合物的辐 射加热器，或用于传递热量的任何其他合适的元件。

控制器可为例如具有处理器、存储器和输入/输出端口的计算机， 该计算机用于运行控制程序以控制炉子300内的热量。另外，控制 器307可具有一个或多个温度传感器309，以便向控制器307提供加 热信息。温度传感器309可以是例如安装在中央空腔303内的热电 偶，以监测中央空腔303的温度并相应地调节一系列加热器305以获 得并维持期望的退火温度。然而，可以利用任何合适类型的传感器 来测量中央空腔303的温度，并将该测量结果传送到控制器307。

内管311可放置在外部主体301内并环绕中央空腔303。内管 311可为例如石英、碳化硅或莫来石的材料。内管311可以是圆柱形 的并且与外部主体301间隔开以便在内管与外部主体301之间提供通 道供处理气体流动。

入口313和出口315可以延伸穿过外部主体301，以提供进入点 和离开点供环境气体传递进入和离开中央空腔303。入口313可以延 伸到中央空腔303的底部区域中，以便将新鲜的环境气体提供到中 央空腔303中。出口315可以仅延伸穿过外部主体301，使得出口315通向外部主体301与内管311之间的间隙。通过将入口313和出 口315放置在这些位置处，所需的环境气体可在中央空腔303的底部 处被引入，穿过内管311内的中央空腔303向上流动，流过内管311 的端部，向下穿过内管311与外部主体301之间的间隙，并且穿过出口315离开。任选地，真空泵(在图12A中未单独示出)可附接到 出口315，以便从中央空腔303去除环境气体。

为了将中央空腔303密封以免受环境大气影响，可以将底板317 沿着外部主体301的底部附接到外部主体301。底板317可以由与外 部主体301类似的材料(例如，石英、碳化硅、莫来石、这些的组 合等)制成，并且覆盖外部主体301的底部处的开口。密封环319可 用于气密密封在外部主体301与底板317之间的中央空腔303。

附接到底板317的可以为晶片舟连接平台321。晶片舟连接平台 321允许将晶片舟400放置并连接至底板317。一旦附接到底板317， 晶片舟400就可放置到中央空腔303中并准备好进行处理。

图12A另外示出了晶片舟400，所述晶片舟可用于从炉子300中 插入和取出半导体晶片，例如基板50。晶片舟400可包括顶部板401、 底部板403，以及在顶部板401与底部板403之间延伸的多个支撑柱 405。顶部板401、底部板403和支撑柱405可全部由耐热材料(例如，石英、碳化硅、莫来石、这些的组合等)制成，并且支撑柱405 可通过合适的耐热方法(例如螺栓连接、焊接、耐热粘合剂、压入 配合、这些的组合等)附接到顶部板401和底部板403。

可以沿着支撑柱405以规则的间隔形成一系列凹口，以允许支 撑柱405支撑基板50。支撑柱405中的一个支撑柱中的每个凹口可 以与其他支撑柱405中处于相似高度的凹口对准，从而在每个高度 处提供四个支撑点以支撑基板50和其他晶片。凹口可以彼此间隔开 足够的距离以允许来自炉子的热量均匀地加热半导体晶片，而不会 受到晶片舟400内的相邻晶片的明显干扰，例如间隔开约6.3mm。

在一个实施方式中，晶片舟400可具有四个支撑柱405，其中每 个支撑柱405包括143个凹口。然而，支撑柱405的精确数量、支撑 柱405的放置以及支撑柱内的凹口的数量可以超出本文所述的实施 方式变化。所有此类变型完全旨在包括在实施方式的范围内。

在基板50已经放置到支撑环501上并且对准之后，可以将基板 50(以及可能期望同时进行处理的其他基板50)放置到晶片舟400 中。该放置可以自动执行，并且可以通过基板50与支撑环501之间 的摩擦力来保持基板50的对准。

图12A还示出，一旦所有基板50都已放置到晶片舟400中，就 可以在将底板317与炉子300的外部主体301分离的同时，将晶片舟 400(连同基板50一起)放置在底板317上的晶片舟连接平台321 上。任选地，可使用例如夹具或其他合适的连接设备将晶片舟400 物理地附接到晶片舟连接平台321。

在晶片舟400已放置到底板317的晶片舟连接平台321上之后， 可将底板317与外部主体301配合，使得晶片舟400和基板50位于 炉子300的中央空腔303内。一旦中央空腔303在外部主体301与底 板317之间被气密密封，控制器307就可以接合加热器305以开始加热中央空腔303，同时所需的环境气体可通过入口313漏入中央空腔 303中，流过晶片舟400和基板50，并通过出口315出来。

在一个实施方式中，可以选择期望的环境气体(不含等离子 体)，以帮助将内部间隔层264的一部分(例如，SiCN)既转换成 氧化物(例如，SiOCN)又膨胀，以帮助减少或闭合在沉积过程期 间可能已形成的任何缝隙266。如此，在一个实施方式中，环境气体 可包含氧化剂、再生剂和催化剂。例如，在一些实施方式中，氧化 剂可为含氧气体，例如水(H₂O)、氧气或臭氧。然而，可以使用 任何合适的氧化剂。

为了引入氧化剂，可以将例如氩气、氦气、N₂、这些的组合等 的载气鼓泡通过氧化剂的液体。液体的一部分将蒸发，然后由载气 携带到入口313中的一个或多个入口(例如，用于每个环境的一个 1.0mm注射器)。在一个实施方式中，氧化剂进入炉子300的流率 可介于约0.5slm与约5slm之间，而载气进入炉子的流率为介于约 0.5slm与约3slm之间。然而，可以利用任何合适的引入氧化剂的方 法和任何合适的流率。

再生剂可用于帮助防止由于对内部间隔层264的材料的不期望 蚀刻而导致的材料的总体减少。例如，在退火过程还作于从内部间 隔层264蚀刻和去除一些材料中的一些实施方式中，再生剂可用于 替换去除的材料并使内部间隔层264再生。如此，在一些实施方式 中，再生剂可为第二前体(例如，三氯[(三氯甲硅烷基)甲基]硅烷)、 DCS、HCD、这些的组合等。然而，可以使用任何合适的再生剂。

为了引入再生剂，还可以将例如氩气、氦气、N₂、这些的组合 等的载气鼓泡通过再生剂的液体。液体的一部分将蒸发，然后由载 气携带到入口313中的一个或多个入口。在一个实施方式中，再生 剂进入炉子300的流率可介于约0.5slm与约5slm之间，而载气进 入炉子的流率为介于约0.5slm与约3slm之间。然而，可以利用任 何合适的引入再生剂的方法和任何合适的流率。

可以供应催化剂以帮助期望在炉子300内发生的化学反应。如 此，虽然选定的精确催化剂至少部分地取决于内部间隔层264的材 料、氧化剂和再生剂的材料，但是在一些实施方式中，催化剂可为 化学物质，例如吡啶等。然而，可以使用任何合适的催化剂。

为了引入催化剂，可以将例如氩气、氦气、氮气、水、氧气、 这些的组合等载气鼓泡通过催化剂的液体。液体的一部分将蒸发， 然后由载气携带到入口313中的一个或多个入口。在一个实施方式 中，催化剂进入炉子300的流率可介于约0.5slm与约5slm之间， 而载气进入炉子的流率为介于约0.5slm与约3slm之间。然而，可 以利用任何合适的引入催化剂的方法和任何合适的流率。

另外，尽管上面已经针对氧化剂、再生剂和催化剂的汽化描述 了鼓泡器的使用，但是这仅为说明性的并且并非旨在限制本发明的 实施方式。相反，可以使用任何合适的蒸发器来从存储装置蒸发和 传输氧化剂、再生剂和催化剂以在炉子300内使用。所有此类蒸发 器完全旨在包括在实施方式的范围内。

图12A还示出了一种合适的方法，通过所述方法在第一退火过 程中中央空腔303内的热量被传递至基板50，从而对基板50和位于 基板50上的内部间隔层264的材料进行退火。在一个实施方式中， 第一退火过程可以在介于约400℃与约600℃之间，例如约450℃的温度下；在介于约500托与800托之间的压力下；执行持续介于约1 小时与约6小时之间，例如约4小时的时间。然而，可以利用任何合 适的参数。

图12B示出内部间隔层264的材料在退火过程期间转换成包含 来自氧化剂的氧。具体地，当退火过程将氧化剂引入内部间隔层264 的材料时，氧化剂将与内部间隔层264的材料反应并且将氧引入内 部间隔层264的材料中。如此，在内部间隔层264的材料为SiCN的实施方式中，内部间隔层264的一部分可被转换为氧化物，例如 SiOCN。然而，可以使用任何合适的材料。

图12C示出了图表，该图表说明了碳(在图12C中由标记为 1201的线表示)、氮(在图12C中由标记为1203的线表示)、氧 (在图12C中由标记为1205的线表示)和硅(在图12C中由标记为 1207的线表示)的原子百分比。如可以看出的，通过将氧引入内部 间隔层264的材料中，该引入将引起扩散以及反应两者，内部间隔 层264的材料将在内部间隔层264的材料内形成两个不同的区域。在 特定实施方式中，内部间隔层264的材料将沿着所述材料的表面具 有富氧化物区域1210(被转换为氧化物的部分)，所述富氧化物区 域随后具有氧梯度，直到内部间隔层264的材料还将在其主体中具 有无氧化物区域1212(在退火过程中氧未到达的部分)。

在一个实施方式中，富氧化物区域1210可具有介于约10％与约 50％之间，例如约30％的氧百分比。另外，富氧化物区域1210可具 有介于约5％与约50％之间，例如约5％的氮百分比。在特定实施方 式中，富氧化物区域1210可具有约31％的硅原子百分比、约4％的碳原子百分比、约41％的氧原子百分比和约23％的氮原子百分比。 如此，富氧化物区域1210可以从内部间隔层264的扩展表面延伸介 于约与约之间(占总厚度的39％)，而无氧化物区域的 厚度介于约与约之间(或总厚度的其余61％)。另外， 退火过程可以使富氧化物区域1210内的氮从约57％(在沉积时)减 少到介于约23％至约30％之间，例如约28％，并且将碳浓度从约5％ (在沉积时)稍微降低至约4％。然而，可以使用任何合适的浓度和 厚度。

图12D示出，通过向内部间隔层264的材料添加附加材料(例 如，氧)，内部间隔层264的接收所述附加材料的那些部分(例如， 富氧化物区域1210)将扩展。在一些实施方式中，内部间隔层264 的材料可扩展约32％，同时实现为约5的k值。

通过此类扩展，可以减少或完全消除在沉积之后(参见例如， 图11I)立即存在于内部间隔层264的材料内的缝隙266。进行缝隙 266的此类闭合以便呈现几乎平坦的面向外的表面，有助于防止在随 后的蚀刻过程中可能出现的不希望的复杂情况。

例如，现在返回到图11A至图11C，一旦已经沉积并处理了内 部间隔层264，就可以随后各向异性地蚀刻内部间隔层264以形成第 一内部间隔件90。在一个实施方式中，蚀刻过程可为蚀 刻，其将氟化氢(HF)和氨(NH₃)作为蚀刻剂引入到经转换的内 部间隔件材料的暴露材料(例如，富氧化物区域1210)中。HF和 NH₃可与彼此反应并且与存在于经转换的内部间隔件材料的材料中 的氧化物反应，以在经转换的内部间隔件材料的材料表面上产生 (NH₄)₂SiF₆。

另外，当(NH₄)₂SiF₆在经转换的内部间隔件材料的暴露表面上形 成时，(NH₄)₂SiF₆将本身充当扩散阻挡层，所述扩散阻挡层将防止 HF和NH₃进一步扩散到经转换的内部间隔件材料的材料中。如此，蚀刻是有效自限的，因为(NH₄)₂SiF₆的形成将阻止在经转 换的内部间隔件材料的材料内较深的深度处进一步形成(NH₄)₂SiF₆。 (NH₄)₂SiF₆将形成到的精确深度可基于工艺条件进行调整。

例如，在一个实施方式中，工艺条件可设置为使得在 经转换的内部间隔件材料的材料的介于约与约之间，例 如约处发生从氧化物到(NH₄)₂SiF₆的反应。可以通过控制过程中温度、压力和蚀刻剂的流率来获得这种所需的深度。 例如，蚀刻过程可在介于约20℃与约60℃之间，如约30℃的温度下 执行，而压力可保持为介于约10mTorr与约100mTorr之间，例如 约20mTorr。另外，HF的流率可在约10sccm与约100sccm之间， 例如约20sccm，并且NH₃的流率可在约10sccm与约100sccm之间，例如约20sccm。可以另外利用其他稀释剂，例如氩气、氙气、 氦气或其他非反应性气体。

一旦反应有效地自我终止(例如，在与经转换的内部间隔件材 料的材料表面相距的距离处)，就可以使用退火过程加热经转 换的内部间隔件材料的材料(以及基板50)以去除(NH₄)₂SiF₆，从而 使经转换的内部间隔件材料的材料厚度减小(NH₄)₂SiF₆的厚度，并且 还暴露经转换的内部间隔件材料的材料剩余部分以供进一步处理。 热量可导致(NH₄)₂SiF₆热分解为N₂、H₂O、SiF₄和NH₃，这些物质可 全都为蒸气并且可通过退火过程从经转换的内部间隔件材料的材料 表面去除。在退火过程的一个实施方式中，可以将经转换的内部间 隔件材料的材料加热至介于约80℃至约200℃之间，例如约100℃的 温度，持续介于约60秒至约180秒之间以从表面去除(NH₄)₂SiF₆。

在(NH₄)₂SiF₆已经去除之后，经转换的内部间隔件材料的材料再 次暴露，并且可进行进一步处理。在一个实施方式中，可以执行第 二蚀刻过程，例如与上述第一蚀刻类似的第二蚀刻，以可控地进一步减小经转换的内部间隔件材料的材料厚度， 例如将经转换的内部间隔件材料的材料厚度再减小以具有介于约与约之间，例如约的厚度。然而，如本领域普 通技术人员将认识到的，如上所述的蚀刻过程的精确类型、 过程的迭代次数、蚀刻过程的工艺参数以及经转换的内部 间隔件材料的精确材料厚度仅旨在为说明性的，因为可以利用任何 数量的迭代和经转换的内部间隔件材料的任何期望的材料厚度。

可以利用过程来减小经转换的内部间隔件材料的厚 度，直到经转换的内部间隔件材料的材料与n型区域50N中的第二 纳米结构54的侧壁齐平并且与p型区域50P中的第一纳米结构52的 侧壁齐平为止。例如，在其中第一内部间隔件90形成为与硅相邻的 实施方式中，第一内部间隔件90的厚度可介于约4.1nm与约4.4nm 之间。在其中第一内部间隔件90形成为与硅锗相邻的另一实施方式 中，第一内部间隔件90可介于约9.4nm与约11.2nm之间。

此外，尽管上面描述了非常具体的过程(蚀刻过程)， 但是该描述仅旨在为说明性的，而并非旨在为限制性的。相反，可 以利用任何合适的蚀刻过程来使经转换的内部间隔件材料的材料变 薄。例如，在另一实施方式中，可以利用反应性离子蚀刻过程，接 着是一个或多个清洗过程(例如，SC-1或SC-2清洗过程)。所有此 类蚀刻过程完全旨在包括在实施方式的范围内。

然而，尽管第一内部间隔件90的外侧壁被示出为与n型区域 50N中的第二纳米结构54的侧壁齐平并且与p型区域50P中的第一 纳米结构52的侧壁齐平，但是第一内部间隔件90的外侧壁可以分别 从第二纳米结构54和/或第一纳米结构52的侧壁凹陷。

此外，尽管在图11B中第一内部间隔件90的外侧壁被示出为笔 直的，但是第一内部间隔件90的外侧壁可为凹陷或中凹的。作为示 例，图11C示出了其中第一内部间隔件90的外侧壁是凹陷的一个实 施方式。还示出了其中第一内部间隔件90的外侧壁是凹陷的多个实 施方式。

在其中第一内部间隔件90是凹陷的特定实施方式中，退火过程 的使用以及缝隙266的减少或去除，可以减少或完全避免不期望的 凹陷。例如，在其中利用蚀刻的一些实施方式中，凹陷 可不大于约3.2nm，以使缝隙FR％减少至约0/44。在其中利用另一 蚀刻之后进行SC-1/SC-2清洁的其他实施方式中，凹陷可不大于4.3 nm，从而使缝隙不合格率百分比(FR％)减小至约0/44。如此，凹 陷可被最小化。

在图13A至图13C中，在第一凹槽86中形成外延源极/漏极区 92。在一些实施方式中，外延源极/漏极区92可以在n型区域50N中 的第二纳米结构54上以及在p型区域50P中的第一纳米结构52上施 加应力，从而改良性能。如图13B所示，在第一凹槽86中形成外延 源极/漏极区92，使得每个虚拟栅极76设置在外延源极/漏极区92的 相应相邻对之间。在一些实施方式中，第一间隔件81用于将外延源 极/漏极区92与虚拟栅极层72分开，并且第一内部间隔件90用于通 过适当的横向距离将外延源极/漏极区92与纳米结构55分开，使得 外延源极/漏极区92不会与所得纳米FET的随后形成的栅极短路。

可以通过遮盖p型区域50P(例如，PMOS区域)来形成n型区 域50N(例如，NMOS区域)中的外延源极/漏极区92。然后，在n 型区域50N中的第一凹槽86中外延生长外延源极/漏极区92。外延 源极/漏极区92可包括适合于n型纳米FET的任何可接受的材料。例 如，如果第二纳米结构54是硅，则外延源极/漏极区92可包含在第 二纳米结构54上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的 碳化硅、磷化硅等。外延源极/漏极区92可具有从纳米结构55的相 应上表面凸起的表面，并且可具有刻面。

可以通过掩蔽n型区域50N(例如，NMOS区域)来形成p型 区域50P(例如，PMOS区域)中的外延源极/漏极区92。然后，在 p型区域50P中的第一凹槽86中外延生长外延源极/漏极区92。外延 源极/漏极区92可包括适合于p型纳米FET的任何可接受的材料。例 如，如果第一纳米结构52是硅锗，则外延源极/漏极区92可包含在 第一纳米结构52上施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、 锗、锗锡等。外延源极/漏极区92还可具有从多层堆叠56的相应表 面凸起的表面，并且可具有刻面。

另外，尽管上文将特定过程描述为在n型区域50N和p型区域 50P中形成外延源极/漏极区92的方式，但是这些描述仅为说明性的， 而并非旨在为限制性的。而是，可以利用任何合适的过程来在n型 区域50N和p型区域50P中形成外延源极/漏极区92。例如，在n型 区域50N和在p型区域50P两者中的外延源极/漏极区92可以用例如 硅的单一材料形成，并且可以彼此同时(或分开)形成。可以利用 所有合适的材料和工艺，并且所有此类材料和工艺完全旨在包括在 实施方式的范围内。

外延源极/漏极区92、第一纳米结构52、第二纳米结构54、和/ 或基板50可以注入掺杂剂以形成源极/漏极区，类似于先前讨论的形 成所轻度掺杂的源极/漏极区之后进行退火的过程。源极/漏极区的杂 质浓度可介于约1×10¹⁹个原子/cm³与约1×10²¹个原子/cm³之间。用 于源极/漏极区的n型和/或p型杂质可为先前讨论的杂质中的任何杂 质。在一些实施方式中，外延源极/漏极区92可以在生长期间原位掺 杂。

作为用于在n型区域50N和p型区域50P中形成外延源极/漏极 区92的外延过程的结果，外延源极/漏极区92的上表面具有刻面， 所述刻面横向向外扩展超过纳米结构55的侧壁。在一些实施方式中， 这些刻面导致具有相同NSFET的相邻外延源极/漏极区92合并，如 图13A所示。在其他实施方式中，如图13C所示，在外延过程完成 之后，相邻外延源极/漏极区92保持分离。在图13A和图13C所示 的实施方式中，第一间隔件81可以形成至STI区域68的顶表面，从 而阻断外延生长。在一些其他实施方式中，第一间隔件81可覆盖纳 米结构55的侧壁的各部分，从而进一步阻断外延生长。在一些其他 实施方式中，可调节用于形成第一间隔件81的间隔件蚀刻以去除间 隔件材料，从而允许外延生长区域延伸到STI区域58的表面。

外延源极/漏极区92可包括一个或多个半导体材料层。例如，外 延源极/漏极区92可包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。可以将任何数量的半导体材料层用于 外延源极/漏极区92。第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C中的每一者可由不同的半导体材料形 成，并且可以被掺杂至不同的掺杂剂浓度。在一些实施方式中，第 一半导体材料层92A可具有小于第二半导体材料层92B并且大于第 三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区92包括三个半导体材料层的实施方式中，可沉积第一半导体材料层92A，可以 在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可 以在第二半导体材料层92B上方沉积第三半导体材料层92C。

图13D示出了一个实施方式，其中n型区域50N中的第一纳米 结构52的侧壁和p型区域50P中的第二纳米结构54的侧壁是凹陷 的，第一内部间隔件90的外侧壁是凹陷的，并且第一内部间隔件90 分别从第二纳米结构54和第一纳米结构52的侧壁凹陷。如图13D 中所示，外延源极/漏极区92可形成为与第一内部间隔件90接触， 并且可以延伸经过n型区域50N中的第二纳米结构54的侧壁以及经 过p型区域50P中的第一纳米结构52的侧壁。

在图14A至图14C中，分别在图6A、图13B和图13A所示的 结构上沉积第一层间电介质(ILD)96(图7A至图13D的工艺不改 变图6A所示的横截面)。第一ILD 96可以由电介质材料形成，并 且可以通过任何合适的方法(例如CVD、等离子体增强的CVD (PECVD)或FCVD)来沉积。电介质材料可包括磷硅酸盐玻璃 (PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃 (BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可 接受的工艺形成的其他绝缘材料。在一些实施方式中，接触蚀刻停 止层(CESL)94设置在第一ILD 96与外延源极/漏极区92、掩模74 和第一间隔件81之间。CESL 94可包含电介质材料，例如氮化硅、 氧化硅、氮氧化硅等，具有的蚀刻速率与上面的第一ILD 96的材料 的蚀刻速率不同。

在图15A至图15B中，可以执行平坦化工艺(例如CMP)以使 第一ILD 96的顶表面与虚拟栅极76或掩模78的顶表面齐平。平坦 化工艺还可去除虚拟栅极76上的掩模78，以及第一间隔件81的沿 着掩模78的侧壁的部分。在平坦化工艺之后，虚拟栅极76、第一间 隔件81和第一ILD 96的顶表面在工艺变化内齐平。因此，虚拟栅极 层72的顶表面通过第一ILD 96暴露。在一些实施方式中，可以保留 掩模78，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模 78和第一间隔件81的顶表面齐平。

在图16A和图16B中，在一个或多个蚀刻步骤中去除虚拟栅极 层72和掩模74(如果存在的话)，以便形成第二凹槽98。还去除 了虚拟栅极电介质60的在第二凹槽98中的部分。在一些实施方式 中，通过各向异性干法蚀刻工艺去除虚拟栅极层72和虚拟栅极电介 质60。例如，蚀刻工艺可包括使用一种或多种反应气体的干法蚀刻 工艺，该一种或多种反应气体以比蚀刻第一ILD 96或第一间隔件81 更快的速率选择性地蚀刻虚拟栅极层72。每个第二凹槽98暴露和/ 或覆盖纳米结构55的一部分，所述部分在随后完成的纳米FET中用 作沟道区。纳米结构55的用作沟道区的部分设置在相邻对的外延源 极/漏极区92之间。在去除期间，当蚀刻虚拟栅极层72时，虚拟栅 极电介质60可用作蚀刻停止层。然后可以在去除虚拟栅极层72之后 去除虚拟栅极电介质60。

在图17A和图17B中，n型区域50N中的第一纳米结构52和p 型区域50P中的第二纳米结构54被去除，从而使第二凹槽98延伸。 可以通过在p型区域50P上方形成掩模(未示出)并使用对第一纳 米结构52的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如 湿法蚀刻等)来去除第一纳米结构52，同时如与第一纳米结构52相 比，第二纳米结构54、基板50、STI区域58保持相对未蚀刻。在其 中第一纳米结构52包含例如SiGe并且第二纳米结构54A至54C包 含例如Si或SiC的实施方式中，可以使用氢氧化四甲基铵 (TMAH)、氢氧化铵(NH₄OH)等来去除n型区域50N中的第一 纳米结构52。

可以通过在n型区域50N上形成掩模(未示出)并使用对第二 纳米结构54的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例 如湿法蚀刻等)来去除p型区域50P中的第二纳米结构54，同时如 与第二纳米结构54相比，第一纳米结构52、基板50、STI区域58 保持相对未蚀刻。在其中第二纳米结构54包含例如SiGe并且第一纳 米结构52包含例如Si或SiC的实施方式中，可以使用氟化氢、另一 种基于氟的蚀刻剂等来去除p型区域50P中的第二纳米结构54。

在图18A和图18B中，形成栅极电介质层100和栅电极102以 用于替换栅极。栅极电介质层100保形地沉积在第二凹槽98中。在 n型区域50N中，栅极电介质层100可以在基板50的顶表面和侧壁 上以及在第二纳米结构54的顶表面、侧壁和底表面上形成，并且在 p型区域50P中，栅极电介质层100可以在基板50的顶表面和侧壁 上以及第一纳米结构52的顶表面、侧壁和底表面上形成。栅极电介 质层100也可沉积在第一ILD 96、CESL 94、第一间隔件81和STI 区域58的顶表面上。

根据一些实施方式，栅极电介质层100包括一个或多个电介质 层，例如氧化物、金属氧化物等或它们的组合。例如，在一些实施 方式中，栅极电介质可包括氧化硅层和在所述氧化硅层上方的金属 氧化物层。在一些实施方式中，栅极电介质层100包含高k电介质材料，并且在这些实施方式中，栅极电介质层100可具有大于约7.0的 k值，并且可包含铪、铝、锆、镧、锰、钡、钛、铅以及它们的组合 的金属氧化物或硅酸盐。栅极电介质层100的结构可在n型区域50N 和p型区域50P中为相同或不同的。栅极电介质层100的形成方法可 包括分子束沉积(MBD)、ALD、PECVD等。

栅电极102分别沉积在栅极电介质层100上方，并且填充第二凹 槽98的剩余部分。栅电极102可包含含金属的材料，例如氮化钛、 氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的 多层。例如，尽管在图18A和图18B中示出了单层栅电极102，但 是栅电极102可包括任何数量的衬垫层、任何数量的功函数调谐层 和填充材料。构成栅电极102的层的任何组合可以沉积在n型区域 50N中相邻的第二纳米结构54之间以及第二纳米结构54A与基板50 之间，并且可以沉积在p型区域50P中相邻的第一纳米结构52之间。

在n型区域50N和p型区域50P中的栅极电介质层100的形成 可以同时发生，使得每个区域中的栅极电介质层100由相同的材料 形成，并且栅电极102的形成可以同时发生，使得每个区域中的栅 电极102由相同的材料形成。在一些实施方式中，每个区域中的栅 极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可 为不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极 102可通过不同的工艺形成，使得栅电极102可为不同的材料和/或 具有不同数量的层。当使用不同的工艺时，可以使用各种掩模步骤 来掩蔽和暴露适当的区域。

在填充第二凹槽98之后，可以执行平坦化工艺(例如CMP)以 去除栅极电介质层100的过量部分和栅电极102的材料，所述过量部 分在第一ILD 96的顶表面上方。栅电极102和栅极电介质层100的 材料的剩余部分由此形成所得纳米FET的替换栅极结构。栅电极102 和栅极电介质层100可被统称为“栅极结构”。

在图19A至图19C中，栅极结构(包括栅极电介质层100和对 应的上层栅电极102)凹陷，使得直接在栅极结构上方和在第一间隔 件81的相对部分之间形成凹槽。在凹槽中填充包括一层或多层电介 质材料(例如氮化硅、氮氧化硅等)的栅极掩模104，之后进行平坦化工艺以去除在第一ILD 96上方延伸的电介质材料的过量部分。随 后形成的栅极触点(例如下面关于图21A和图21B讨论的栅极触点 114)穿透栅极掩膜104以接触凹陷的栅电极102的顶表面。

如图20A至图20C进一步所示，第二ILD 106沉积在第一ILD 96上方和栅极掩模104上方。在一些实施方式中，第二ILD 106是 通过FCVD形成的可流动膜。在一些实施方式中，第二ILD 106由 例如PSG、BSG、BPSG、USG等的电介质材料形成，并且可以通过 例如CVD、PECVD等的任何适当方法来沉积。

在图20A至图20C中，第二ILD 106、第一ILD 96、CESL 94和 栅极掩模104被蚀刻以形成第三凹槽108，所述第三凹槽暴露外延源 极/漏极区92和/或栅极结构的表面。第三凹槽108可以通过使用各 向异性蚀刻工艺(例如RIE、NBE等)进行蚀刻来形成。在一些实 施方式中，第三凹槽108可以使用第一蚀刻工艺而被蚀刻为穿过第 二ILD 106和第一ILD 96；可以使用第二蚀刻工艺而被蚀刻为穿过 栅极掩模104；并且可以随后使用第三蚀刻工艺而被蚀刻穿过CESL 94。可以在第二ILD 106上方形成掩模(例如光致抗蚀剂)并进行图 案化，以掩蔽第二ILD 106的一部分免受第一蚀刻工艺和第二蚀刻工 艺。在一些实施方式中，蚀刻工艺可能过度蚀刻，并且因此，第三 凹槽108延伸到外延源极/漏极区92和/或栅极结构中，并且第三凹 槽108的底部可以与外延源极/漏极区92和/或栅极结构齐平(例如， 处于相同的水平面，或具有距基板的相同距离)或低于所述外延源 极/漏极区和/或栅极结构(例如，更接近基板)。尽管图20B将第三 凹槽108示出为在相同的横截面中暴露外延源极/漏极区92和栅极结 构，但是在各种实施方式中，外延源极/漏极区92和栅极结构可以在 不同的横截面中暴露，从而减少了随后形成的触点短路的风险。在 形成第三凹槽108之后，在外延源极/漏极区92上方形成硅化物区 110。在一些实施方式中，通过以下方式形成硅化物区110：首先沉 积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、 锗)反应的金属(未示出)以在外延源极/漏极区92的暴露部分上方 形成硅化物或锗化物区域，例如镍、钴、钛、钽、铂、钨、其他贵 金属、其他难熔金属、稀土金属或它们的合金，然后执行热退火工艺以形成硅化物区110。然后例如通过蚀刻工艺去除沉积金属的未反 应部分。尽管硅化物区域110被称为硅化物区域，但是硅化物区域 110也可为锗化物区域，或硅锗化物区域(例如，包括硅化物和锗化 物的区域)。在一个实施方式中，硅化物区域110包含TiSi，并且 具有在介于约2nm与约10nm之间的范围内的厚度。

接下来，在图21A至图21C中，在第三凹槽108中形成触点112 和114(也可称为接触插头)。触点112和114可各自包括一层或多 层，例如阻挡层、扩散层和填充材料。例如，在一些实施方式中， 触点112和114各自包括阻挡层和导电材料，并且电耦合到下面的导 电特征(例如，在所示实施方式中的栅电极102和/或硅化物区域 110)。栅极触点114电耦合到栅电极102并且可以被称为栅极触点， 并且触点112电耦合到硅化物区域110并且可以被称为源极/漏极触 点。阻挡层可包含钛、氮化钛、钽、氮化钽等。导电材料可为铜、 铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如 CMP)以从第二ILD 106的表面去除过量的材料。

实施方式可实现优点。例如，在其中形成内部间隔件材料然后 使用退火工艺转换以扩展所述材料并密封材料中的任何缝隙或空隙 的实施方式中，后续蚀刻工艺更均匀地蚀刻材料，从而导致蚀刻过 程期间较少的缺陷。此类缺陷减少有助于提高成品率，并且进一步 允许减小器件的大小。

在一个实施方式中，一种制造半导体器件的方法包括：提供半 导体结构，所述半导体结构包括交替堆叠的第一半导体层和第二半 导体层；使所述第一半导体层水平地凹陷；在所述第一半导体层的 所述凹陷表面和所述第二半导体层的侧壁上形成第一内部间隔件； 以及对所述第一内部间隔件执行退火处理以形成第二内部间隔件， 所述第二内部间隔件的氧含量大于所述第一内部间隔件的氧含量。 在一个实施方式中，所述第二内部间隔件的氧含量在10％至50％的 范围内，并且所述第二内部间隔件的氮化物含量在5％至50％的范围 内。在一个实施方式中，所述第二内部间隔件的氧含量在30％至50％ 的范围内。在一个实施方式中，所述第二内部间隔件的氮化物含量 在20％至50％的范围内。在一个实施方式中，所述执行所述退火工 艺使所述第一内部间隔件内的缝隙闭合。在一个实施方式中，所述 第一内部间隔件的形成至少部分地用原子层沉积工艺执行。在一个 实施方式中，所述原子层沉积工艺利用氨作为第一前体并且使用三 氯[(三氯甲硅烷基)甲基]硅烷作为第二前体。

在另一实施方式中，一种制造半导体器件的方法包括：沉积层 堆叠，其中所述层堆叠包括第一半导体材料和第二半导体材料的交 替层；从所述层堆叠中图案化鳍片；蚀刻所述鳍片内的第一半导体 材料以形成第一凹槽；用第一电介质材料填充第一凹槽的至少一部 分，所述第一电介质材料在填充所述第一凹槽的至少所述部分之后 包括缝隙；以及通过将第一电介质材料的至少一部分改变为第二电 介质材料来闭合所述第一凹槽内的所述缝隙。在一个实施方式中， 闭合所述缝隙还包括对所述第一电介质材料进行退火。在一个实施 方式中，所述第一电介质材料包含碳氮化硅。在一个实施方式中， 闭合所述缝隙将氧添加到所述第一电介质材料中。在一个实施方式 中，在闭合所述缝隙之后，所述第二电介质材料包含介于约10％与 约50％之间的氧浓度。在一个实施方式中，在闭合所述缝隙之后， 所述第二电介质材料包含介于约5％与约50％之间的氮浓度。在一个 实施方式中，所述方法还包括蚀刻所述第二电介质材料以形成内部 间隔件。

在又一个实施方式中，一种半导体器件包含：第一纳米结构， 所述第一纳米结构被栅极电介质围绕；第二纳米结构，所述第二纳 米结构在所述第一纳米结构上方，其中所述第二纳米结构被所述栅 极电介质围绕；以及内部间隔件，所述内部间隔件位于所述第一纳 米结构与所述第二纳米结构之间，所述内部间隔件具有凹陷的表面， 所述凹陷的表面的深度小于约4.3nm。在一个实施方式中，深度为 约3.2nm。在一个实施方式中，所述内部间隔件在所述第一纳米结 构与所述第二纳米结构之间不含缝隙。在一个实施方式中，所述内部间隔件包含SiOCN。在一个实施方式中，所述内部间隔件的氧含 量为10％至50％。在一个实施方式中，所述内部间隔件的氧含量在 30％至50％的范围内。

下面描述一些示例性实施方式：

实施方式1.一种制造半导体器件的方法，所述方法包括：

提供半导体结构，所述半导体结构包括交替堆叠的第一半导体 层和第二半导体层；

使所述第一半导体层水平地凹陷；

在所述第一半导体层的凹陷表面和所述第二半导体层的侧壁上 形成第一内部间隔件；以及

对所述第一内部间隔件执行退火工艺以形成第二内部间隔件， 所述第二内部间隔件具有比所述第一内部间隔件更大的氧含量。

实施方式2.根据实施方式1所述的方法，其中所述第二内部间 隔件的氧含量在10％至50％的范围内，并且所述第二内部间隔件的 氮化物含量在5％至50％的范围内。

实施方式3.根据实施方式1所述的方法，其中所述第二内部间 隔件的氧含量在30％至50％的范围内。

实施方式4.根据实施方式1所述的方法，其中所述第二内部间 隔件的氮化物含量在20％至50％的范围内。

实施方式5.根据实施方式1所述的方法，其中执行所述退火工 艺使所述第一内部间隔件内的缝隙闭合。

实施方式6.根据实施方式1所述的方法，其中所述形成所述第 一内部间隔件至少部分地用原子层沉积工艺执行。

实施方式7.根据实施方式6所述的方法，其中所述原子层沉积 工艺利用氨作为第一前体并且使用三氯[(三氯甲硅烷基)甲基]硅烷作 为第二前体。

实施方式8.一种制造半导体器件的方法，所述方法包括：

沉积层堆叠，其中所述层堆叠包括第一半导体材料和第二半导 体材料的交替层；

从所述层堆叠中图案化鳍片；

蚀刻所述鳍片内的所述第一半导体材料以形成第一凹槽；

用第一电介质材料填充所述第一凹槽的至少一部分，所述第一 电介质材料在填充所述第一凹槽的至少所述部分之后包含缝隙；以 及

通过将所述第一电介质材料的至少一部分改变为第二电介质材 料来闭合所述第一凹槽内的缝隙。

实施方式9.根据实施方式8所述的方法，其中闭合所述缝隙还 包括对所述第一电介质材料进行退火。

实施方式10.根据实施方式9所述的方法，其中所述第一电介质 材料包含碳氮化硅。

实施方式11.根据实施方式10所述的方法，其中所述闭合所述 缝隙将氧添加到所述第一电介质材料中。

实施方式12.根据实施方式11所述的方法，其中在所述闭合所 述缝隙之后，所述第二电介质材料包含介于约10％与约50％之间的 氧浓度。

实施方式13.根据实施方式12所述的方法，其中在所述闭合所 述缝隙之后，所述第二电介质材料包含介于约5％与约50％之间的氮 浓度。

实施方式14.根据实施方式8所述的方法，所述方法还包括蚀刻 所述第二电介质材料以形成内部间隔件。

实施方式15.一种半导体器件，所述半导体器件包含：

第一纳米结构，所述第一纳米结构被栅极电介质包围；

第二纳米结构，所述第二纳米结构在所述第一纳米结构上，其 中所述第二纳米结构被所述栅极电介质包围；以及

内部间隔件，所述内部间隔件位于所述第一纳米结构与所述第 二纳米结构之间，所述内部间隔件具有凹陷的表面，所述凹陷的表 面的深度小于约4.3nm。

实施方式16.根据实施方式15所述的半导体器件，其中所述深 度为约3.2nm。

实施方式17.根据实施方式15所述的半导体器件，其中所述内 部间隔件在所述第一纳米结构与所述第二纳米结构之间不含缝隙。

实施方式18.根据实施方式15所述的半导体器件，其中所述内 部间隔件包含SiOCN。

实施方式19.根据实施方式15所述的半导体器件，其中所述内 部间隔件的氧含量在10％至50％的范围内。

实施方式20.根据实施方式15所述的半导体器件，其中所述内 部间隔件的氧含量在30％至50％的范围内。

前面概述了几个实施方式的特征，以便本领域技术人员可以更 好地理解本公开的各方面。本领域技术人员应该理解，他们可以容 易地将本公开用作设计或修改其他过程和结构的基础，以进行与本 文介绍的实施方式相同的目的和/或实现相同的优点。本领域技术人 员还应该认识到，此类等同构造不脱离本公开的精神和范围，并且 在不脱离本公开的精神和范围的情况下，它们可以在此进行各种改 变、替换和变更。