具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据各个实施例，器件将形成短长度沟道区域和长长度沟道区域。在沟道区域上方形成栅电极。短长度沟道区域上方的栅电极形成为具有空隙，并且长长度沟道区域上方的栅电极形成为没有空隙(或至少具有较小的空隙)。实施一个或多个栅极处理工艺以修改器件的功函。栅极处理工艺对具有空隙的栅电极(例如，短长度沟道区域上方的那些)的影响大于没有空隙的栅电极(例如，长长度沟道区域上方的那些)。因此，栅极处理工艺也可以用于选择性调整一些器件的阈值电压，即使横跨整个衬底实施栅极处理工艺时。

图1示出了根据一些实施例的三维视图中的简化的鳍式场效应晶体管(FinFET)的实例。为了清楚的说明，省略了FinFET的一些其它部件(下面讨论)。所示的FinFET可以以作为例如一个晶体管或多个晶体管(诸如两个晶体管)操作的方式电连接或耦接。

FinFET包括从衬底50延伸的鳍52。浅沟槽隔离(STI)区域56设置在衬底50上方，并且鳍52在相邻STI区域56之上并且从相邻STI区域56之间突出。虽然STI区域56描述/示出为与衬底50分隔开，但是如本文所用，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍52示出为衬底50的单一、连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在这个背景下，鳍52指的是在相邻STI区域56之间延伸的部分。

栅极电介质112沿鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极114位于栅极电介质112上方。源极/漏极区域88设置在鳍52的相对于栅极电介质112和栅电极114的相对侧中。栅极间隔件82将源极/漏极区域88与栅极电介质112和栅电极114分隔开。层间电介质(ILD)92设置在源极/漏极区域88和STI区域56上方。在形成多个晶体管的实施例中，源极/漏极区域88可以在各个晶体管之间共享。在一个晶体管由多个鳍52形成的实施例中，相邻源极/漏极区域88可以电连接，诸如通过外延生长合并源极/漏极区域88，或者通过将源极/漏极区域88与相同的源极/漏极接触件耦接。

图1还示出了若干参考截面。截面A-A沿鳍52的纵轴并且在例如FinFET的源极/漏极区域88之间的电流的方向上。截面B-B垂直于截面A-A并且沿栅电极114的纵轴并且在例如垂直于FinFET的源极/漏极区域88之间的电流的方向的方向上。截面C-C平行于截面B-B并且延伸穿过FinFET的源极/漏极区域88。为清楚起见，随后的图指的是这些参考截面。

图2至图19B是根据一些实施例的FinFET的制造中的中间阶段的各个视图。图2、图3和图4是三维视图。图5A、图6A、图7A、图8A、图9A、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图18A和图19A是沿与图1中的参考截面A-A类似的截面示出的截面图。图5B、图6B、图7B、图8B、图9B、图15A、图15B、图16A、图16B、图17A、图17B、图18B和图19B是沿与图1中的参考截面B-B类似的截面示出的截面图。图6C和图6D是沿与图1中的参考截面C-C类似的截面示出的截面图。

在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。

衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。n型区域50N可以与p型区域50P物理分隔开，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。

在衬底50中形成鳍52。鳍52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。

鳍52可以通过任何合适的方法来图案化。例如，鳍52可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍52。在一些实施例中，掩模(或其它层)可以保留在鳍52上。

在衬底50上方和相邻鳍52之间形成STI区域56。作为形成STI区域56的实例，可以在衬底50上方和相邻鳍52之间形成绝缘材料。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。在实施例中，绝缘材料形成为使得过量的绝缘材料覆盖鳍52。虽然STI区域56示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成填充材料，诸如以上讨论的那些。然后对绝缘材料施加去除工艺以去除鳍52上方过量的绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺暴露鳍52，从而使得在平坦化工艺完成之后鳍52的顶面和绝缘材料共面(在工艺变化内)。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，从而使得在平坦化工艺完成后，掩模或鳍52的顶面分别与绝缘材料共面(在工艺变化内)。然后使绝缘材料凹进以形成STI区域56。绝缘材料凹进，从而使得鳍52的位于n型区域50N和p型区域50P中的上部从相邻STI区域56之间突出。此外，STI区域56的顶面可以具有如图所示的平坦表面、凸面、凹面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域56凹进，诸如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比鳍52的材料快的速率蚀刻绝缘材料的材料)。例如，可以使用氧化物去除(使用例如稀氢氟(dHF)酸)。

关于图2描述的工艺只是如何形成鳍52的一个实例。在一些实施例中，鳍52可以通过外延生长工艺来形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。此外，在一些实施例中，异质外延结构可以用于鳍52。例如，鳍52可以是凹进的，并且可以在凹进的材料上方外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹进的材料以及设置在凹进的材料上方的外延生长材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和随后的注入，但是原位掺杂和注入掺杂可以一起使用。

更进一步，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(Si_xGe_1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，可用于形成III-V族化合物半导体的材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。

此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成p型阱，并且可以在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P中形成p型阱或n型阱。

在具有不同阱类型的实施例中，用于n型区域50N和p型区域50P的不同注入步骤可以使用光刻胶和/或其它掩模(未示出)来实现。例如，可以在n型区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露p型区域50P。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦图案化光刻胶，在p型区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质注入至n型区域50N中。n型杂质可以是注入区域中的浓度等于或小于约10¹⁸cm^-3的磷、砷、锑等，诸如在约10¹⁶cm^-3至约10¹⁸cm^-3的范围内。在注入之后，去除光刻胶，诸如通过可接受的灰化工艺。

在注入p型区域50P之后，在p型区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露n型区域50N。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦图案化光刻胶，可以在n型区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至p型区域50P中。p型杂质可以是注入区域中的浓度等于或小于10¹⁸cm^-3的硼、氟化硼、铟等，诸如在约10¹⁶cm^-3至约10¹⁸cm^-3的范围内。在注入之后，可以去除光刻胶，诸如通过可接受的灰化工艺。

在注入n型区域50N和p型区域50P之后，可以实施退火以修复注入损伤并且以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。

在图3中，在鳍52上形成伪介电层62。伪介电层62可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层62上方形成伪栅极层64，并且在伪栅极层64上方形成掩模层66。可以在伪介电层62上方沉积并且然后诸如通过CMP平坦化伪栅极层64。掩模层66可以沉积在伪栅极层64上方。伪栅极层64可以是导电或非导电材料并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层64可以通过物理汽相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术来沉积。伪栅极层64可以由对隔离区域(例如，STI区域56和/或伪介电层62)的蚀刻具有高蚀刻选择性的其它材料制成。掩模层66可以包括例如氮化硅、氮氧化硅等的一层或多层。在该实例中，横跨n型区域50N和p型区域50P形成单个伪栅极层64和单个掩模层66。在所示的实施例中，伪介电层62覆盖STI区域56，在STI区域56上方以及在伪栅极层64和STI区域56之间延伸。在另一实施例中，伪介电层62仅覆盖鳍52。

在图4中，可以使用可接受的光刻和蚀刻技术图案化掩模层66以形成掩模76。然后可以将掩模76的图案转移至伪栅极层64以形成伪栅极74。在一些实施例中，掩模76的图案也通过可接受的蚀刻技术转移至伪介电层62以形成伪电介质72。伪栅极74覆盖鳍52的相应沟道区域58。掩模76的图案可以用于将伪栅极74的每个与相邻伪栅极74物理分隔开。伪栅极74也可以具有基本垂直于鳍52的纵向的纵向。

图5A至图19B示出了实施例器件的制造中的各个额外的步骤。图5A至图19B示出了n型区域50N和p型区域50P中的任一个中的部件。例如，图5A至图19B中所示的结构可以适用于n型区域50N和p型区域50P。n型区域50N和p型区域50P的结构中的差异(如果存在)在每个图所附的文本中描述。

在图5A和图5B中，在伪栅极74和掩模76的侧壁上形成栅极间隔件82。栅极间隔件82可以通过共形地沉积一种或多种绝缘材料并且随后蚀刻绝缘材料来形成。绝缘材料可由低k介电材料形成，诸如氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、它们的组合等，其可以通过共形沉积工艺来形成，诸如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、原子层沉积(ALD)等。绝缘材料(当蚀刻时)具有留在伪栅极74和掩模76的侧壁上的部分(因此形成栅极间隔件82)。在蚀刻之后，栅极间隔件82可以具有直的侧壁(如图所示)或者可以具有弯曲的侧壁(未示出)。在一些实施例中，栅极间隔件82的绝缘材料是碳氮氧化硅(例如，SiO_xN_yC_1-x-y，其中x和y在0至1的范围内)。例如，绝缘材料的每层可以具有类似或不同的碳氮氧化硅的组分。

也可以实施用于轻掺杂的源极/漏极(LDD)区域86的注入。在具有不同器件类型的实施例中，类似于先前讨论的用于阱的注入，可以在n型区域50N上方形成掩模，诸如光刻胶，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可以注入至p型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P上方形成掩模，诸如光刻胶，同时暴露n型区域50N，并且适当类型的杂质(例如，n型)可以注入至n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。LDD区域86可以具有约10¹⁵cm^-3至约10¹⁹cm^-3范围内的杂质浓度。退火可以用于修复注入损伤并且用于激活注入的杂质。

在图6A和图6B中，在鳍52中形成外延源极/漏极区域88。外延源极/漏极区域88形成在鳍52中，从而使得每个伪栅极74设置在外延源极/漏极区域88的相应相邻对之间。在一些实施例中，外延源极/漏极区域88可以延伸至鳍52中并且也可以穿透鳍52。在一些实施例中，栅极间隔件82用于将外延源极/漏极区域88与伪栅极74分隔开适当的横向距离，使得外延源极/漏极区域88不会使所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域88的材料以在相应沟道区域58中施加应力，从而提高性能。

n型区域50N中的外延源极/漏极区域88可以通过掩蔽p型区域50P并且蚀刻鳍52的位于n型区域50N中的源极/漏极区域以在鳍52中形成凹槽来形成。凹槽可以延伸穿过LDD区域86(见图5A)。然后，在凹槽中外延生长n型区域50N中的外延源极/漏极区域88。外延源极/漏极区域88可以包括任何可接受的材料，诸如适用于n型FinFET。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域88可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。

p型区域50P中的外延源极/漏极区域88可以通过掩蔽n型区域50N并且蚀刻鳍52的位于p型区域50P中的源极/漏极区域以在鳍52中形成凹槽来形成。凹槽可以延伸穿过LDD区域86(见图5A)。然后，在凹槽中外延生长p型区域50P中的外延源极/漏极区域88。外延源极/漏极区域88可以包括任何可接受的材料，诸如适用于p型FinFET。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域88可以包括在沟道区域58中施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。

外延源极/漏极区域88和/或鳍52可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成LDD区域86的工艺，随后是退火。源极/漏极区域可以具有在约10¹⁹cm^-3和约10²¹cm^-3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域88可以在生长期间原位掺杂。

由于用于在n型区域50N和p型区域50P中形成外延源极/漏极区域88的外延工艺，外延源极/漏极区域的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得相邻外延源极/漏极区域88合并，如图6C所示。在一些实施例中，在外延工艺完成之后，相邻外延源极/漏极区域88保持分隔开，如图6D所示。用于形成栅极间隔件82的间隔件蚀刻可以调整为在鳍52的侧壁上也形成鳍间隔件84。在所示的实施例中，鳍间隔件84覆盖鳍52的侧壁的在STI区域56之上延伸的部分，从而阻止外延生长。相邻鳍52之间的鳍间隔件84可以合并(如图所示)，或者可以分隔开。在另一实施例中，用于形成栅极间隔件82的间隔件蚀刻调整为在STI区域56上不形成鳍间隔件84，以便允许外延生长区域延伸至STI区域56的表面。

在图7A和图7B中，在外延源极/漏极区域88、栅极间隔件82、STI区域56和掩模76(如果存在)或伪栅极74上方沉积第一ILD 92。第一ILD 92可以由介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。

在一些实施例中，在第一ILD 92和外延源极/漏极区域88、栅极间隔件82、STI区域56以及掩模76(如果存在)或伪栅极74之间形成接触蚀刻停止层(CESL)90。CESL 90可以包括具有比第一ILD 92的材料低的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。

在图8A和图8B中，可以实施诸如CMP的平坦化工艺以使第一ILD 92的顶面与掩模76(如果存在)或伪栅极74的顶面齐平。平坦化工艺也可以去除伪栅极74上的掩模76以及栅极间隔件82的沿掩模76的侧壁的部分。在平坦化工艺之后，伪栅极74、栅极间隔件82和第一ILD 92的顶面共面(在工艺变化内)。因此，伪栅极74的顶面通过第一ILD 92暴露。在一些实施例中，掩模76可以保留，在这种情况下，平坦化工艺使第一ILD 92的顶面与掩模76的顶面齐平。

在图9A和图9B中，去除并且利用替换栅极结构替换掩模76(如果存在)和伪栅极74以及可选的伪电介质72。替换栅极结构包括栅极电介质112和栅电极114。如下面将更详细讨论，在不同区域中形成具有不同沟道长度的替换栅极结构，并且在栅极替换工艺期间实施各个处理工艺，从而在不同区域中形成具有不同阈值电压的器件。

图10A至图15B是根据一些实施例的替换栅极结构的形成中的中间阶段的截面图。示出了类似于图9A中的区域50R的区域中的部件。在所示的工艺中，替换伪电介质72和伪栅极74。在一些实施例中，伪电介质72在管芯的第一区域(例如，核心逻辑区域)中被去除并且保留在管芯的第二区域(例如，输入/输出区域)中。换句话说，可以在管芯的第一区域(例如，核心逻辑区域)中实施所示的栅极替换工艺，并且可以在管芯的第二区域(例如，输入/输出区域)中实施不去除伪电介质72的栅极替换工艺。

图10A、图11A、图12A、图13A和图14A示出了密集区域50D，其中形成替换栅极结构。密集区域50D中的栅极结构具有短长度的沟道区域58，诸如小于约10nm的沟道长度。对于一些类型的器件，诸如高速运行的器件，短沟道长度是理想的。图10B、图11B、图12B、图13B和图14B示出了稀疏区域50S，其中形成替换栅极结构。稀疏区域50S中的栅极结构具有长长度的沟道区域58，诸如大于约18nm的沟道长度。对于一些类型的器件，诸如高功率运行的器件或需要低泄漏的应用，长沟道长度是理想的。更一般地，密集区域50D中的器件的沟道长度比稀疏区域50S中的器件的沟道长度短。因此，密集区域50D中的栅极间隔件82设置为比稀疏区域50S中的栅极间隔件82彼此更靠近。此外，密集区域50D中的栅极结构具有比稀疏区域50S中的栅极结构大的密度。同时处理并且一起讨论区域50D、50S。在区域50D、50S的每个中示出了单个鳍52，但是应该理解，区域50D、50S的每个可以包括来自区域50N、50P两者的鳍52。换句话说，密集区域50D和稀疏区域50S可以每个包括n型器件和p型器件。

在图10A和图10B中，在一个或多个蚀刻步骤中去除掩模76(如果存在)和伪栅极74，从而在栅极间隔件82的相对部分之间形成凹槽94。凹槽94暴露栅极间隔件82的侧壁。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极74。例如，蚀刻工艺可以包括使用以比第一ILD 92或栅极间隔件82快的速率选择性蚀刻伪栅极74的反应气体的干蚀刻工艺。每个凹槽94位于相应鳍52的沟道区域58上面。在去除期间，当蚀刻伪栅极74时，伪电介质72可以用作蚀刻停止层。然后可以在去除伪栅极74之后可选地去除伪电介质72。

在图案化伪栅极74期间，图案负载效应可以使得伪栅极74的靠近鳍52的部分的侧壁比伪栅极74的远离鳍52的部分的侧壁被蚀刻得少。图案负载效应在密集区域50D中比在稀疏区域50S中更显著，并且随着技术的缩小(例如，随着伪栅极74的高宽比增加)而加剧。因此，密集区域50D中的凹槽94D可以具有瓶子轮廓形状，而稀疏区域50S中的凹槽94S可以具有四边形轮廓形状。在一些实施例中，栅极间隔件82的位于密集区域50D中的侧壁是弓形侧壁，而栅极间隔件82的位于稀疏区域50S中的侧壁是直侧壁(或者至少是比栅极间隔件82的位于密集区域50D中的侧壁小的弓形)。

凹槽94D的瓶子轮廓形状由图10A中所示的宽度W₁、W₂限定。具体地，凹槽94D每个具有第一宽度W₁的主要部分94D_M和第二宽度W₂的颈部分94D_N。宽度W₁可以在约5nm至约30nm的范围内，并且宽度W₂可以在约3nm至约20nm的范围内。第一宽度W₁大于第二宽度W₂。此外，第一宽度W₁在远离鳍52的顶面延伸的方向D₁上通过主要部分94D_M增加，直至它达到最大宽度，并且然后在方向D₁上通过主要部分94D_M减小。第二宽度W₂可以是沿方向D₁通过颈部分94D_N的恒定宽度。

凹槽94S的四边形轮廓形状由图10B中所示的宽度W₃限定。具体地，凹槽94S每个具有具有第三宽度W₃的单个部分。第三宽度W₃可以在约20nm至约80nm的范围内。第三宽度W₃大于第一宽度W₁和第二宽度W₂。第三宽度W₃可以是沿远离鳍52的顶面延伸的方向D₁的恒定宽度。

在图11A和图11B中，在凹槽94中沉积栅极介电层102和栅电极层104。栅极介电层102和栅电极层104包括多个子层。根据各个实施例，用于栅极介电层102和栅电极层104的示例性膜堆叠件在图29A至图29C中示出，并且结合图11A和图11B描述。

栅极介电层102沉积在凹槽94中，诸如在鳍52的顶面和栅极间隔件82的侧壁上。栅极介电层102也可以形成在第一ILD 92的顶面上。在一些实施例中，栅极介电层102包括氧化硅、氮化硅、金属氧化物、金属硅酸盐等的一层或多层。虽然在该实施例中栅极介电层102示出为是单层的，但是在一些实施例中栅极介电层102可以包括多个子层。例如，栅极介电层102可以包括由热氧化或化学氧化形成的氧化硅的界面层102A(图29A至图29C)和上面的高k介电材料102B(图29A至图29C)，诸如铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层102可以包括具有k值大于约7.0的介电层。栅极介电层102的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在伪电介质72的部分保留在凹槽94中的实施例中，栅极介电层102包括伪电介质72的材料(例如，氧化硅)。

可选地，栅极介电层102的部分掺杂有偶极诱导元素。例如，可以在栅极介电层102上方形成偶极偶极诱导的掺杂层，并且实施退火以将偶极偶极诱导从掺杂层驱至栅极介电层102中。掺杂层可以由偶极诱导元素(诸如镧、铝、钪、钌、锆、铒、镁、锶等)的氧化物、氮化物或碳化物形成，其可以通过ALD、CVD、PVD或其它合适的沉积方法来形成。在一些实施例中，掺杂层由镧的氧化物形成，诸如LaO_x。一些实施例可以利用多个掺杂层。例如，可以在第一区域(例如，密集区域50D)中形成第一掺杂层，并且可以在第二区域(例如，稀疏区域50S)中形成第二掺杂层。不同区域中的掺杂层可以具有不同的厚度和/或包括不同的偶极诱导元素。掺杂层的存在、厚度和材料可以基于要形成的器件的期望阈值电压而变化。例如，栅极介电层102的利用镧的掺杂部分可以降低利用栅极介电层102的那些掺杂的部分形成的器件的阈值电压。一旦退火完成，栅极介电层102掺杂有偶极诱导元素(例如，镧)，并且然后可以诸如通过可接受的蚀刻工艺去除掺杂层。

以上描述的工艺只是栅极介电层102可以如何形成并且掺杂有偶极诱导元素的一个实例。其它技术可以用于形成掺杂的栅极介电层。例如，可以形成第一栅极介电子层，在第一栅极介电子层上方沉积掺杂层，并且实施退火以将偶极子偶极诱导从掺杂层驱至第一栅极介电子层中。然后可以去除掺杂层，并且可以在第一栅极介电子层上方沉积第二栅极介电子层。因此，第一栅极介电子层可以是掺杂的，而第二栅极介电子层是未掺杂的。

在栅极介电层102上方和凹槽94中沉积栅电极层104。栅电极层104可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。更具体地，栅电极层104包括任何数量的功函调整层104A、任何数量的胶层104B和填充层104C。

功函调整层104A包括任何可接受的材料以将器件的功函调整至给定要形成的器件的应用的期望量，并且可以使用任何可接受的沉积工艺来沉积。例如，功函调整层104A可以由铝、氮化铝、铝化钛、钽铝、碳氮化钛等形成，其可以通过ALD、CVD、PVD等来沉积。在一些实施例中，功函调整层104A通过诸如ALD的共形工艺来沉积，这允许更一致的膜厚度。在一些实施例中，功函调整层104A通过诸如PVD的非共形工艺来沉积，这允许更大的制造产量。虽然在该实施例中功函调整层104A示出为是单层的，但是在一些实施例中功函调整层104A可以包括多个子层。例如，功函调整层104A可以包括第一调整层104A₁(见图29A至图29C)，可以包括第二调整层104A₂(见图29B和图29C)，并且可以进一步包括第三调整层104A₃(见图29C)。在一些实施例中，在胶层104B和填充层104C之间仅形成单个功函调整层104A(见图29A)。在一些实施例中，在胶层104B和填充层104C之间形成多个功函调整层104A(见图29B和图29C)。功函调整层104A可以基于器件的期望阈值电压来形成。

可以在不同区域中形成功函调整层104A的不同结构。作为形成功函调整层104A的实例，可以在所有区域中沉积并且然后蚀刻第一调整层104A₁以去除第一调整层104A₁的位于不期望的区域中的部分。然后可以在所有区域中(和第一调整层104A₁上)沉积并且然后蚀刻第二调整层104A₂以去除第二调整层104A₂的位于不期望的区域中的部分。然后可以在所有区域中(和第二调整层104A₂上)沉积并且然后蚀刻第三调整层104A₃以去除第三调整层104A₃的位于不期望的区域中的部分。因此，一些区域可以包含第一调整层104A₁，其它区域可以包含第一调整层104A₁和第二调整层104A₂，并且还有其它区域可以包含第一调整层104A₁、第二调整层104A₂和第三调整层104A₃。

可以在功函调整层104A之前形成一个或多个覆盖层。在一些实施例中，沉积、去除(例如，通过蚀刻)并且再沉积覆盖层，这有助于去除可能保留在栅极介电层102的顶面上的残留的偶极诱导元素(例如，镧)。可以在去除覆盖层之后并且在再沉积覆盖层之前实施退火，以帮助去除残留的偶极诱导元素。

胶层104B包括任何可接受的材料以促进粘合并且防止扩散。例如，胶层104B可由金属或金属氮化物形成，诸如氮化钛、铝化钛、氮化铝钛、硅掺杂的氮化钛、氮化钽等，其可以通过ALD、CVD、PVD等来沉积。在一些实施例中，胶层104B通过诸如ALD的共形工艺来沉积，这允许更一致的膜厚度。在一些实施例中，胶层104B通过诸如PVD的非共形工艺来沉积，这允许更大的制造产量。

填充层104C包括任何可接受的低电阻材料。例如，填充层104C可以由金属形成，诸如钨(W)、铝(Al)、钴(Co)、钌(Ru)、它们的组合等，其可以通过ALD、CVD、PVD等来沉积。在一些实施例中，填充层104C通过诸如ALD的共形工艺来沉积，这允许更一致的膜厚度。在一些实施例中，填充层104C通过诸如PVD的非共形工艺来沉积，这允许更大的制造产量。如下面将更详细讨论，填充层104C完全填充凹槽94S的剩余部分，但是填充层104C仅部分填充凹槽94D的剩余部分，从而形成空隙104D。

在沉积栅电极层104期间，在凹槽94D的颈部分94D_N中发生夹断，从而使得凹槽94D中的栅电极层104的形成不完全，从而形成空隙104D。栅电极层104完全填充凹槽94D的颈部分94D_N，但是栅电极层104仅部分填充凹槽94D的主要部分94D_M以限定空隙104D。空隙104D包括凹槽94D的未由栅电极层104填充的剩余部分。在沉积功函调整层104A(例如，调整层104A₁、104A₂、104A₃)、胶层104B或填充层104C中的任何一个期间可能发生夹断。发生夹断的层取决于凹槽94D的宽度、沉积的层的数量以及用于沉积层的沉积工艺的共形性。例如，当形成较少功函调整层104A时(例如，图29A的实施例)或者在使用共形沉积工艺的情况下，夹断可能在处理中稍后发生，诸如在沉积填充层104C期间。相反，当形成更多功函调整层104A时(例如，图29B和图29C的实施例)或者在使用非共形沉积工艺的情况下，夹断可能在处理中更早发生，诸如在沉积胶层104B或功函调整层104A中的一个期间。

在该实施例中，在一些填充层104C沉积在凹槽94D的主要部分94D_M中之后，在沉积填充层104C期间发生夹断。这种夹断可能在形成一个功函调整层的实施例中(例如，图29A的实施例)或者使用共形沉积工艺的实施例中发生。因此，空隙104D暴露填充层104C的表面，并且填充层104C将空隙104D与胶层104B和功函调整层104A分隔开。在这样的实施例中，空隙104D最初形成为具有泪珠轮廓形状。空隙104D的泪珠轮廓形状可以具有在约5nm至约80nm的范围内的高度和在约2nm至约8nm的范围内的最大宽度。

在图12A和图12B中，实施栅极处理工艺106以修改栅电极层104的功函。栅极处理工艺106将一个或多个功函调整元素结合至栅电极层104中的一个或多个中，这可以增加栅电极114的功函。功函调整元素也可以穿透栅电极层104并且结合至栅极介电层102中。栅极处理工艺106包括氟化处理工艺(其合并氟)、氮化处理工艺(其合并氮)、氧化处理工艺(其合并氧)、沉积工艺(其合并氯、硼和/或硅)、它们的组合等。可以基于要形成的器件的期望阈值电压来控制由栅极处理工艺106结合的功函调整元素的类型和数量。例如，氟的结合可以增加用于p型器件的栅电极层104的功函，从而降低器件的阈值电压。

在一些实施例中，栅极处理工艺106包括氟化处理工艺，其中栅极介电层102和/或栅电极层104暴露于氟。氟化处理工艺可以在诸如蚀刻室的室中实施。在室中分配气源。气源包括氟源气体和载气。氟源气体可以是氟(F₂)气、三氟化氮(NF₃)、氟化钨(VI)(WF₆)、它们的组合等。载气可以是惰性气体，诸如氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、它们的组合等。在一些实施例中，氟源气体为气源的约10％至约50％，并且载气为气源的约50％至约90％。气源可以以约50sccm至约1000sccm的流速分配。气源中的氟结合至栅电极层104(例如，功函调整层104A、胶层104B和/或填充层104C)中，从而改变受影响的栅电极层104的功函。气源中的氟也可以结合至栅极介电层102中，从而提高栅极介电层102的质量。例如，氟可以钝化栅极介电层102中的氧空位，减少其泄漏并且增加器件的可靠性。气源保持在室中，直至栅极介电层102和/或栅电极层104已经氟化了期望的量。在一些实施例中，氟化处理工艺在约25℃至约550℃的温度下实施，并且持续约10秒至约2700秒。

在一些实施例中，栅极处理工艺106包括氮化处理工艺，其中栅极介电层102和/或栅电极层104暴露于氮。氮化处理工艺可以在诸如蚀刻室的室中实施。在室中分配气源。气源包括氮源气体和载气。氮源气体可以是氨(NH₃)、裂化氨、氮(N₂)和氢(H₂)气的组合、它们的组合等。载气可以是惰性气体，诸如氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、它们的组合等。在一些实施例中，氮源气体为气源的约10％至约50％，并且载气为气源的约50％至约90％。气源可以以约500sccm至约5000sccm的流速分配。在一些实施例中，诸如当氮源气体是N₂和H₂的组合时，从气源生成等离子体从而生成氮自由基和对应的离子。气源/等离子体中的氮结合至栅电极层104(例如，功函调整层104A、胶层104B和/或填充层104C)中，从而改变受影响的栅电极层104的功函。气源/等离子体保持在室中，直至栅极介电层102和/或栅电极层104已经硝化了期望的量。在一些实施例中，氮化处理工艺在约100℃至约650℃的温度下实施，并且持续约10秒至约2700秒。

在一些实施例中，栅极处理工艺106包括氧化处理工艺，其中栅极介电层102和/或栅电极层104暴露于氧。例如，可以在含有氧和惰性气体的环境中实施低温退火。惰性气体可以是氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、它们的组合等。在一些实施例中，氧为环境的约1％至约10％，并且惰性气体为环境的约90％至约99％。低温退火可以在约150℃至约500℃的温度下实施，并且持续约10秒至约2700秒。氧化处理工艺也可以增加要形成的器件的可靠性，诸如通过致密化栅电极层104。

在一些实施例中，栅极处理工艺106包括沉积工艺，其中栅极介电层102和/或栅电极层104暴露于氯、硼和/或硅。例如，可以通过CVD在栅电极层104上沉积包含氯、硼和/或硅的薄层。沉积工艺可以在诸如沉积室的室中实施。在室中分配气源。气源包括前体气体和载气。前体气体可以是三氯化硼(BCl₃)、硅烷(SiH₄)、乙硅烷(Si₂H₆)、乙硼烷(B₂H₆)、它们的组合等。载气可以是惰性气体，诸如氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、它们的组合等。在一些实施例中，前体气体为气源的约1％至约10％，并且载气为气源的约90％至约99％。气源可以以约50sccm至约500sccm的流速分配。前体气体可以结合以在栅电极层104上沉积包括期望元素(例如，氯、硼、硅等)的层，从而改变受影响的栅电极层104的功函。气源保持在室中，直至期望量的元素已经沉积在栅极介电层102和/或栅电极层104上。在一些实施例中，沉积工艺在约300℃至约650℃的温度下实施，并且持续约10秒至约1000秒。

在图13A和图13B中，实施诸如CMP的平坦化工艺以去除栅极介电层102和栅电极层104的过量部分，这些过量部分位于第一ILD 92的顶面上方。栅极介电层102的位于凹槽94中的剩余部分形成栅极电介质112。栅电极层104的位于凹槽94中的剩余部分形成栅电极114。在平坦化工艺完成之后，栅电极114、栅极电介质112、第一ILD 92和栅极间隔件82的顶面共面(在工艺变化内)。栅极电介质112和栅电极114形成FinFET的替换栅极结构。栅极电介质112和栅电极114可以每个统称为“栅极堆叠件”。栅极结构沿鳍52的沟道区域58的侧壁延伸。

密集区域50D中的栅电极114D具有设置在其中的空隙104D。在栅极结构达到期望的高度之后，定时平坦化工艺可以用于停止平坦化栅极介电层102和栅电极层104。在所示的实施例中，栅极结构的高度控制为使得空隙104D被平坦化工艺破坏，这有效地重新形成凹槽94D(见图10A和图11A)。例如，可以实施平坦化工艺，直至去除栅电极层104的位于凹槽94D的颈部分94D_N中的部分(见图13A)并且空隙104D在栅电极114D的顶面处暴露，从而使得栅电极114D的顶面在栅电极114D的侧壁之间不连续延伸。在另一实施例中，栅极结构的高度控制为使得空隙104D不被平坦化工艺破坏。例如，可以停止平坦化工艺，同时栅电极层104的位于凹槽94D的颈部分94D_N中的部分(见图13A)保留并且空隙104D不在栅电极114S的顶面处暴露，从而使得栅电极114D的顶面在栅电极114D的侧壁之间连续延伸。

稀疏区域50S中的栅电极114S可以不具有设置在其中的空隙。因此，没有空隙在栅电极114S的顶面处暴露，从而使得栅电极114S的顶面在栅电极114S的侧壁之间连续延伸。在另一实施例中，栅电极114S也具有空隙，但是具有比栅电极114D小的空隙。

在图14A和图14B中，实施栅极处理工艺116以修改栅电极114的功函。栅极处理工艺116将一个或多个功函调整元素结合至栅电极层104中的一个或多个中，这可以增加栅电极114的功函。栅极处理工艺116可以包括选自以上针对图12A和图12B讨论的栅极处理工艺106的相同候选工艺组的工艺。栅极处理工艺106和栅极处理工艺116可以是相同的工艺，或者可以包括不同的工艺。例如，实施栅极处理工艺116可以包括重复栅极处理工艺106，或者可以包括实施不同的栅极处理工艺。由栅极处理工艺116结合的功函调整元素的类型和数量可以基于要形成的器件的期望阈值电压来控制。例如，氟的结合可以增加用于p型器件的栅电极114的功函，从而降低器件的阈值电压。

如以上所指出，栅电极114D具有可以在栅电极114D的顶面处暴露的空隙104D，而栅电极114S可以不具有空隙(或者至少具有较小的空隙)。当空隙104D在栅电极114D的顶面处暴露时，空隙104D暴露栅电极114D的内表面，并且在空隙104D中实施栅极处理工艺116。因此，栅电极114D比栅电极114S具有更多暴露于栅极处理工艺116的表面区域。因此，栅极处理工艺116修改栅电极114D的功函多于其修改栅电极114S的功函。具体地，栅极处理工艺116增加栅电极114D和栅电极114S中的功函调整元素的浓度，但是它增加栅电极114D中的功函调整元素的浓度多于其增加栅电极114S中的功函调整元素的浓度。在一些实施例中，栅极处理工艺116修改栅电极114D的功函，而由于栅电极114S中没有空隙而基本没有发生栅电极114S的功函的修改。此外，栅极处理工艺116在栅电极114D的内表面处引入(或者至少增加其浓度)功函调整元素104E，从而使得内表面包括功函调整元素104E。例如，栅电极114D的靠近栅电极114D的内表面的部分可以包括栅电极114D和功函调整元素104E的材料。栅电极114S可以基本没有功函调整元素104E。

图15A至图17B是根据一些实施例的替换栅极结构的形成中的进一步中间阶段的截面图。示出了类似于图9B的区域中的部件，除了示出了四个栅极结构。图15A、图16A和图17A示出了密集区域50D，而图15B、图16B和图17B示出了稀疏区域50S。在所示的工艺中，形成隔离区域以划分栅电极114。因此隔离区域将具有相同纵轴的栅电极114分隔开。隔离区域在不同器件的栅电极114之间提供物理和电隔离。

在图15A和图15B中，形成穿过栅电极114的开口122。开口122也可以形成为穿过栅极电介质112，在这种情况下，STI区域56暴露。开口122可以使用可接受的光刻和蚀刻技术来形成。蚀刻可以是使用具有开口122的图案的蚀刻掩模(诸如光刻胶)的任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。

在图16A和图16B中，实施栅极处理工艺126以修改栅电极114的功函。栅极处理工艺126将一个或多个功函调整元素结合至栅电极层104中的一个或多个中，这可以增加栅电极114的功函。栅极处理工艺126可以包括选自以上针对图12A和图12B讨论的栅极处理工艺106的相同候选工艺组的工艺。栅极处理工艺106和栅极处理工艺126可以是相同的工艺，或者可以包括不同的工艺。例如，实施栅极处理工艺126可以包括重复栅极处理工艺106，或者可以包括实施不同的栅极处理工艺。由栅极处理工艺126结合的功函调整元素的类型和数量可以基于要形成的器件的期望阈值电压来控制。例如，氟的结合可以增加用于p型器件的栅电极114的功函，从而降低器件的阈值电压。

如以上所指出，栅电极114D具有空隙104D，而栅电极114S可以不具有空隙(或者至少具有较小的空隙)。空隙104D暴露栅电极114D的内表面(见图14A)，使得栅电极114D比栅电极114S具有更多暴露于栅极处理工艺126的表面区域。开口122为栅电极114D的端部处的空隙104D提供额外的入口。因此，空隙104D可以在栅电极114D的顶面和/或侧壁处暴露，从而增加栅极处理工艺126处理栅电极114D的内表面的机会。此外，当空隙104D不在栅电极114D的顶面处暴露时，形成开口122可以允许空隙104D在栅电极114D的侧壁处暴露。类似于以上针对图14A和图14B讨论的栅极处理工艺116，栅极处理工艺126修改栅电极114D的功函多于其修改栅电极114S的功函。具体地，栅极处理工艺126增加栅电极114D和栅电极114S中的功函调整元素的浓度，但是其增加栅电极114D中的功函调整元素的浓度多于其增加栅电极114S中的功函调整元素的浓度。在一些实施例中，栅极处理工艺126修改栅电极114D的功函，而由于栅电极114S中没有空隙而基本没有发生栅电极114S的功函的修改。此外，栅极处理工艺126在栅电极114D的内表面处引入(或者至少增加其浓度)功函调整元素104E(见图14A)。例如，栅电极114D的靠近栅电极114D的内表面的部分可以包括栅电极114D和功函调整元素104E的材料。栅电极114S可以基本没有功函调整元素104E。

在所示的实施例中，实施栅极处理工艺116、126。可以省略栅极处理工艺116、126中的一个。在一些实施例中，实施栅极处理工艺116并且省略栅极处理工艺126。在一些实施例中，实施栅极处理工艺126并且省略栅极处理工艺116。基于空隙104D是否在栅电极114D的顶面处暴露，可以包括或省略栅极处理工艺116、126。例如，当空隙104D在栅电极114D的顶面处暴露时，可以实施栅极处理工艺116并且可以省略栅极处理工艺126，或者当空隙104D不在栅电极114D的顶面处暴露时，可以实施栅极处理工艺126并且可以省略栅极处理工艺116。也可以基于要形成的器件的期望功函调整元素浓度(以及因此阈值电压)包括或省略栅极处理工艺116、126。如以上所指出，由于栅极处理工艺116、126，基本不会发生栅电极114S的功函的修改。在均实施栅极处理工艺116、126的实施例中，栅电极114D可以具有在约1at.％至约28at.％的范围内的功函调整元素(例如，氟、氮、氧、氯、硼、硅等)的浓度，诸如至少5×10¹⁶cm^-3的浓度，而栅电极114S可以具有基本为零的功函调整元素的浓度。将栅电极114D、114S中的功函调整元素包括在这样的范围内的浓度可以允许形成具有充分不同(例如，可区分)阈值电压的器件。将栅电极114D、114S中的功函调整元素包括在这样的范围之外的浓度可能不允许形成具有充分不同(例如，可区分)阈值电压的器件。

在图17A和图17B中，在开口122中形成绝缘材料以形成隔离区域128。隔离区域128提供栅电极114之间的隔离。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过HDP-CVD、FCVD(例如，在远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。隔离区域128的绝缘材料可以与STI区域56的绝缘材料相同，或者可以是不同的绝缘材料。在所示的实施例中，绝缘材料是氮化硅。

在图18A和图18B中，在栅极间隔件82、CESL 90、第一ILD 92、栅极电介质112和栅电极114上方沉积第二ILD 132。在一些实施例中，第二ILD 132是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 132由介电材料形成，诸如PSG、BSG、BPSG、USG等，并且可以通过任何合适的方法来沉积，诸如CVD和PECVD。

在一些实施例中，在第二ILD 132和栅极间隔件82、CESL 90、第一ILD 92、栅极电介质112以及栅电极114之间形成蚀刻停止层(ESL)130。ESL 130可以包括对第二ILD 132的蚀刻具有高蚀刻选择性的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。

在图19A和图19B中，形成源极/漏极接触件134和栅极接触件136以分别接触外延源极/漏极区域88和栅电极114。用于源极/漏极接触件134的开口形成为穿过CESL 90、第一ILD 92、ESL 130和第二ILD 132。用于栅极接触件136的开口形成为穿过ESL 130和第二ILD132。开口可以使用可接受的光刻和蚀刻技术来形成。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未示出)以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从第二ILD 132的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件134和栅极接触件136。可以实施退火工艺以在外延源极/漏极区域88和源极/漏极接触件134之间的界面处形成硅化物。源极/漏极接触件134物理和电耦接至外延源极/漏极区域88，并且栅极接触件136物理和电耦接至栅电极114。源极/漏极接触件134和栅极接触件136可以在不同的工艺中形成，或者可以在相同的工艺中形成。虽然示出为形成在相同的截面中，但是应该理解，源极/漏极接触件134和栅极接触件136的每个可以形成在不同的截面中，这可以避免接触件的短路。

图20A和图20B是根据一些实施例的FinFET的截面图。示出了由包括图2至图19B的步骤的工艺产生的器件。图20A和图20B示出了类似于图19A中的区域50R的区域中的部件(以与图10A至图14B类似的方式)。栅电极114D具有空隙104D，其在顶部处(并因此限定)由ESL 130和/或栅极接触件136密封，并且其在侧处(并因此限定)由隔离区域128的侧壁密封(见图17A和图17B)。功函调整元素104E位于空隙104D中，诸如位于栅电极114D的限定空隙104D的内表面处。功函调整元素104E可以不位于ESL 130和/或栅极接触件136的限定空隙104D的内表面处。此外，栅电极114S可以不具有空隙(或者至少具有较小的空隙)。由于栅极处理工艺116、126，栅电极114D具有比栅电极114S高的功函调整元素浓度。因此，密集区域50D中的FinFET具有与密集区域50S中的FinFET不同的阈值电压。例如，当FinFET是p型器件时，密集区域50D中的FinFET具有比密集区域50S中的FinFET小的阈值电压。

图21A至图22B是根据一些其它实施例的替换栅极结构的形成中的中间阶段的截面图。图21A和图21B示出了与图11A和图11B类似的处理步骤。图22A和图22B示出了与图13A和图13B类似的处理步骤。在该实施例中，在任何填充层104C沉积在凹槽94D的主要部分94D_M中之前，在沉积填充层104C期间发生夹断(见图21A和图21B)。这种夹断可能在形成多个功函调整层的实施例(例如，图29B和图29C的实施例)中或者在使用非共形沉积工艺的实施例中发生。因此，空隙104D暴露填充层104C的表面和胶层104B的表面。在该实施例中，栅极结构的高度控制为使得栅电极层104的位于凹槽94D的颈部分94D_N中的部分(见图21A)保留并且栅电极114D在平坦化之后仍然包括一些填充层104C(见图22A和图22B)。因此，栅电极114S包括共形填充层104C，并且栅电极114D包括凹槽94D的颈部分94D_N中的填充层104C。在这样的实施例中，空隙104D形成为具有瓶子轮廓形状。空隙104D的瓶子轮廓形状可以具有在约5nm至约80nm的范围内的高度、具有在约2nm至约8nm的范围内的宽度的主要部分以及具有在约1nm至约7nm的范围内的宽度的颈部分。颈部分的宽度可以比主要部分的底部处的宽度小高达约88％，主要部分的最大宽度可以比主要部分的底部处的宽度大高达约33％。在另一实施例中，栅极结构的高度控制为使得空隙104D被平坦化工艺破坏。因此，栅电极114S包括填充层104C，但是栅电极114D不包括填充层。

图23A和图23B是根据一些其它实施例的FinFET的截面图。示出了由包括图21A至图22B的步骤的工艺产生的器件。图23A和图23B示出了类似于图19A中的区域50R的区域中的部件(以与图10A至图14B类似的方式)。

图24A至图25B是根据一些其它实施例的替换栅极结构的形成中的中间阶段的截面图。图24A和图24B示出了与图11A和图11B类似的处理步骤。图25A和图25B示出了与图13A和图13B类似的处理步骤。在该实施例中，在任何胶层104B沉积在凹槽94D的主要部分94D_M中之前，在沉积胶层104B期间发生夹断(见图24A和图24B)。这种夹断可能在形成多个功函调整层的实施例(例如，图29B和图29C的实施例)中或者使用非共形沉积工艺的实施例中发生。因此，空隙104D暴露胶层104B的表面和功函调整层104A的表面。在该实施例中，栅极结构的高度控制为使得栅电极层104的位于凹槽94D的颈部分94D_N中的部分(见图24A)保留，并且栅电极114D在平坦化之后仍然包括一些胶层104B(见图25A和图25B)。因此，栅电极114S包括共形胶层104B和共形填充层104C，并且栅电极114D包括位于凹槽94D的颈部分94D_N中的胶层104B。栅电极114D不包括填充层。在这样的实施例中，空隙104D形成为具有瓶子轮廓形状。空隙104D的瓶子轮廓形状可以具有在约5nm至约80nm的范围内的高度、具有在约2nm至约8nm的范围内的宽度的主要部分以及具有在约1nm至约7nm的范围内的宽度的颈部分。颈部分的宽度可以比主要部分的底部处的宽度小高达约88％。主要部分的最大宽度可以比主要部分的底部处的宽度大高达约33％。在另一实施例中，栅极结构的高度控制为使得空隙104D被平坦化工艺破坏。因此，栅电极114S包括胶层104B和填充层104C，但是栅电极114D不包括胶层或填充层。

图26A和图26B是根据一些其它实施例的FinFET的截面图。示出了由包括图24A至图25B的步骤的工艺产生的器件。图26A和图26B示出了类似于图19A中的区域50R的区域中的部件(以与图10A至图14B类似的方式)。

图27是示出在栅极处理工艺116、126之后的栅电极114的组分的光谱图。第一组数据202示出了在没有栅极处理工艺116、126的情况下形成的栅电极的填充层的组分。第二组数据204示出了利用栅极处理工艺116、126形成的栅电极的填充层的组分。如图所示，栅电极中测量的功函调整元素104E的数量通过栅极处理工艺116、126显著增加。

图28是示出所得器件的阈值电压的图。第一组数据302示出了在没有栅极处理工艺116、126的情况下形成的器件的阈值电压。第二组数据304示出了利用栅极处理工艺116、126形成的器件的阈值电压。可以看出，栅极处理工艺116、126使得具有较短沟道长度的器件比具有较长沟道长度的器件经历大的阈值电压增加。这种增加是由于在较短沟道长度的器件的栅电极中形成了空隙。在一个实例中，具有较短沟道长度的器件的阈值电压增加了约20mV至约100mV。

所公开的FinFET实施例也可以应用于纳米结构器件，诸如纳米结构(例如，纳米片、纳米线、全环栅等)场效应晶体管(NSFET)。在NSFET实施例中，鳍由通过图案化沟道层和牺牲层的交替层的堆叠件形成的纳米结构替换。以类似于以上描述的实施例的方式形成伪栅极结构和源极/漏极区域。去除伪栅极结构后，可以在沟道区域中部分或完全去除牺牲层。替换栅极结构以类似于以上描述的实施例的方式形成，替换栅极结构可以部分或完全填充由去除牺牲层留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以以类似于以上描述的实施例的方式形成ILD以及至替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如美国专利申请公开No.2016/0365414中公开的那样形成，其通过引用整体并入本文。

下面以No.2016/0365414为例来介绍纳米结构器件的形成。

在图30A、图30B和图30C中，基本上仅蚀刻超晶格24的第二层28。由于该蚀刻步骤，蚀刻的第二层28d的侧壁从相应的侧上的第一层26的侧壁向内偏移向鳍。该蚀刻产生第四改性超晶格24d。在一些实施例中，如图30A、图30B和图30C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si_0.50Ge_0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(110)表面上，并且第一层26和第二层28的侧壁是(111)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si第二层28的(111)晶体表面具有选择性的四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等。这些条件可以产生从Si_0.50Ge_0.50第一层26的(111)晶体侧壁表面向内偏移的蚀刻的Si第二层28d的(111)晶体侧壁表面。

图31A、图31B和图31C示出在经受图30A、图30B和图30C中描述的蚀刻步骤之后和在继续进行其他处理步骤(诸如在穿过ILD0 40的开口中形成栅极电介质42和栅电极44，在ILD0 40和栅电极44上方沉积上ILD(ILD1)46，并且形成穿过ILD1 46和ILD0 40至外延源极/漏极区38的接触件48)之后的结构。如图31C所示，栅极电介质42与第四改性超晶格24d中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第二层28d，所以栅电极44可以至少部分地延伸在第一层26的表面之间或更接近第一层26的表面。

实施例可以实现优势。由于栅电极114D的由空隙104D暴露的增加的表面区域的性质，在栅电极114D中形成空隙104D允许栅极处理工艺116、126对栅电极114D的影响大于栅电极114S。因此栅极处理工艺116、126可以相对于栅电极114S将更多的功函调整元素(例如，氟、氮、氧、氯、硼、硅等)结合至栅电极114D中。因此，栅极处理工艺116、126可以用于选择性调整密集区域50D中的器件的阈值电压，即使在密集区域50D和稀疏区域50S中实施栅极处理工艺116、126时也是如此。因此，形成有栅电极114D的FinFET具有与形成有栅电极114S的FinFET不同的阈值电压。例如，当FinFET是p型器件时，形成有栅电极114D的FinFET可以具有比形成有栅电极114S的FinFET小的阈值电压。

在实施例中，器件包括：栅极电介质，位于衬底上方；栅电极，位于栅极电介质上方，栅电极包括：功函调整层，位于栅极电介质上方；胶层，位于功函调整层上方；填充层，位于胶层上方；以及空隙，由填充层、胶层和功函调整层中的至少一个的内表面限定，内表面处的栅电极的材料包括功函调整元素。在器件的一些实施例中，内表面是填充层的内表面，并且功函调整层是胶层和栅极电介质之间的唯一功函调整层。在器件的一些实施例中，内表面是胶层的内表面，并且功函调整层是多个功函调整层中的位于胶层和栅极电介质之间的一个。在器件的一些实施例中，内表面是功函调整层的内表面，并且功函调整层是多个功函调整层中的位于胶层和栅极电介质之间的一个。在器件的一些实施例中，功函调整元素是氟、氮、氧、氯、硼或硅。在器件的一些实施例中，内表面处的栅电极的材料包括浓度在1at.％至28at.％范围内的功函调整元素。在一些实施例中，器件还包括：接触件，位于栅电极上方，空隙进一步由接触件的底面限定。在一些实施例中，器件还包括：隔离区域，邻近栅电极的端部，空隙进一步由隔离区域的侧壁限定。

在实施例中，器件包括：第一晶体管，包括：第一沟道区域，第一沟道区域具有第一长度；以及第一栅极结构，位于第一沟道区域上方，第一栅极结构包括第一栅电极，第一栅电极在其中具有空隙；以及第二晶体管，包括：第二沟道区域，第二沟道区域具有第二长度，第二长度大于第一长度；以及第二栅极结构，位于第二沟道区域上方，第二栅极结构包括第二栅电极，第二栅电极没有空隙，第二栅电极具有与第一栅电极不同的功函。在器件的一些实施例中，第一栅电极包括金属和功函调整元素，并且第二栅电极包括金属并且没有功函调整元素。在器件的一些实施例中，金属是钨，并且功函调整元素是氟、氮、氧、氯、硼或硅。在一些实施例中，器件还包括：第一栅极间隔件，邻近第一栅极结构，第一栅极间隔件具有弓形侧壁；以及第二栅极间隔件，邻近第二栅极结构，第二栅极间隔件具有直侧壁。在一些实施例中，器件还包括：第一栅极掩模，位于第一栅极结构上方；以及隔离区域，邻近第一栅极结构的端部，空隙由隔离区域、第一栅极掩模和第一栅电极的表面限定。

在实施例中，方法包括：去除伪栅极以在栅极间隔件之间形成凹槽；在凹槽中沉积栅极介电层；在栅极介电层上沉积栅电极层，栅电极层的内表面限定空隙；平坦化栅电极层的顶面，直至空隙在栅电极层的顶面处暴露；以及在空隙中实施第一栅极处理工艺，第一栅极处理工艺增加栅电极层的限定空隙的内表面处的功函调整元素的浓度。在方法的一些实施例中，凹槽具有主要部分和颈部分，栅电极层完全填充凹槽的颈部分，栅电极层部分填充凹槽的主要部分以限定空隙。在方法的一些实施例中，功函调整元素是氟，并且第一栅极处理工艺是氟化处理工艺。在方法的一些实施例中，功函调整元素是氮，并且第一栅极处理工艺是氮化处理工艺。在方法的一些实施例中，功函调整元素是氧，并且第一栅极处理工艺是氧化处理工艺。在方法的一些实施例中，功函调整元素是氯、硼或硅，并且第一栅极处理工艺是沉积工艺。在一些实施例中，方法还包括：在栅电极层中形成开口，在形成开口后，空隙在栅电极层的侧壁处暴露；以及在空隙中实施第二栅极处理工艺，第二栅极处理工艺增加栅电极层的限定空隙的内表面处的功函调整元素的浓度。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。