具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅仅是示例而不旨在是限制性的。例如，在下面的描述中，在第二特征上 方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特 征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征， 使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个 示例中可能重复参考标号和/或字母。这种重复是为了简单和清楚的目的， 并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、 “下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征 相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间 相关术语旨在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。 装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。

各种实施例提供了具有经氟处理的功函数金属(WFM)层的栅极堆叠。 例如，氟处理可以包括对WFM层执行氟浸泡，这也可以将氟扩散到下面 的栅极电介质(例如，高k栅极电介质)中。结果，所得到的晶体管的平 带电压(V_FB)可朝着WFM层的金属的能带边缘增加，可以减小所得到的 晶体管的阈值电压，并且可以改善器件性能。

图1示出了根据一些实施例的三维视图中的纳米结构FET(例如，纳 米线FET、纳米片FET等)的示例。纳米结构FET包括在衬底50(例如， 半导体衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)， 其中纳米结构55用作纳米结构FET的沟道区域。纳米结构55可以包括p 型纳米结构、n型纳米结构、或其组合。隔离区域68设置在相邻的鳍66之 间，鳍66可以在相邻的隔离区域68上方从相邻的隔离区域68之间突出。 尽管隔离区域68被示出/描述为与衬底50分离，但如本文所使用的，术语 “衬底”可以指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。 此外，尽管鳍66的底部部分被示为与衬底50的单个连续材料，但鳍66和 /或衬底50的底部部分可以包括单一材料或多种材料。在该上下文中，鳍66指代在相邻的隔离区域68之间延伸的部分。

栅极电介质100在鳍66的顶表面之上并且沿着纳米结构55的顶表面、 侧壁和底表面。栅极电极102在栅极电介质100之上。外延源极/漏极区域 92设置在位于栅极电介质层96和栅极电极98的相对侧的鳍66上。

图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极 电极102的纵轴，并且在例如与纳米结构FET的外延源极/漏极区域90之 间的电流流动方向垂直的方向上。截面B-B’垂直于截面A-A’，并且平行于 纳米结构FET的鳍66的纵轴并在例如纳米结构FET的外延源极/漏极区域 90之间的电流流动的方向上。截面C-C’平行于截面A-A’，并延伸穿过纳 米结构FET的外延源极/漏极区域。为了清楚起见，后续附图参考这些参考 截面。

本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构FET的上 下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施 例考虑了在诸如平面FET之类的平面器件、或鳍式场效应晶体管(FinFET) 中使用的方面。

图2至图26C是根据一些实施例的制造纳米结构FET的中间阶段的截 面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、 图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、 图26A、图27A和图28A示出了图1所示的参考截面A-A’。图6B、图7B、 图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图 14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图 22B、图23B、图24B、图25B、图26B、图27B和图28B示出了图1所示 的参考截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图24C、图25C、图26C、图27C和图28C示出了图1所示 的参考截面C-C’。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导 体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n 型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI 衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化 物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底 或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些 实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括 碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体， 包括硅锗、磷砷化镓、砷化铟铝、砷化铝镓、砷化镓铟、磷化镓铟、和/或 砷化镓铟；或其组合。

衬底50具有区域n型区域50N和p型区域50P。n型区域50N可用于 形成n型器件，例如，NMOS晶体管，如n型纳米结构FET，并且p型区 域50P可用于形成p型器件，例如，PMOS晶体管，如p型纳米结构FET。 n型区域50N可以与p型区域50P在物理上分离(如分隔件20所示)，并 且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例 如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域 50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型 区域50P。在一些实施例中，可以通过一个或多个合适的注入步骤在衬底 50中形成一个或多个阱、和/或防穿通(anti-punch through；APT)层。

进一步在图2中，多层堆叠64形成在衬底50之上。多层堆叠64包括 第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C (统称为第二半导体层53)的交替层。为了说明的目的并且如下面更详细 地讨论的，将去除第二半导体层53，并且将第一半导体层51图案化以在p 型区域50P中形成纳米结构FET的沟道区域。此外，将去除第一半导体层 51，并且将第二半导体层53图案化以在n型区域50N中形成纳米结构FET 的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并可以将 第二半导体层53图案化以在n型区域50N中形成纳米结构FET的沟道区 域，并且可以去除第二半导体层53并可以将第一半导体层51图案化以在 p型区域50P中形成纳米结构FET的沟道区域。

在又一些其他实施例中，可以去除第一半导体层51并且可以将第二半 导体层53图案化，以在n型区域50N和p型区域50P两者中形成纳米结构 FET的沟道区域。在其他实施例中，可以去除第二半导体层53并且可以将 第一半导体层51图案化，以在n型区域50N和p型区域50P两者中形成纳 米结构FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P 两者中的沟道区域可以具有相同的材料成分(例如，硅等)并且可以同时 形成。图26A、图26B和图27C示出了由这样的实施例产生的结构，其中 例如p型区域50P和n型区域50N两者中的沟道区域都包括硅。

出于说明性目的，多层堆叠64被示出为包括第一半导体层51和第二 半导体层53中的每一者的三个层。在一些实施例中，多层堆叠64可以包 括任何数量的第一半导体层51和第二半导体层53。多层堆叠64中的每一 层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延 (VPE)、分子束外延(MBE)等之类的工艺来外延生长。在各个实施例 中，第一半导体层51可以由适合于p型纳米结构FET的第一半导体材料 (例如，硅锗等)形成，并且第二半导体层53可以由适合于n型纳米结构 FET的第二半导体材料(例如，硅、碳硅等)形成。出于说明性目的，多 层堆叠64被示出为具有适合于p型纳米结构FET的最底半导体层。在一些 实施例中，多层堆叠64可以形成为使得最底层是适合于n型纳米结构FET 的半导体层。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材 料。这样，在n型区域50N中，可以去除第一半导体材料的第一半导体层 51而不显著去除第二半导体材料的第二半导体层53，从而允许第二半导体 层53被图案化以形成n型NSFETS的沟道区域。类似地，在p型区域50P 中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导体 材料的第一半导体层51，从而允许第一半导体层51被图案化以形成p型NSFETS的沟道区域。在其他实施例中，n型区域50N和p型区域50P中的 沟道区域可以同时形成并且具有相同的材料成分，例如，硅、硅锗等。图27A、图27B和图27C示出了由这样的实施例产生的结构，其中例如p型 区域50P和n型区域50N两者中的沟道区域都包括硅。

现在参考图3，根据一些实施例，在衬底50中形成鳍66并且在多层堆 叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬 底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍 66。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、 中性束蚀刻(NBE)等、或它们的组合。该蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导体层51限定第 一纳米结构52A-C(统称为第一纳米结构52)，并从第二半导体层53限 定第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52和 第二纳米结构54可以进一步统称为纳米结构55。

可以通过任何合适的方法来对鳍66和纳米结构55进行图案化。例如， 可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来对 鳍66和纳米结构55进行图案化。通常，双图案化或多图案化工艺结合光 刻工艺和自对准工艺，允许图案被创建有例如比使用单个直接光刻工艺可 获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层 并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形 成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍66进行图 案化。

出于说明性目的，图3将n型区域50N和p型区域50P中的鳍66示为 宽度基本相等。在一些实施例中，n型区域50N中的鳍66的宽度可以大于 或小于p型区域50P中的鳍66的宽度。进一步地，尽管鳍66和纳米结构 55中的每一者被示为具有始终一致的宽度，但在其他实施例中，鳍66和/ 或纳米结构55可以具有锥形侧壁，使得鳍66和/或纳米结构55中的每一者 的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结 构55可以具有不同的宽度并且为梯形形状。

在图4中，与鳍66相邻地形成浅沟槽隔离(STI)区域68。可以通过 在衬底50、鳍66和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来 形成STI区域68。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、 或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动 CVD(FCVD)等、或其组合来形成。可以使用通过任何可接受的工艺形 成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成 的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘 材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为 单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先 沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。此后， 可以在衬里之上形成诸如上述材料之类的填充材料。

然后对绝缘材料施加去除工艺以去除纳米结构55之上的过量的绝缘材 料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、 其组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构55，使得纳米结 构55和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。

然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得区域 50N和区域50P中的鳍66的上部部分从相邻的STI区域68之间突出。此 外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表 面(例如，碟形)、或其组合。STI区域68的顶表面可以通过适当的蚀刻 而形成为平坦的、凸的、和/或凹的。STI区域68可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比 鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可 以采用使用例如稀释氢氟(dHF)酸的氧化物去除。

以上关于图2至图4描述的工艺仅是可以如何形成鳍66和纳米结构55 的一个示例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外 延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并 且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生 长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以 形成鳍66和/或纳米结构55。外延结构可以包括交替的以上讨论的半导体材料，例如，第一半导体材料和第二半导体材料。在其中外延生长外延结 构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以 避免之前和/或之后的注入，但原位掺杂和注入掺杂可以一起使用。

此外，仅出于说明性目的，第一半导体层51(以及所得到的纳米结构 52)和第二半导体层53(以及所得到的纳米结构54)在本文被示出并讨论 为在p型区域50P和n型区域50N中包括相同的材料。这样，在一些实施 例中，第一半导体层51和第二半导体层53中的一者或两者在p型区域50P 和n型区域50N中可以是不同的材料或者可以以不同的顺序形成。

进一步在图4中，可以在鳍66、纳米结构55、和/或STI区域68中形 成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光 致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域50N和p型区域 50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍 66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受 的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在p型区域50P 中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂 质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、 锑等，其浓度在约10¹³原子/cm³至约10¹⁴原子/cm³的范围内。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。

在对p型区域50P进行注入之后或之前，在p型区域50P和n型区域 50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩 模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀 剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行 图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂 质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质被注入到p 型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其 浓度在约10¹³原子/cm³至约10¹⁴原子/cm³的范围内。在注入之后，可以例 如通过可接受的灰化工艺来去除光致抗蚀剂。

在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注 入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生 长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入 掺杂可以一起使用。

在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电 介质层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的 技术来沉积或热生长。在虚设电介质层760之上形成虚设栅极层72，并且 在虚设栅极层72之上形成掩模层74。虚设栅极层762可以沉积在虚设电介 质层70之上，并然后例如通过CMP来平坦化。掩模层74可以沉积在虚设 栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以 选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly- SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可 以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的 其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻 选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在 该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个 掩模层74。注意，仅出于说明目的，虚设电介质层70被示为仅覆盖鳍66 和/或纳米结构55。在一些实施例中，虚设电介质层70可被沉积为使得虚 设电介质层70覆盖STI区域68，使得虚设电介质层70在虚设栅极层72和 STI区域68之间延伸。

图6A至图18B示出了制造实施例器件的各种附加步骤。图6A、图 7A、图8A、图9A、图10A、图11A、图12A、图12C、图13A、图13C、 图14A和图15A示出了区域50N或区域50P的任一者中的特征。在图6A 和图6B中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图5)以形成掩模78。然后可以将掩模78的图案转移至虚设栅极层72和 虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅 极76覆盖鳍66的相应的沟道区域。掩模78的图案可用于将虚设栅极76 中的每一者与相邻的虚设栅极76在物理上分离。虚设栅极76还可以具有 与相应的鳍66的纵向方向基本上垂直的纵向方向。

在图7A和图7B中，分别在图6A和图6B所示的结构之上形成第一间 隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后被 图案化以充当用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中， 第一间隔件层80形成在STI区域68的顶表面；鳍66、纳米结构55和掩模78的顶表面和侧壁；以及虚设栅极76和虚设栅极电介质层71的侧壁上。 第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层80可以使用 诸如热氧化之类的技术而由氧化硅、氮化硅、氮氧化硅等形成，或者通过 CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的 材料不同的蚀刻速率的材料形成，例如，氧化硅、氮化硅、氮氧化硅等， 并且可以通过CVD、ALD等来沉积。

在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以 执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不 同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区 域50N之上形成掩模(例如，光致抗蚀剂)，同时暴露p型区域50P，并 且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍 66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上 形成掩模(例如，光致抗蚀剂)，同时暴露n型区域50N，并且可以将适 当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍66和纳米 结构55中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质， 并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可以 具有约1×10¹⁵原子/cm³至约1×10¹⁹原子/cm³的范围内的杂质浓度。可以使 用退火来修复植入物损坏并激活所注入的杂质。

在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成 第一间隔件81和第二间隔件83。如下面将更详细地讨论的，第一间隔件 81和第二间隔件83充当自对准随后形成的源极漏极区域，以及在后续工 艺期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀 刻第一间隔件层80和第二间隔件层82，例如，各向同性蚀刻工艺(例如， 湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些 实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的 蚀刻速率，使得第一间隔件层80可以在对第二间隔件层82进行图案化时 充当蚀刻停止层，并使得第二间隔件层82可以在对第一间隔件层80进行 图案化时充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件 层82，其中第一间隔件层80充当蚀刻停止层，其中第二间隔件层82的其 余部分形成第二间隔件83，如图8A所示。此后，第二间隔件83充当掩模， 同时蚀刻第一间隔件层80的暴露部分，从而形成如图8A所示的第一间隔 件81。

如图8A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米 结构55的侧壁上。如图8B所示，在一些实施例中，第二间隔件层82可以 从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之 上去除，并且第一间隔件81设置在掩模78、虚设栅极76和虚设电介质层 60的侧壁上。在其他实施例中，第二间隔件层82的一部分可以保留与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上。

注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使 用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同 的步骤顺序(例如，可以在沉积第二间隔件层82之前图案化第一间隔件 81)、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步 骤来形成n型器件和p型器件。

在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹槽86。随后将在第一凹槽86中形成外延源极/漏极区域。 第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，并延伸到 衬底50中。如图9A所示，STI区域58的顶表面可以与第一凹槽86的底 表面齐平。在各个实施例中，鳍66可以被蚀刻为使得第一凹槽86的底表面设置在STI区域68的顶表面下方等。可以通过使用诸如RIE、NBE等之 类的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50来形成第一凹槽 86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔 件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可使用单个蚀 刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。可使用定 时蚀刻工艺来在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。

在图10A和图10B中，蚀刻由第一凹槽86暴露的、由第一半导体材 料(例如，第一纳米结构52)形成的多层堆叠64的各层的侧壁的部分， 以在n型区域50N中形成侧壁凹槽88，并蚀刻由第一凹槽86暴露的、由 第二半导体材料(例如，第二纳米结构54)形成的多层堆叠56的各层的 侧壁的部分，以在p型区域50P中形成侧壁凹槽88。尽管在图10B中第一 纳米结构52和第二纳米结构54在凹槽88中的侧壁被示为笔直的，但这些 侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺(例如，湿法蚀刻等) 来蚀刻侧壁。可以使用掩模(未示出)来保护p型区域50P，同时使用对 第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得在n型 区域50N中，与第一纳米结构52相比，第二纳米结构54和衬底50保持相 对未被蚀刻。类似地，可以使用掩模(未示出)来保护n型区域50N，同 时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使 得在p型区域50P中，与第二纳米结构54相比，第一纳米结构52和衬底 50保持相对未被蚀刻。在其中第一纳米结构52包括例如SiGe并且第二纳 米结构54包括例如Si或SiC的实施例中，可以使用利用氢氧化四甲基铵 (TMAH)、氢氧化铵(NH₄OH)等的干法蚀刻工艺来蚀刻n型区域50N 中的第一纳米结构52的侧壁，并且可以使用利用氟化氢、另一种基于氟的 气体等的干法蚀刻工艺来蚀刻p型区域50P中的第二纳米结构54的侧壁。

在图11A-图11C中，在侧壁凹槽88中形成第一内部间隔件90。可以 通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出) 来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极 区域和栅极结构之间的隔离特征。如将在下面更详细地讨论的，将在凹槽 86中形成源极/漏极区域，而n型区域50N中的第一纳米结构52以及p型 区域50P中的第二纳米结构54将被替换为对应的栅极结构。

可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件 层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以利 用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然 后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一 内部间隔件90的外侧壁被示为与n型区域50N中的第二纳米结构54的侧 壁齐平并且与p型区域50P中的第一纳米结构52的侧壁齐平，但第一内部 间隔件90的外侧壁可以分别延伸超过第二纳米结构54和/或第一纳米结构 52的侧壁、或分别从第二纳米结构54和/或第一纳米结构52的侧壁凹进。

此外，尽管在图11B中第一内部间隔件90的外侧壁被示为笔直的，但 第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图11C示出了 这样的实施例，其中在n型区域50N中，第一纳米结构52的侧壁是凹的、 第一内部间隔件90的外侧壁是凹的、以及第一内部间隔件从第二纳米结构 54的侧壁凹进。还示出了这样的实施例，其中在p型区域50P中，第二纳 米结构54的侧壁是凹的、第一内部间隔件90的外侧壁是凹、以及第一内 部间隔件从第一纳米结构52的侧壁凹进。可以通过诸如RIE、NBE等之类 的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可用于防止 对通过后续蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)随后形成的 源极/漏极区域(例如，以下关于图12A至图12C讨论的外延源极/漏极区 域92)的损坏。

在图12A-图12C中，在第一凹槽86中形成外延源极/漏极区域92。在 一些实施例中，源极/漏极区域92可以在n型区域50N中的第二纳米结构 54上、以及p型区域50P中的第一纳米结构52上施加应力，从而提高性 能。如图12B所示，在第一凹槽86中形成外延源极/漏极区域92，使得每 个虚设栅极76被设置在外延源极/漏极区域92的相应的相邻对之间。在一 些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极72分 开适当的横向距离，并且第一内部间隔件90用于将外延源极/漏极区域92 与纳米结构55分开适当的横向距离，使得外延源极/漏极区域92不会使随 后形成的所得到的纳米结构FET的栅极短路。

n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通 过掩蔽p型区域50P(例如，PMOS区域)来形成。然后，在n型区域50N 中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92 可以包括任何适用于n型纳米结构FET的可接受材料。例如，如果第二纳 米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施 加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、硅磷等。外延 源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且 可以具有小平面。

p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通 过掩蔽n型区域50N(例如，NMOS区域)来形成。然后，在p型区域50P 中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92 可以包括任何适用于p型纳米结构FET的可接受材料。例如，如果第一纳 米结构52是硅锗，则外延源极/漏极区域92可以包括在第一纳米结构52上 施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源 极/漏极区域92也可以具有从多层堆叠56的相应表面凸起的表面，并且可 以具有小平面。

外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬 底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成 轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度 可以在约1×10¹⁹原子/cm³和约1×10²¹原子/cm³之间。用于源极/漏极区域的 n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源 极/漏极区域92可以在生长期间被原位掺杂。

作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92 的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小 平面横向向外扩展超过纳米结构55的侧壁。在一些实施例中，这些小平面 使得同一NSFET的相邻的外延源极/漏极区域92合并，如图12A所示。在 其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分 离，如图12C所示。在图12A和图12C所示的实施例中，第一间隔件81 可以形成于STI区域68的顶表面，从而阻止外延生长。在一些其他实施例 中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止 外延生长。在一些其他实施例中，可以调整用于形成第一间隔件81的间隔 件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域58的表 面。

外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外 延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。可以针对外延源极/漏极区域92使用任何数 量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第 三半导体材料层92C中的每一者可以由不同的半导体材料形成，并且可以 掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以 具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂 浓度。在其中外延源极/漏极区域92包括三个半导体材料层的实施例中， 可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积 第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三 半导体材料层92C。

图12D示出了这样的实施例，其中n型区域50N中的第一纳米结构52 的侧壁和p型区域50P中的第二纳米结构54的侧壁是凹的，第一内部间隔 件90的外侧壁是凹的，并且第一内部间隔件90分别从第二纳米结构54和 第一纳米结构52的侧壁凹进。如图12D所示，外延源极/漏极区域92可以 被形成为与第一内部间隔件90接触，并且可以延伸超过n型区域50N中的 第二纳米结构54的侧壁，并超过p型区域50P中的第一纳米结构52的侧 壁。此外，在其中第一内部间隔件90从第二纳米结构54和/或第一纳米结 构52的侧壁凹进的实施例中，外延源极/漏极区域92可以分别形成在第二 纳米结构54和/或第一纳米结构52之间。

在图13A-图13C中，第一层间电介质(ILD)96被分别沉积在图6A、 图12B和图12A所示的结构之上(图7A-图12D的工艺不改变图6A所示 的截面)。第一ILD 96可以由电介质材料形成，并且可以通过诸如CVD、 等离子体增强CVD(PECVD)、或FCVD之类的任何合适的方法来沉积。 电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼 掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以 使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触 蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域92、掩 模74和第一间隔件81之间。CESL 94可以包括具有与上面的第一ILD 96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅 等。

在图14A-图14B中，可以执行诸如CMP之类的平坦化工艺，以使第 一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。该平坦化工艺 还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的 侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内是齐平的。因此，虚设栅极72的顶表面通过第 一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平 坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。

在图15A和图15B中，在一个或多个蚀刻步骤中去除虚设栅极72和 掩模74(如果存在的话)，从而形成第二凹槽98。虚设栅极电介质60在 第二凹槽98中的部分也可以被去除。在一些实施例中，通过各向异性干法 蚀刻工艺去除虚设栅极72和虚设栅极电介质60。例如，蚀刻工艺可以包 括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一 ILD 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极72。每个第二 凹槽98暴露和/或上覆于纳米结构55的部分，这些部分充当随后完成的纳 米结构FET中的沟道区域。纳米结构55的充当沟道区域的部分被设置在 外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介质层60可以 在蚀刻虚设栅极72时充当蚀刻停止层。然后可以在去除虚设栅极72之后 去除虚设电介质层60。

在图16A和图16B中，可以通过在n型区域50N之上形成掩模(未示 出)、并使用对第二纳米结构54的材料具有选择性的蚀刻剂执行各向同性 蚀刻工艺(例如，湿法蚀刻等)，来去除p型区域50P中的第二纳米结构 54，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域58 保持相对未被蚀刻。在其中第二纳米结构54包括例如SiGe并且第一纳米 结构52包括例如Si或SiC的实施例中，可以使用氟化氢、另一种基于氟 的气体等来去除p型区域50P中的第二纳米结构54。

在其他实施例中，可以例如通过去除n型区域50N和p型区域两者中 的第一纳米结构52、或通过去除n型区域50N和p型区域50P两者中的第 二纳米结构54，来同时形成n型区域50N和p型区域50P中的沟道区域。 在这样的实施例中，n型NSFET和p型NSFET的沟道区域可以具有相同的 材料成分，例如，硅、硅锗等。图27A、图27B和图27C示出了由其中p 型区域50P和n型区域50N两者中的沟道区域由第二纳米结构54提供并且 例如包括硅的实施例产生的结构。

在图17A至图23B中，根据一些实施例，形成栅极电介质层和栅极电 极以用于第二凹槽98中的替换栅极。栅极电极具有经过氟处理的WFM层。 由于氟浸泡，所得到的晶体管的平带电压(V_FB)可朝着WFM层的金属的 能带边缘增加，可以减小所得到的晶体管的阈值电压，并且可以改善器件 性能。

n型区域50N和p型区域50P中栅极电介质的形成可以同时发生，使 得每个区域中的栅极电介质由相同的材料形成，并且栅极电极的形成可以 同时发生，使得每个区域中的栅极电极由相同的材料形成。在一些实施例 中，每个区域中的栅极电介质可以通过不同的工艺形成，使得栅极电介质 可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极 可以通过不同的工艺形成，使得栅极电极可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适 当的区域。在下面的描述中，n型区域50N的栅极电极和p型区域50P的 栅极电极被单独地形成。

图17A至图22D示出了在p型区域50P中形成栅极电介质100和栅极 电极102，并且可以在至少在p型区域50P中形成栅极电极102时掩蔽n型 区域50N(例如，如下图18A至22D所述)。

在图17A和图17B中，栅极电介质100被共形地沉积在p型区域50P 中的第二凹槽98中。栅极电介质100包括一个或多个电介质层，例如，氧 化物、金属氧化物等、或它们的组合。例如，在一些实施例中，栅极电介 质100可以包括第一栅极电介质101(例如，包括氧化硅等)，以及在第 一栅极电介质101之上的第二栅极电介质103(例如，包括金属氧化物等)。在一些实施例中，第二栅极电介质103包括高k电介质材料，并且在这些 实施例中，第二栅极电介质103可以具有大于约7.0的k值，并且可以包括 铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。在 一些实施例中，第一栅极电介质101可以被称为界面层，并且第二栅极电 介质103可以被称为高k栅极电介质。

栅极电介质100的结构在n型区域50N和p型区域50P中可以是相同 或不同的。例如，可以掩蔽或暴露n型区域50N，同时在p型区域50P中 形成栅极电介质100。在其中暴露n型区域50N的实施例中，可以在n型 区域50N中同时形成栅极电介质100。栅极电介质100的形成方法可以包 括分子束沉积(MBD)、ALD、PECVD等。

在图18A和图18B中，第一导电材料105被共形沉积在p型区域50P 中的栅极电介质100上。在一些实施例中，第一导电材料105是p型WFM， 包括氮化钛、氮化钽、氮化钛硅(TSN)等。第一导电材料105可以通过 CVD、ALD、PECVD、PVD等来沉积。第一导电材料可以被沉积为围绕 第一纳米结构52中的每一个。第一导电材料105可以仅围绕部分区域。在 沉积第一导电材料105之后，开口130可以保留在第一纳米结构52之间的 区域50I中。

在图19A和图19B中，将氟处理109应用于第一导电材料105。在一 些实施例中，氟处理109是使含氟前体在第一导电材料105的表面之上流 动的一种沉积工艺(例如，ALD工艺和CVD工艺等)。在一些实施例中， 含氟前体可以是WF_x、NF_x、TiF_x、TaF_x、HfF_x等，其中，x是在1至6的 范围内的整数。例如，在一些实施例中，含氟前体可以是WF₆和/或NF₃。 作为氟处理109的结果，第一导电材料105可以包括在2％至20％范围内的 氟。

氟处理109可以在约250℃至约475℃的温度下执行。已经观察到， 当氟处理109的温度小于250℃时，含氟前体未在第一导电材料105和/或 其下面的层中适当地分离并实现期望变化。已经观察到，当氟处理109的 温度大于475℃时，从含氟前体分离的氟的量可能过大而不能被精确地控 制。在一些实施例中，氟处理109可以被执行达1秒至15分钟的范围内的 持续时间。已经观察到，当氟处理109被执行少于1秒时，该处理过程可 能不足以调整所得到的晶体管的阈值电压。已经观察到，当氟处理109被 执行大于15分钟时，过量的氟可能被引入到器件中，导致电容等效厚度 (CET)损失(例如，界面层101的重新生长)。

在一些实施例中，氟处理109是使用单一化学物质(例如，WF₆、NF₃等)而没有将触发还原-氧化反应的另一化学物质的一种沉积工艺。因此， 氟处理109未在第一导电材料105上沉积连续的膜。然而，在其中含氟前 体还包括金属的实施例中，可以在第一导电材料105的顶表面上形成金属 的残留物111的分立袋状体(pocket)。残留物111的每个袋状体可以与残 留物111的其他袋状体分离，并且未在第一导电材料105上形成连续的膜。 在其中在氟处理109期间使用的含氟前体是WF₆的实施例中，残留物111 可以是形成在第一导电材料105上的钨残余物。残留物111可以形成在第 一导电材料105的暴露表面上，包括在第一纳米结构52之间的区域50I中。 在其中残留物111是钨残留物并且高k栅极电介质103包括HfO₂的实施例 中，区域50I中的钨与铪的比率可以小于0.1，例如在约0.005至约0.1的范围内、或小于0.005。已经观察到，当区域50I中的钨与铪的比率大于0.1 时，所得到的器件可能不具有期望的阈值电压(例如，阈值电压可能过 高)。

在其中含氟前体不包含金属(例如，含氟前体为NF₃)的其他实施例 中，可能未在第一导电材料105上形成残留物111。例如，图28A-C示出 了其中未形成残留物111，并且在氟处理109期间使用的含氟前体是NF₃的 实施例。

在一些实施例中，氟处理109可进一步使得氟扩散到诸如高k栅极电 介质103之类的下面的栅极电介质100中，并且可以用X射线光电子能谱 分析在高k栅极电介质103中观察到氟。例如，在其中高k栅极电介质103 包括氧化铪(hafnium oxide)的实施例中，作为氟处理109的结果，高k栅 极电介质103中的氟与铪的比率可以在约0.015至约0.2的范围内。已经观 察到，当高k栅极电介质103中的氟与铪的比率小于0.015时，氟的量可能 不足以调整所得到的晶体管的阈值电压。已经观察到，当高k栅极电介质 103中的氟与铪的比率大于0.2时，可能已经将过量的氟引入高k栅极电介 质103中，导致CET损失(例如，界面层101的重新生长)。在一些实施 例中，高k栅极电介质103中的氟的量可以在约2.5％至约6％的范围内。

因此，如上所述，各种实施例包括经氟处理的导电层105，其也可以 将氟扩散到下面的栅极电介质(例如，高k栅极电介质)中。结果，所得 到的晶体管的V_FB可朝着WFM层的金属的能带边缘增加，可以减小所得 到的器件的阈值电压，并且可以改善器件性能。例如，在实验数据中，应 用WF₆浸泡的实施例氟处理在执行气体退火之后，在金属氧化物半导体电容(MOSC)上产生22mV至24mV的正有效功函数(EFW)迁移。

在图20A和图20B中，第二导电材料107被共形沉积在第一导电材料 105和残留物111上。在一些实施例中，第二导电材料107是p型WFM， 包括氮化钛、氮化钽、氮化钨、氮化钼等。第二导电材料107可以通过 CVD、ALD、PECVD、PVD等来沉积。由于第二导电材料107是在氟处理 109之后沉积的，因此第二导电材料107可以不含氟或具有比第一导电材 料105更低的氟浓度。

第二导电材料107可以填充第一纳米结构52之间的区域50I的其余部 分(例如，填充开口130，参见图18A和图18B)。例如，第二导电材料 107可被沉积在第一导电材料105上，直到其融合和接合在一起为止，并 且在一些实施例中，界面107S可以通过在区域50I中第二导电材料107的 第一部分107A(例如，导电材料107A)接触第二导电材料107的第二部 分107B(例如，导电材料107B)来形成。

在图21A和图21B中，粘附层117被共形地沉积在第二导电层107之 上。在一些实施例中，粘附层117被共形地沉积在p型区域50P中的第二 导电材料107上。在一些实施例中，粘附层117包括氮化钛、氮化钽等。 粘附层117可以通过CVD、ALD、PECVD、PVD等来沉积。粘附层117 可以替代地被称为胶层，并且例如提高第二导电材料107和上覆的填充金 属119之间的粘附性。

在图22A、图22B、图22C和图22D中，沉积栅极电极102的剩余部 分以填充第二凹槽98的剩余部分。然后，可以在粘附层117之上沉积填充 金属119。在一些实施例中，填充金属119包括通过CVD、ALD、PECVD、 PVD等沉积的钴、钌、铝、钨、其组合等。所得到的栅极电极102被形成 用于替换栅极，并且可以包括第一导电材料105、残留物111(如果存在的 话)、第二导电材料107、粘附层117和填充金属119。图22C示出了沿着 图22B的线X-X’(例如，在区域50I中)的俯视图，而图22D示出了沿着 图22B的线Y-Y’(例如，穿过第一纳米结构52)的俯视图。

在p型区域50P中，栅极电介质100、第一导电材料105、第二导电材 料107、粘附层117和填充金属119可以各自形成在第一纳米结构52的顶 表面、侧壁和底表面上。残留物111可以形成在第一导电材料105和第二 导电材料107之间的界面处，并且残留物111的金属元素可以不同于第一 导电材料105和/或第二导电材料107的金属元素。栅极电介质100、第一 导电材料105、残留物111、第二导电材料107、粘附层117和填充金属119 还可以沉积在第一ILD 96、CESL 94、第一间隔件81和STI区域58的顶 表面上。在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺 以去除栅极电介质100、第一导电材料105、残留物111、第二导电材料 107、粘附层117和填充金属119的过量部分，这些过量部分在第一ILD96 的顶表面之上。栅极电极102和栅极电介质100的材料的剩余部分因此形 成所得到的纳米结构FET的替换栅极结构。栅极电极102和栅极电介质100 可以被统称为“栅极结构”。

图23A和图23B示出了n型区域50N中的栅极堆叠。在n型区域50N 中形成栅极堆叠可以包括首先去除n型区域50N中的第一纳米结构52。可 以通过在p型区域50P之上形成掩模(未示出)，并使用对第一纳米结构 52的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等之类的各向同性蚀刻工 艺，来去除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构 54、衬底50和STI区域68保持相对未被蚀刻。在其中第一纳米结构52A- 52C包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施 例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH₄OH)等来去 除n型区域50N中的第一纳米结构52。

然后在n型区域50N中的第二纳米结构54之上和周围形成栅极堆叠。 栅极堆叠包括栅极电介质100和栅极电极127。在一些实施例中，n型区域 50N和p型区域50P中的栅极电介质100可以同时形成。此外，可以在形 成栅极电极102之前或之后形成栅极电极127的至少部分(参见图22A和 图22B)，并且可以在掩蔽p型区域50P时形成栅极电极127的至少部分。 这样，栅极电极127可以包括与栅极电极102不同的材料。例如，栅极电 极127可以包括导电层121、阻挡层123和填充金属125。导电层121可以 是n型功函数金属(WFM)层，包括n型金属，例如，钛铝、碳化钛铝、 钽铝、碳化钽、它们的组合等。导电层121可以通过CVD、ALD、PECVD、PVD等来沉积。阻挡层123可以包括氮化钛、氮化钽、碳化钨、它们的组 合等，并且阻挡层123可以进一步用作粘附层。阻挡层123可以通过CVD、 ALD、PECVD、PVD等来沉积。填充金属125包括钴、钌、铝、钨、其组 合等，其通过CVD、ALD、PECVD、PVD等来沉积。填充金属125可以 或可以不具有与填充金属119相同的材料成分，并且可以或可以不与填充 金属119同时沉积。

在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去 除栅极电介质100和栅极电极127的多余部分，这些多余部分在第一ILD 96的顶表面之上。栅极电极127和栅极电介质100的材料的剩余部分因此 形成n型区域50N的所得到的纳米结构FET的替换栅极结构。用于去除p 型区域50P中的栅极电极102的过量材料的CMP工艺、以及用于去除n型区域50N中的栅极电极127的过量材料的CMP工艺可被同时或单独执行。

在图24A-24C中，使栅极结构(包括栅极电介质100、栅极电极102 和栅极电极127)凹陷，从而在栅极结构的正上方和第一间隔件81的相对 部分之间形成凹槽。将包括一层或多层电介质材料(例如，氮化硅、氮氧 化硅等)的栅极掩模104填充在凹槽中，然后进行平坦化工艺，以去除电 介质材料的在第一ILD 96之上延伸的多余部分。随后形成的栅极接触件(例如，下面参考图26A、图26B和图26C讨论的栅极接触件114)穿过 栅极掩模104而接触经凹陷的栅极电极102的顶表面。

如图24A-24C进一步所示，第二ILD 106沉积在第一ILD 96之上和栅 极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可 流动膜。在一些实施例中，第二ILD106由诸如PSG、BSG、BPSG、USG 等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任 何合适的方法来沉积。

在图25A-25C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极 掩模104以形成第三凹槽108，暴露外延源极/漏极区域92和/或栅极结构 的表面。第三凹槽108可以通过使用各向异性蚀刻工艺(例如，RIE、NBE 等)的蚀刻来形成。在一些实施例中，第三凹槽108可以使用第一蚀刻工 艺而蚀刻穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺而蚀刻 穿过栅极掩模104；并且然后可以使用第三蚀刻工艺而蚀刻穿过CESL 94。 可以在第二ILD 106之上形成掩模(例如，光致抗蚀剂)并进行图案化， 以掩蔽第二ILD 106的部分免于第一蚀刻工艺和第二蚀刻工艺。在一些实 施例中，蚀刻工艺可以过度蚀刻，因此，第三凹槽108延伸到外延源极/漏 极区域92和/或栅极结构中，并且第三凹槽108的底部可以齐平于(例如， 处于同一水平或具有距衬底的相同距离)或低于(例如，更靠近衬底)外 延源极/漏极区域92和/或栅极结构。尽管图25B将第三凹槽108示出为在 同一截面中暴露外延源极/漏极区域92和栅极结构，但在各种实施例中， 可以在不同的截面中暴露外延源极/漏极区域92和栅极结构，从而降低随 后形成的接触件短路的风险。

在形成第三凹槽108之后，在外延源极/漏极区域92之上形成硅化物 区域110。在一些实施例中，通过以下操作形成硅化物区域110：首先在外 延源极/漏极区域92的暴露部分之上沉积能够与下面的外延源极/漏极区域 92的半导体材料(例如，硅、硅锗、锗)反应以形成硅化物或锗化物区域 的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或它们的合金，然后执行热退火工艺以形成硅化物区域110。 然后例如通过蚀刻工艺来去除所沉积的金属的未反应部分。尽管硅化物区 域110被称为硅化物区域，但硅化物区域110也可以是锗化物区域、或硅 锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物 区域110包括TiSi，并且具有在约2nm与约10nm之间的范围内的厚度。

接下来，在图26A-C中，接触件112和114(也可称为接触插塞)形 成在第三凹槽108中。接触件112和114可以各自包括一个或多个层，例 如，阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件112和 114各自包括阻挡层和导电材料，并电耦合到下面的导电特征(例如，在 所示实施例中，栅极电极102、栅极电极127和/或硅化物区域110)。接 触件114电耦合到栅极电极102和127并且可被称为栅极接触件，并且接 触件112电耦合到硅化物区域110并且可以被称为源极/漏极接触件。阻挡 层可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、 金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 106的表面去除过量材料。

图27A、图27B和图27C示出了根据一些替代实施例的器件的截面图。 图27A示出了图1所示的参考截面A-A’。图27B示出了图1所示的参考截 面B-B’。图27C示出了图1所示的参考截面C-C’。在图27A-C中，相同 的附图标记表示通过与图26A-C的结构相同的工艺形成的相同元件。然而， 在图27A-C中，n型区域50N和p型区域50P中的沟道区域包括同一材料。例如，包括硅的第二纳米结构54在p型区域50P中提供用于p型NSFET 的沟道区域，并且在n型区域50N中提供用于n型NSFET的沟道区域。可 以例如通过以下操作来形成图26A-C的结构：同时从p型区域50P和n型 区域50N两者去除第一纳米结构52；在p型区域50P中的第二纳米结构54 周围沉积栅极电介质100和栅极电极102；以及在n型区域50N中的第一 纳米结构54周围沉积栅极电介质100和栅极电极104。

图28A、图28B和图28C示出了根据一些替代实施例的器件的截面图。 图28A示出了图1所示的参考截面A-A’。图28B示出了图1所示的参考截 面B-B’。图28C示出了图1所示的参考截面C-C’。在图28A-C中，相同 的附图标记表示通过与图26A-C的结构相同的工艺形成的相同元件。然而， 在图28A-C中，未在第一导电层105和第二导电层107之间形成残留物111。 这可以例如在于氟处理109期间使用的含氟前体(参见图19A-B)不包含 金属时实现。例如，在其中含氟前体为NF₃的实施例中，可能未形成残留 物111。

各个实施例提供了具有经氟处理的功函数金属层的栅极堆叠。例如， 氟处理可以包括对WFM层执行氟浸泡，这还可以将氟扩散到下面的栅极 电介质(例如，高k栅极电介质)中。结果，所得到的晶体管的平带电压 可朝着WFM层的金属的能带边缘增加，可以减小所得到的晶体管的阈值 电压，并且可以改善器件性能。

在一些实施例中，一种器件包括：第一纳米结构；第二纳米结构，在 第一纳米结构之上；第一高k栅极电介质，围绕第一纳米结构；第二高k 栅极电介质，围绕第二纳米结构；以及栅极电极，在第一高k栅极电介质 和第二高k栅极电介质之上。栅极电极包括：第一功函数金属；第二功函 数金属，在第一功函数金属之上；以及第一金属残留物，在第一功函数金 属与第二功函数金属之间的界面处，其中，第一金属残留物具有与第一功 函数金属的金属元素不同的金属元素。可选地，在一些实施例中，第一高 k栅极电介质和第二高k栅极电介质各自包括氟。可选地，在一些实施例 中，第一高k栅极电介质还包括氧化铪，并且其中，第一高k栅极电介质 中的氟与铪的比率在0.015至0.2的范围内。可选地，在一些实施例中，在 第一纳米结构和第二纳米结构之间的区域中，第一金属残留物的金属元素 与铪的比率小于0.1。可选地，在一些实施例中，第一金属残留物的金属元 素是钨。可选地，在一些实施例中，栅极电极还包括第二金属残留物，在 第一功函数金属和第二功函数金属之间的界面处，其中，第二金属残留物 具有与第一金属残留物相同的金属元素，并且其中，第二金属残留物与第 一金属残留物分离。可选地，在一些实施例中，第一金属残留物的金属元 素与第二功函数金属的金属元素不同。可选地，在一些实施例中，栅极电 极还包括：粘附层，在第二功函数金属之上；以及填充金属，在粘附层之 上。

在一些实施例中，一种晶体管包括：第一纳米结构，在半导体衬底之 上；第二纳米结构，在第一纳米结构之上；栅极电介质，围绕第一纳米结 构和第二纳米结构，其中，栅极电介质包括铪和氟，并且其中，栅极电介 质中的氟与铪的比率在0.015至0.2的范围内；以及栅极电极，在栅极电介 质之上，其中，栅极电极包括：第一p型功函数金属；第二p型功函数金 属，在第一p型功函数金属之上；粘附层，在第二p型功函数金属之上； 以及填充金属，在粘附层之上。可选地，在一些实施例中，晶体管还包括 金属残留物，在第一p型功函数金属与第二p型功函数金属之间的界面处。 可选地，在一些实施例中，金属残留物是钨。可选地，在一些实施例中， 第一p型功函数金属包括氟，并且其中，第二p型功函数金属具有比第一 p型功函数金属更低的氟浓度。

在一些实施例中，一种方法包括：围绕第一纳米结构和第二纳米结构 周围沉积栅极电介质，第一纳米结构被设置在第二纳米结构之上；在栅极 电介质之上沉积第一p型功函数金属，第一p型功函数金属被设置为围绕 第一纳米结构和第二纳米结构；对第一p型功函数金属执行氟处理；以及 在执行氟处理之后，在第一p型功函数金属之上沉积第二p型功函数金属。 可选地，在一些实施例中，氟处理是沉积工艺，该沉积工艺将第一p型功 函数金属的表面暴露于含氟前体。可选地，在一些实施例中，含氟前体是 WF_x、NF_x、TiF_x、TaF_x或HfF_x，并且其中，x是1至6范围内的整数。可 选地，在一些实施例中，氟处理在第一p型功函数金属上形成金属残留物。 可选地，在一些实施例中，氟处理未使用触发与含氟前体的还原-氧化反应 的化学物质。可选地，在一些实施例中，氟处理是在250℃至475℃的范围 内的温度下执行的。可选地，在一些实施例中，氟处理被执行达1秒至15 分钟的持续时间。可选地，在一些实施例中，氟处理包括将氟扩散到栅极 电介质中。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种半导体器件，包括：第一纳米结构；第二纳米结构，在所 述第一纳米结构之上；第一高k栅极电介质，围绕所述第一纳米结构；第 二高k栅极电介质，围绕所述第二纳米结构；以及栅极电极，在所述第一 高k栅极电介质和所述第二高k栅极电介质之上，其中，所述栅极电极包 括：第一功函数金属；第二功函数金属，在所述第一功函数金属之上；以 及第一金属残留物，在所述第一功函数金属与所述第二功函数金属之间的 界面处，其中，所述第一金属残留物具有与所述第一功函数金属的金属元 素不同的金属元素。

示例2.根据示例1所述的器件，其中，所述第一高k栅极电介质和所 述第二高k栅极电介质各自包括氟。

示例3.根据示例2所述的器件，其中，所述第一高k栅极电介质还包 括氧化铪，并且其中，所述第一高k栅极电介质中的氟与铪的比率在0.015 至0.2的范围内。

示例4.根据示例3所述的器件，其中，在所述第一纳米结构和所述第 二纳米结构之间的区域中，所述第一金属残留物的金属元素与铪的比率小 于0.1。

示例5.根据示例1所述的器件，其中，所述第一金属残留物的金属元 素是钨。

示例6.根据示例1所述的器件，其中，所述栅极电极还包括第二金属 残留物，所述第二金属残留物在所述第一功函数金属和所述第二功函数金 属之间的所述界面处，其中，所述第二金属残留物具有与所述第一金属残 留物相同的金属元素，并且其中，所述第二金属残留物与所述第一金属残 留物分离。

示例7.根据示例1所述的器件，其中，所述第一金属残留物的金属元 素与所述第二功函数金属的金属元素不同。

示例8.根据示例1所述的器件，其中，所述栅极电极还包括：粘附层， 在所述第二功函数金属之上；以及填充金属，在所述粘附层之上。

示例9.一种晶体管，包括：第一纳米结构，在半导体衬底之上；第二 纳米结构，在所述第一纳米结构之上；栅极电介质，围绕所述第一纳米结 构和所述第二纳米结构，其中，所述栅极电介质包括铪和氟，并且其中， 所述栅极电介质中的氟与铪的比率在0.015至0.2的范围内；以及栅极电极， 在所述栅极电介质之上，其中，所述栅极电极包括：第一p型功函数金属； 第二p型功函数金属，在所述第一p型功函数金属之上；粘附层，在所述 第二p型功函数金属之上；以及填充金属，在所述粘附层之上。

示例10.根据示例9所述的晶体管，还包括金属残留物，所述金属残 留物在所述第一p型功函数金属与所述第二p型功函数金属之间的界面处。

示例11.根据示例10所述的晶体管，其中，所述金属残留物是钨。

示例12.根据示例9所述的晶体管，其中，所述第一p型功函数金属包 括氟，并且其中，所述第二p型功函数金属具有比所述第一p型功函数金 属更低的氟浓度。

示例13.一种用于形成半导体器件的方法，包括：围绕第一纳米结构 和第二纳米结构沉积栅极电介质，所述第一纳米结构设置在所述第二纳米 结构之上；在所述栅极电介质之上沉积第一p型功函数金属，所述第一p 型功函数金属被设置为围绕所述第一纳米结构和所述第二纳米结构；对所 述第一p型功函数金属执行氟处理；以及在执行所述氟处理之后，在所述 第一p型功函数金属之上沉积第二p型功函数金属。

示例14.根据示例13所述的方法，其中，所述氟处理是将所述第一p 型功函数金属的表面暴露于含氟前体的沉积工艺。

示例15.根据示例14所述的方法，其中，所述含氟前体是WF_x、NF_x、 TiF_x、TaF_x或HfF_x，并且其中，x是1至6范围内的整数。

示例16.根据示例15所述的方法，其中，所述氟处理在所述第一p型 功函数金属上形成金属残留物。

示例17.根据示例14所述的方法，其中，所述氟处理未使用触发与所 述含氟前体的还原-氧化反应的化学物质。

示例18.根据示例13所述的方法，其中，所述氟处理是在250℃至 475℃的范围内的温度下执行的。

示例19.根据示例13所述的方法，其中，所述氟处理被执行达1秒至 15分钟的持续时间。

示例20.根据示例17所述的方法，所述氟处理包括将氟扩散到所述栅 极电介质中。