具体实施方式

如前所述，参照图1，给出了现有技术中的一种TIEHI单元的结构示意图，参照图2，给出了现有技术中的一种TIELO单元的结构示意图，现有的TIEHI单元的输出引脚位置为A，如图1所示，TIELO单元的输出引脚位置为B，如图2所示。前端工程师更改逻辑后，由于后端版图TIEHI单元及TIELO单元的引脚位置不同，还需要后端工程师ECO绕线才能完成整个替换工作。同时，由于标准单元库TIEHI单元和TIELO单元本身版图不兼容，例如，连接层、Metal1或者其他层不兼容，若流片后需要再次更改逻辑，ECO成本较高。

本发明实施例中，半导体单元器件包括：电源区、PMOS管、NMOS管、接地区、输出端、金属连接层，PMOS管的源极与电源区耦接，PMOS的栅极与第一金属互连线耦接，NMOS管的源极与接地区耦接，NMOS管的栅极与第一金属互连线耦接，输出端与第二金属互连线耦接，第一金属互连线上设置可配置的第一通孔结构，第二金属互连线上设置有可配置的第二通孔结构。第一通孔结构及第二通孔结构的位置均可以配置，通过配置第一通孔结构以及第二通孔结构的位置，可以将第一金属互连线连接于选定的第一对象，将第二金属互连线连接于第二对象，第一对象为所述PMOS管的漏极和NMOS管的漏极的其中一个，第二对象为PMOS管的漏极和NMOS管的漏极中的另一个。通过配置第一通孔结构以及第二通孔结构的位置，来调整第一金属互连线的连接对象以及第二金属互连线连接的对象，由于第一金属互连线及第二金属互连线的连接对象不同，半导体单元器件的输出逻辑不同。因此，当流片之后需要更改半导体单元器件的输出逻辑时，只需要修改金属连接层版图调整第一通孔结构及第二通孔结构的配置位置即可实现半导体单元器件的输出逻辑功能的改变，也即只需修改一层光罩层，调整可配置的第一通孔结构及第二通孔结构的位置，既可以实现半导体单元器件的输出逻辑的更改，由于输出端兼容，故无需进行ECO绕线，从而ECO成本较低。

为使本发明实施例的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图3，给出了本发明实施例中的一种半导体单元器件的结构示意图，，图4为图3给出的半导体单元器件对应的电路图。参照图5，给出了本发明实施例中的另一种半导体单元器件的结构示意图。图6为图5给出的半导体单元器件对应的电路图。下面结合图3至图6对半导体单元器件的结构进行说明。

在具体实施中，半导体单元器件30可以包括：电源区31(VDD)、PMOS管、NMOS管、接地区35(GND)、输出端368、金属连接层。

金属连接层可以包括第一金属互连线361和第二金属互连线362。

PMOS管的源极与电源区31耦接，PMOS的栅极与第一金属互连线361耦接。

NMOS管的源极与接地区35耦接，NMOS管的栅极与第一金属互连线361耦接。

输出端368与第二金属互连线362耦接。

第一金属互连线361上设置有可配置的第一通孔结构371，可配置的第一通孔结构371的位置可配置，可以将所述第一金属互连线361连接于选定的第一对象。

第二金属互连线362上设置有可配置的第二通孔结构372，可配置的第二通孔结构372的位置可配置，可以将所述第二金属互连线362连接于选定的第二对象，以使得所述第二对象与所述输出端368导通。

所述第一对象为所述PMOS管的漏极和所述NMOS管的漏极的其中一个，所述第二对象为所述PMOS管的漏极和所述NMOS管的漏极中的另一个。

在本发明一实施例中，通过配置第一通孔结构371的位置，将第一金属互连线361与NMOS管的漏极连接，通过配置第二通孔结构372的位置，将第二金属互连线362与PMOS管的漏极连接，此时输出端368(VOUT)输出高电平。

在本发明另一实施例中，通过配置第一通孔结构371的位置，将第一金属互连线361与PMOS管的漏极连接，通过配置第二通孔结构372的位置，将第二金属互连线362与NMOS管的漏极连接，此时输出端368(VOUT)输出低电平。

由上可知，半导体单元器件包括：电源区、PMOS管、NMOS管、接地区、输出端、金属连接层，PMOS管的源极与电源区耦接，PMOS的栅极与第一金属互连线耦接，NMOS管的源极与接地区耦接，NMOS管的栅极与第一金属互连线耦接，输出端与第二金属互连线耦接，第一金属互连线上设置可配置的第一通孔结构，第二金属互连线上设置有可配置的第二通孔结构。第一通孔结构及第二通孔结构的位置均可以配置，通过配置第一通孔结构以及第二通孔结构的位置，可以将第一金属互连线连接于选定的第一对象，将第二金属互连线连接于第二对象，第一对象为所述PMOS管的漏极和NMOS管的漏极的其中一个，第二对象为PMOS管的漏极和NMOS管的漏极中的另一个。通过配置第一通孔结构以及第二通孔结构的位置，来调整第一金属互连线的连接对象以及第二金属互连线连接的对象，当第一金属互连线及第二金属互连线的连接对象不同时，半导体单元器件的输出逻辑不同。因此，当流片之后需要更改半导体单元器件的输出逻辑时，只需要修改金属连接层版图调整第一通孔结构及第二通孔结构的配置位置即可实现半导体单元器件的输出逻辑功能的改变，也即只需修改一层光罩层，调整可配置的第一通孔结构及第二通孔结构的位置，既可以实现半导体单元器件的输出逻辑的更改，由于输出端兼容，故无需进行ECO绕线，从而可以降低ECO成本。

在具体实施中，参照图3及图5，PMOS管对应的PMOS管有源区位于电源区31与NMOS管对应的NMOS管有源区之间。所述NMOS管有源区位于所述PMOS管有源区与所述接地区35之间。

所述PMOS管的栅极将所述PMOS管有源区分为PMOS管第一有源区321及PMOS管第二有源区322。所述NMOS管的栅极将所述NMOS管有源区分为NMOS管第一有源区331及NMOS管第二有源区332。

第一金属互连线361的第一端位于所述PMOS管第一有源区321上方，所述第一金属互连线361的第二端位于所述NMOS管第一有源区331上方。

第二金属互连线362的第一端位于所述PMOS管第二有源区322上方，所述第二金属互连线362的第二端位于所述NMOS管第二有源区332上方。

在本发明一实施例中，参照图3，可配置的第一通孔结构371设置于所述第一金属互连线361的第二端，所述NMOS管第一有源区331与所述PMOS管的栅极导通，所述NMOS管第一有源区331作为所述NMOS管的漏极。可配置的第二通孔结构372设置于所述第二金属互连线362的第一端，所述PMOS管第二有源区322与所述第二金属互连线362导通，所述PMOS管第二有源区322作为所述PMOS管的漏极，此时，输出端368输出高电平。

在本发明另一实施例中，参照图4，可配置的第一通孔结构371设置于所述第一金属互连线361的第一端，所述PMOS管第一有源区321与所述NMOS管的栅极导通，所述PMOS管第一有源区321作为所述PMOS管的漏极。可配置的第二通孔结构372设置于所述第二金属互连线362的第二端，所述NMOS管第二有源区332与所述第二金属互连线362导通，所述NMOS管第二有源区332作为所述NMOS管的漏极，此时，输出端368输出低电平。

在具体实施中，半导体单元器件30还可以包括栅极部及第五通孔结构375。栅极部的第一端341作为所述PMOS管的栅极，所述栅极部的第二端342作为所述NMOS管的栅极。

在具体实施中，金属连接层还可以包括第七金属互连线367，所述第七金属互连线367的第一端与所述第一金属互连线361耦接，所述第七金属互连线367的第二端与所述栅极部连接；所述第五通孔结构375设置于所述第七金属互连线367的第二端，以将所述PMOS管的栅极及所述NMOS管的栅极均与所述第一金属互连线361导通。

在具体实施中，半导体单元器件30还可以包括可配置的第三通孔结构373以及可配置的第四通孔结构374。所述金属连接层还可以包括：第三金属互连线363、第四金属互连线364、第五金属互连线365、第六金属互连线366。

所述第三金属互连线363的第一端位于所述电源区31的上方，所述第三金属互连线363的第二端位于所述PMOS管第一有源区321的上方。

所述第四金属互连线364的第一端位于所述电源区31的上方，所述第四金属互连线364的第二端位于所述PMOS管第二有源区322的上方。

所述第五金属互连线365的第一端位于所述NMOS管第一有源区331的上方，所述第五金属互连线365的第二端位于所述接地区35的上方。

所述第六金属互连线366的第一端位于所述NMOS管第二有源区332的上方，所述第六金属互连线366的第二端位于所述接地区35的上方。

可配置的第三通孔结构373的位置可配置，可配置的第四通孔结构374的位置可配置。当第三通孔结构373的配置位置以及第四通孔结构374的配置位置变化时，半导体单元器件30的输出逻辑不同。

参照图3，在发明一实施例中，所述可配置的第三通孔结构373设置于所述第三金属互连线363的第二端，以使得PMOS管第一有源区321与第三金属互连线363导通，第三金属互连线363的第一端与电源区31导通，此时，PMOS管第一有源区321作为PMOS管的源极，相应地，PMOS管第二有源区322作为PMOS管的漏极。可配置的第四通孔结构374设置于第六金属互连线366的第一端，以使得NMOS管第二有源区332与第六金属互连线366导通，第六金属互连线366的第二端与接地区35导通，此时，NMOS管第二有源区332作为NMOS管的源极，相应地，NMOS管第一有源区331作为NMOS管的漏极。

参照图4，在本发明另一实施例中，所述可配置的第三通孔结构373设置于所述第四金属互连线364的第二端，以使得PMOS管第二有源区322与第四金属互连线364导通，第四金属互连线364的第一端与电源区31导通，此时，PMOS管第二有源区322作为MPOS管的源极，相应地，PMOS管第一有源区321作为MPOS管的漏极。所述可配置的第四通孔结构374设置于所述第五金属互连线365的第一端，以使得NMOS管第一有源区331与第五金属互连线365导通，第五金属互连线365的第二端与接地区35导通，此时，NMOS管第一有源区331作为NMOS管的源极，NMOS管第二有源区332作为NMOS管的漏极。

在本发明实施例中，可配置的第一通孔结构371、可配置的第二通孔结构372、可配置的第三通孔结构373、可配置的第四通孔结构374以及第五通孔结构375均可以包括通孔以及设置于通孔对内的导电插塞。

在具体实施中，参照图3及图4，若更改半导体单元器件30的输出逻辑时，可以通过修改一层光罩层，或者修改金属连接层版图，对可配置的第一通孔结构371、可配置的第二通孔结构372、可配置的第三通孔结构373以及可配置的第四通孔结构374的位置进行重新配置即可。

具体而言，半导体单元器件30的输出逻辑从高电平更改为低电平时，将可配置的第一通孔结构371的位置从第一金属互连线361的第二端配置到第一金属互连线361的第一端，将可配置的第二通孔结构372的位置从第二金属互连线362的第一端配置到第二金属互连线362的第二端，将可配置的第三通孔结构373的位置从第三金属互连线363的第二端配置到第四金属互连线364的第二端，将可配置的第四通孔结构374的位置从第六金属互连线366的第一端配置到第五金属互连线365的第一端，从而可以实现半导体单元器件30的输出逻辑从高电平调整为低电平。

相应地，半导体单元器件30的输出逻辑从低电平更改为高电平时，将可配置的第一通孔结构371的位置从第一金属互连线361的第一端配置到第一金属互连线361的第二端，将可配置的第二通孔结构372的位置从第二金属互连线362的第二端配置到第二金属互连线362的第一端，将可配置的第三通孔结构373的位置从第四金属互连线364的第二端配置到第三金属互连线363的第二端，将可配置的第四通孔结构374的位置从第五金属互连线365的第一端配置到第六金属互连线366的第一端。

参照图7，给出了本发明实施例中的又一种半导体单元器件的结构示意图。参照图8，给出了本发明实施例中的再一种半导体单元器件的结构示意图。下面结合图7及图8对半导体单元器件的结构进行说明。

在具体实施中，半导体单元器件10可以包括高电平输出单元11、低电平输出单元12以及金属互连线13。金属互连线13上设置有可配置的通孔结构14，可配置的通孔结构14的位置是可以配置的，通过配置可配置的通孔结构14的位置，以将金属互连线连接于选定的对象。

在具体实施中，选定的对象可以为高电平输出单元11及低电平输出单元12中的任一个。

在本发明一些实施例中，如图7所示，可配置的通孔结构14可以将金属互连线13连接于高电平输出单元11，使得可配置的通孔结构14可以将金属互连线13与高电平输出单元11导通，输出高电平。

在本发明另一些实施例中，如图8所示，可配置的通孔结构14可以将金属互连线13连接于低电平输出单元12，使得可配置的通孔结构14将金属互连线13与低电平输出单元12导通，输出低电平。

在本发明实施例中，可配置的通孔结构14可以包括通孔(VIA1)以及填充于通孔内的导电插塞。

当流片后需要更改半导体单元器件10的输出逻辑时，例如，输出逻辑从高电平更改为低电平时，只需修改一层光罩层，将可配置的通孔结构14从将金属互连线13与高电平输出单元11导通，修改为可配置的通孔结构14将金属互连线13与低电平输出单元12导通，也即通过修改一层光罩层，通过配置通孔结构14的位置，以实现与金属互连线13所导通的选定对象为低电平输出单元12还是高电平输出单元11，以实现输出逻辑的更改。

由上可知，半导体单元器件包括高电平输出单元、低电平输出单元及金属互连线，金属互连线上设置有可配置的通孔结构，由于通孔结构的位置可配置，从而可以将金属互连线连接于选定的对象，例如，通孔结构可以用于将金属互连线与高电平输出单元导通，或者将金属互连线与低电平输出单元导通，以金属互连线作为输出引脚，可以实现输出引脚的兼容。若在流片后需要更改输出逻辑，由于输出引脚兼容，在ECO前后，无需进行ECO绕线，通过改变一层光罩层来重新配置通孔结构的位置，即可实现输出逻辑的更改，因此，可以降低ECO成本。

在具体实施中，高电平输出单元11可以采用标准单元库中，用于输出1’b1高电平的逻辑单元TIEHI。低电平输出单元12可以采用标准单元库中，用于输出1’b0低电平的逻辑单元TIELO。

在具体实施中，高电平输出单元11及低电平输出单元12均可以形成于第一金属层。金属互连线13可以形成于第二金属层。

需要说明的是，本发明实施例中的第一金属层可以为Metal1。第二金属层可以为Metal2。第一金属层可以为Metal2，第二金属层可以为Metal3。本发明实施例中的第一金属层中的“第一”和第二金属层中的“第二”仅为了区分第一金属层与第二金属层不是同一个金属层，也即高电平输出单元11及低电平输出单元12所处的金属层与金属互连线13所形成的金属层为不同的金属层。

在本发明一实施例中，第一金属层与第二金属层可以相邻。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。