具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，用于在第二部件上方形成第一部件的工艺可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所用，在第二部件上形成第一部件意味着形成与第二部件直接接触的第一部件。此外，本发明可在各个实例中重复参考标号和/或字符。该重复本身不指示本文讨论的实施例和/或配置之间的关系。

为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

应该指出，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“示例性”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例都不一定包括特定的特征、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例实现这样的特征、结构或特性在本领域技术人员的知识范围内。

应该理解，本文中的措词或术语是为了描述的目的而非为了限制，从而使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导进行解释。

在一些实施例中，术语“约”和“基本上”可以指示在该值的5％之内变化(例如，值的±1％、±2％、±3％、±4％、±5％)的给定量的值。这些值仅是实例，并不旨在进行限制。术语“约”和“基本上”可以指相关领域的技术人员根据本文的教导所解释的值的百分比。

可以通过任何合适的方法图案化本文公开的鳍结构。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺图案化鳍结构。双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍结构。

本发明提供了具有双侧源极/漏极(S/D)接触结构的示例性半导体器件(例如，finFET、全环栅(GAA)FET和/或MOSFET)，并且提供了形成这种半导体器件的示例性方法，该半导体器件在S/D区域和S/D接触结构之间具有减小的接触电阻。示例性方法在FET的鳍结构上形成外延S/D区域和栅极结构的阵列。在一些实施例中，一个或多个S/D区域可以具有形成在FET的相对侧上的S/D接触结构。可以在FET的第一表面(“正面”)上形成S/D接触结构中的一个(“前S/D接触结构”)。可以在FET的第二侧(“背面”)上形成其它S/D接触结构(“背S/D接触结构”)。背S/D接触结构可以将FET电连接至集成电路(IC)的背侧电源轨。

在一些实施例中，背S/D接触结构可以包括通过自底向上的沉积工艺形成的无衬垫的背通孔。与具有非基于Ru的背通孔的FET相比，背通孔可以包括基于Ru的导电材料，以减小背S/D接触结构和S/D区域之间的接触电阻。在一些实施例中，与具有类似尺寸的铜(Cu)、钨(W)或基于Co的背通孔相比，具有小于约20nm(例如，约15nm、约12.5nm、约10nm、约7.5nm、约5nm或约2nm)的直径或宽度的基于Ru的背通孔可以具有较低的电阻率。因此，借助于基于Ru的背通孔，可以在FET的背侧上形成紧凑且低电阻的背S/D接触结构。

背S/D接触结构的每个可以进一步包括设置在背通孔和S/D区域之间的金属硅化物层和金属氮化硅化物层的堆叠件。在一些实施例中，NFET和PFET的金属硅化物(MS)层和金属氮化硅化物(MSN)层可以具有相同的金属(M)(例如，钛(Ti))或可以具有彼此不同的金属。在一些实施例中，NFET的MS层可以包括具有比n型S/D区域的价带能接近导带能的功函值的n型功函金属硅化物(nWFMS)层(例如，硅化钛)。相反，PFET的硅化物层可以包括具有比p型S/D区域的导带能接近价带能的功函值的p型WFMS(pWFMS)层(例如，硅化镍)。

图1A示出了根据一些实施例的FET 100的等距视图。根据一些实施例，FET 100可以具有不同的截面图，如图1B至图1F所示。图1B至图1F示出了沿线A-A的FET 100的截面图，为了简单起见，在图1A中未示出额外的结构。图1A至图1F中对具有相同注释的元件的讨论彼此适用，除非另有说明。在一些实施例中，FET 100可以代表n型FET 100(NFET 100)或p型FET 100(PFET 100)，并且对FET 100的讨论适用于NFET 100和PFET 100，除非另有说明。

参考图1A，FET 100可以包括设置在鳍结构106上的栅极结构112的阵列和设置在鳍结构106的未被栅极结构112覆盖的部分上的S/D区域110A-110C的阵列(图1A中可见的S/D区域110A；图1B中可见的110B-110C)。FET 100可以进一步包括栅极间隔件114、浅沟槽隔离(STI)区域116、蚀刻停止层(ESL)117A-117C(为了简单起见，在图1A中未示出ESL 117B-117C；在图1B中示出)和层间介电(ILD)层118A-118C(为了简单起见，在图1A中未示出ILD层118B-118C；在图1B中示出)。ILD层118A可以设置在ESL 117A上。在一些实施例中，栅极间隔件114、STI区域116、ESL 117A-117C和ILD层118A-118C可以包括绝缘材料，诸如氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和氧化硅锗。在一些实施例中，栅极间隔件114可以具有约2nm至约9nm的厚度，以使栅极结构112与相邻结构充分电隔离。

可以在衬底104上形成FET 100。可以存在形成在衬底104上的其它FET和/或结构(例如，隔离结构)。衬底104可以是半导体材料，诸如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构和它们的组合。此外，衬底104可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。在一些实施例中，鳍结构106可以包括类似于衬底104的材料并且沿X轴延伸。

参考图1B，FET 100可以包括：(i)纳米结构沟道区域120的堆叠件；(ii)栅极结构112；(iii)S/D区域110B-110C；(iv)前S/D接触结构128；(v)栅极接触结构132；(vi)前通孔134；(vii)背S/D接触结构136；(viii)背ESL144；(ix)背阻挡层146；(x)背ILD层148；以及(xi)背金属线150。

纳米结构沟道区域120可以包括与衬底104类似或不同的半导体材料。在一些实施例中，纳米结构沟道区域120可以包括：(i)元素半导体，诸如Si和Ge；(ii)化合物半导体，包括III-V族半导体材料；(iii)合金半导体，包括SiGe、锗锡或硅锗锡；或(iv)它们的组合。虽然示出了纳米结构沟道区域120的矩形截面，但是纳米结构沟道区域120可以具有其它几何形状(例如，圆形、椭圆形、三角形或多边形)的截面。

栅极结构112可以是多层结构，并且可以围绕纳米结构沟道区域120的每个，对于该纳米结构沟道区域120，栅极结构112可以称为“全环栅(GAA)结构”或“水平全环栅(HGAA)结构”。FET 100可以称为“GAA FET 100”。栅极结构112的围绕纳米结构沟道区域120的部分可以通过内部间隔件115与相邻的S/D区域110B-110C电隔离。内部间隔件115可以包括类似于栅极间隔件114的材料。在一些实施例中，FET 100可以是finFET并且具有鳍区域(未示出)而不是纳米结构化的沟道区域120。栅极接触结构132可以设置在栅极结构112上并且可以包括导电材料，诸如钴(Co)、钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、铜(Cu)、锆(Zr)、锡(Sn)、银(Ag)、金(Au)、锌(Zn)、镉(Cd)和它们的组合。

栅极结构112的每个可以包括界面氧化物(IO)层122、设置在IO层122上的高k(HK)栅极介电层124和设置在HK栅极介电层124上的导电层126。IO层122可以包括氧化硅(SiO₂)、氧化硅锗(SiGeO_x)或氧化锗(GeO_x)。HK栅极介电层124可以包括高k介电材料，诸如氧化铪(HfO₂)、氧化钛(TiO₂)、氧化铪锆(HfZrO)、氧化钽(Ta₂O₃)、硅酸铪(HfSiO₄)、氧化锆(ZrO₂)和硅酸锆(ZrSiO₂)。导电层126可以是多层结构。为了简单起见，未示出导电层126的不同层。导电层126的每个可以包括设置在HK介电层124上的WFM层和WFM层上的栅极金属填充层。对于n型FET 100(NFET 100)，WFM层可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta、Al掺杂的TaN、其它合适的基于Al的材料或它们的组合。对于p型FET 100(PFET 100)，WFM层可以包括基本不含Al(例如，不含Al)的基于Ti或基于Ta的氮化物或合金，诸如氮化钛(TiN)、氮化钛硅(TiSiN)、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、氮化钽(TaN)、氮化钽硅(TaSiN)、钽金(Ta-Au)合金、钽铜(Ta-Cu)和它们的组合。栅极金属填充层可以包括合适的导电材料，诸如钨(W)、Ti、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金和它们的组合。

对于NFET 100，S/D区域110A-110C的每个可以包括外延生长的半导体材料(诸如Si)和n型掺杂剂(诸如磷和其它合适的n型掺杂剂)。对于PFET 100，S/D区域110A-110C的每个可以包括外延生长的半导体材料(诸如Si或SiGe)和p型掺杂剂(诸如硼和其它合适的p型掺杂剂)。在一些实施例中，S/D区域110A-110C可以包括具有在约21原子百分比至约40原子百分比的范围内的Ge浓度的SiGe_x。在一些实施例中，S/D区域110A-110C可以具有单晶SiGe_x结构。在一些实施例中，S/D区域110A-110C的半导体材料可以沿Z轴在[004]晶体方向上外延生长。因此，根据一些实施例，S/D区域110B和110C的第一表面111A和113A(也称为“正面111A和113A”)以及第二表面111B和113B(也称为“背面111B和113B”)可以具有(004)晶体取向(也称为“(004)晶面”)。

前S/D接触结构128可以设置在第一表面111A和113A上。在一些实施例中，前S/D接触结构128的每个可以包括硅化物层129和设置在硅化物层129上的接触插塞130。在一些实施例中，接触插塞130可以包括类似于栅极接触结构132的导电材料。

在一些实施例中，对于NFET 100，硅化物层129可以包括具有比S/D区域110B-110C的材料的价带边缘能接近导带边缘能的功函值的金属或金属硅化物。例如，金属或金属硅化物可以具有小于4.5eV的功函值(例如，约3.5eV至约4.4eV)，该功函值可以比S/D区域110B-110C的基于Si的材料的价带能(例如，Si为5.2eV)接近导带能(例如，Si为4.1eV)。在一些实施例中，对于NFET 100，硅化物层129的金属硅化物可以包括硅化钛(Ti_xSi_y)、硅化钽(Ta_xSi_y)、硅化钼(Mo_xSi_y)、硅化锆(Zr_xSi_y)、硅化铪(Hf_xSi_y)、硅化钪(Sc_xSi_y)、硅化钇(Y_xSi_y)、硅化铽(Tb_xSi_y)、硅化镏(Lu_xSi_y)、硅化铒(Er_xSi_y)、硅化镱(Yb_xSi_y)、硅化铕(Eu_xSi_y)、硅化钍(Th_xSi_y)或它们的组合。

在一些实施例中，对于PFET 100，硅化物层129可以包括比S/D区域110B-110C的材料的导带边缘能接近价带边缘能的功函值的金属或金属硅化物。例如，金属或金属硅化物可以具有大于4.5eV的功函值(例如，约4.5eV至约5.5eV)，该功函值比S/D区域110B-110C的基于Si的材料的导带能(例如，Si为4.1eV)接近价带能(例如，Si为5.2eV)。在一些实施例中，对于PFET 100，硅化物层129的金属硅化物可以包括硅化镍(Ni_xSi_y)、硅化钴(Co_xSi_y)、硅化锰(Mn_xSi_y)、硅化钨(W_xSi_y)、硅化铁(Fe_xSi_y)、硅化铑(Rh_xSi_y)、硅化钯(Pd_xSi_y)、硅化钌(Ru_xSi_y)、硅化铂(Pt_xSi_y)、硅化铱(Ir_xSi_y)、硅化锇(Os_xSi_y)或它们的组合。

前通孔134可以设置在前S/D接触结构128和栅极接触结构132上，并且可以包括导电材料，诸如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu和Pt。前S/D接触结构128可以通过前通孔电连接至上面的互连结构(未示出)、电源(未示出)和/或FET 100和/或IC的其它元件，并且通过正面111A和113A向S/D区域110B-110C提供导电。

背S/D接触结构136可以设置在第二表面111B上。在一些实施例中，背S/D接触结构136可以包括设置在第二表面111B上的硅化物层138、设置在硅化物层138上的氮化硅化物层140和设置在氮化硅化物层140上的背通孔142。对硅化物层129的讨论适用于硅化物层138，除非另有说明。在一些实施例中，硅化物层129和138可以具有相同的材料或彼此不同的材料。氮化硅化物层140可以配置为防止金属原子从背通孔142扩散至硅化物层138和/或S/D区域110C。氮化硅化物层140可以包括与硅化物层138的金属类似或不同的金属。在一些实施例中，硅化物层138可以包括硅化钛(TiSi_x)，并且氮化硅化物层140可以包括氮化硅钛(TiSiN)。

硅化物层138沿Z轴的厚度T1可以大于氮化硅化物层140沿Z轴的厚度T2。在一些实施例中，厚度T1可以在约1nm至约6nm的范围内，并且厚度T2可以在约0.5nm至约4nm的范围内。如果厚度T1低于约1nm，则硅化物层138可能不足以减小接触电阻以在S/D区域110C和背通孔之间提供高导电界面。如果厚度T2低于约0.5nm，则氮化硅化物层140可能不足以防止金属原子从背通孔142扩散至硅化物层138和/或S/D区域110C。另一方面，如果厚度T1和T2分别大于约6nm和约4nm，则用于形成硅化物层138和氮化硅化物层140的处理时间(例如，硅化反应时间和/或氮化时间)增加，因此增加了器件制造成本。

背通孔142可以包括低电阻率的金属，诸如钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、铂(Pt)和钴(Co)。在一些实施例中，与具有类似尺寸的Cu、W或基于Co的背通孔相比，具有小于约20nm(例如，约15nm、约12.5nm、约10nm、约7.5nm、约5nm或约2nm)的尺寸(例如，沿X轴和/或Y轴的直径或宽度)的基于Ru的背通孔142可以具有较低的电阻率。可以在沿背通孔142的侧壁没有衬垫的情况下形成背通孔142。与具有衬垫的通孔相比，无衬垫的背通孔142可以具有较大的截面面积，这可以导致电阻率降低，因为材料的电阻率与材料的截面面积成反比。此外，较大的截面面积可以通过硅化物层138和氮化硅化物层140与S/D区域110C产生较大的接触面积，从而在S/D区域110C和背通孔142之间产生减小的接触电阻。

在一些实施例中，氮化硅化物层140和背通孔142之间的界面143可以与栅极结构112的栅极表面112s和/或S/D区域110B的第二表面113B基本共面，或者可以位于低于栅极表面112s和/或第二表面113B的表面平面处。界面143相对于栅极表面112s和/或第二表面113B的这种相对位置可以防止背通孔142的任何部分与栅极结构112的任何部分相邻放置，以最小化背通孔142和栅极结构112之间的寄生电容。

在一些实施例中，背S/D接触结构136和S/D区域110C可以具有如图1C至图1E所示的截面图，而不是图1B所示的截面图。图1C至图1E示出了图1B的区域101的放大图。S/D区域110可以具有非线性侧壁轮廓，如图1C至图1E中的虚线所示，并且可以具有有小平面的侧壁表面156和158。侧壁表面156可以具有(111)晶体取向(也称为“(111)晶面”)，并且侧壁表面158可以具有(110)晶体取向(也称为“(110)晶面”)。侧壁表面158和156彼此相交以形成角度A，角度A可以在约125度至约135度的范围内。在一些实施例中，S/D区域110C沿X轴可以具有在约30nm至约50nm的范围内的宽度。

在一些实施例中，背通孔142可以具有具有倾斜轮廓的侧壁142b，如图1C至图1E中的点划线所示。侧壁142b可以与表面142a形成在约75度至约90度的范围内的角度B。在该范围内形成角度B，以在不损害器件尺寸和制造成本的情况下在背通孔142和背金属线150(图1B所示)之间提供最佳接触面积。在一些实施例中，表面142a沿X轴的宽度或直径可以在约10nm至约25nm的范围内。

在一些实施例中，硅化物层138和氮化硅化物层140的顶面和底面可以形成有弯曲的轮廓(如图1C所示)，而不是基本平坦的轮廓(如图1B所示)，以提供较大的接触面积用于减小背通孔142和S/D区域110C之间的接触电阻。对于较大的接触面积，硅化物层138和氮化硅化物层140的顶面和底面可以具有有小平面的轮廓，如图1D所示，而不是弯曲的轮廓。虽然顶面和底面的每个示出为具有三个小平面，但是顶面和底面可以形成有任何数量的小平面，以在背通孔142和S/D区域110C之间提供较大的接触面积。在一些实施例中，相邻的小平面可以形成在约120度至约140度的范围内的角度C-E(在图1D中示出)。虽然硅化物层138和氮化硅化物层140在图1B至图1D中示出为具有类似的轮廓，但是硅化物层138和氮化硅化物层140可以具有彼此不同的轮廓，如图1E所示。在一些实施例中，相邻的小平面可以形成在约120度至约140度的范围内的角度F(在图1E中示出)。硅化物层138和S/D区域110C之间的界面(包括硅化物层138的底面和S/D区域110C的顶面)的曲率为约5.34至5.64。

返回参考图1B，背ESL 144可以设置在S/D区域110B的第二表面113B上。背ESL 144可以在形成背S/D接触结构136期间保护S/D区域110B，这将在下面详细描述。背ESL 144可以包括与S/D区域110B的外延生长的半导体材料不同的外延生长的半导体材料(例如，硼掺杂的SiGe(SiGeB))。

背阻挡层146可以包括氮化物材料(例如，SiN)，并且可以设置为背ILD层148和背S/D接触结构136、栅极结构112以及背ESL 144之间的连续层。在一些实施例中，代替图1B的连续层，背阻挡层146可以限于S/D接触结构136的侧壁，如图1F所示。背阻挡层146可以减少或防止氧原子从背ILD层148扩散至背S/D接触结构136，以防止氧化背通孔142的导电材料。背ILD层148可以包括绝缘材料，诸如氧化硅、碳氮氧化硅(SiOCN)、氮氧化硅(SiON)和氧化硅锗。背金属线150可以将背S/D接触结构136电连接至背电源导轨，并且可以包括金属衬垫152和导电插塞154。

图2是根据一些实施例的用于制造具有图1B的截面图的FET 100的示例性方法200的流程图。为了说明的目的，将参考用于制造如图3至图24所示的FET 100的示例性制造工艺来描述图2所示的操作。图3至图24是根据一些实施例的FET 100在制造的各个阶段沿图1A的线A-A的截面图。操作可以按照不同的顺序实施或不实施，取决于具体应用。应该指出，方法200可能不会产生完整的FET 100。因此，应该理解，可以在方法200之前、期间和之后提供额外的工艺，并且本文仅可以简要描述一些其它工艺。上面描述了图3至图24中具有与图1A至图1E中的元件相同注释的元件。

在操作205中，在FET的鳍结构上形成超晶格结构，并且在超晶格结构上形成多晶硅结构。例如，如图3所示，在形成在鳍结构106上的超晶格结构323上形成多晶硅结构312。超晶格结构323可以包括以交替配置布置的纳米结构层120和321。在一些实施例中，纳米结构层321可以包括SiGe，并且纳米结构层120可以包括Si而没有任何大量的Ge(例如，没有Ge)。在随后处理期间，可以在栅极替换工艺中替换多晶硅结构312和纳米结构层321以形成栅极结构112。

参考图2，在操作210中，在超晶格结构和鳍结构内形成S/D开口。例如，如图4所示，在超晶格结构323和鳍结构106内形成S/D开口410B-410C。在随后处理期间，可以在相应的S/D开口410B-410C内形成S/D区域110B-110C。S/D开口410C比S/D开口410B延伸至鳍结构106中深距离D1。在随后处理期间，可以在S/D开口410C的延伸部分411内形成背S/D接触结构136。

参考图2，在操作215中，在S/D开口中的一个内选择性形成牺牲外延层。例如，如参考图5至图6所描述，在S/D开口410C内形成牺牲外延层636。在随后处理期间，可以利用背S/D接触结构136替换牺牲外延层636，如下面所描述。形成牺牲外延层636可以包括以下顺序操作：(i)在相应的S/D开口410B-410C内形成外延层562B-562C，如图5所示；以及(ii)同时蚀刻外延层562B-562C以去除外延层562B并且在延伸部分411内形成牺牲外延层636，如图6所示。外延层562B-562C可以通过外延生长与S/D区域110B-110C的材料类似或不同的半导体材料来形成。在一些实施例中，外延层562B-562C可以包括SiGe，并且可以使用硅烷(SiH₄)、锗烷(GeH₄)和二氯硅烷(DCS)形成。蚀刻外延层562B-562C可以包括使用三氟化氮(NF₃)和氩(Ar)的气体混合物。

参考图2，在操作220中，在S/D开口内形成背ESL。例如，如图7所示，在相应的S/D开口410B和410C内形成背ESL 144和744。在一些实施例中，背ESL 144和744可以通过分别在鳍结构106的位于S/D开口410B内的暴露部分上以及在牺牲外延层636上外延生长硼掺杂的SiGe来同时形成。

参考图2，在操作225中，在超晶格结构内形成内部间隔件。例如，如图9所示，在超晶格结构323的纳米结构层321内形成内部间隔件115。形成内部间隔件115可以包括以下顺序操作：(i)沿X轴蚀刻纳米结构层321；(ii)在蚀刻的纳米结构层321上沉积绝缘材料；以及(iii)蚀刻沉积的绝缘材料以形成内部间隔件115，如图8所示。

参考图2，在操作230中，在S/D开口内形成S/D区域。例如，如图9所示，在相应的S/D开口410B-410C内形成S/D区域110B-110C。形成S/D区域110B和110C可以包括在相应的背ESL 144和744上同时外延生长半导体材料。在一些实施例中，半导体材料可以包括SiGe。在形成S/D区域110B-110C之后，可以形成ESL 117A和ILD层118A以形成图10的结构。

参考图2，在操作235中，利用栅极结构替换多晶硅结构。例如，如参考图11至图12所描述，利用栅极结构112替换多晶硅结构312。利用栅极结构112替换多晶硅结构312可以包括以下顺序操作：(i)蚀刻多晶硅结构312以形成栅极开口1112A，如图11所示；(ii)通过栅极开口1112A蚀刻纳米结构层321以形成栅极开口1112B，如图11所示；(iii)在栅极开口1112A-1112B内形成IO层122，如图12所示；(iv)在形成IO层122之后，在图11的结构上沉积高k栅极介电材料；(v)在高k栅极介电材料上沉积导电材料；以及(vi)对高k栅极介电材料和导电材料实施化学机械工艺(CMP)以分别形成高k栅极介电层124和导电层126，如图12所示。

参考图2，在操作240中，形成前S/D接触结构、栅极接触结构和前通孔。例如，如图13所示，形成前S/D接触结构128、栅极接触结构132和前通孔134。可以在前通孔134上形成诸如前金属线和前通孔(为了简单起见未示出)的额外的元件。

参考图2，在操作245中，利用背S/D接触结构替换牺牲外延层。例如，如参考图14至图22所描述，利用背S/D接触结构136替换牺牲外延层636。利用背S/D接触结构136替换牺牲外延层636可以包括以下顺序操作：(i)减薄衬底104(图13所示)以形成图14的结构；(ii)通过干蚀刻工艺蚀刻鳍结构106(图14所示)以形成图15的结构；(iii)在图15的结构上沉积背阻挡层146以形成图16的结构；(iv)在图16的结构上沉积背ILD层148以形成图17的结构；(v)对背ILD层148和背ESL 146实施CMP工艺以形成图18的结构；(vi)通过蚀刻牺牲外延层636和背ESL 744形成背接触开口1936，如图19所示；(vii)对图19的结构实施清洁工艺(例如，基于氟的干蚀刻工艺)，以从S/D区域110C的位于背接触开口1936内的暴露表面去除原生氧化物；(viii)在图19的结构上沉积WFM层2038，以在S/D区域110C和WFM层2038的底部(未示出)之间引发硅化反应，以形成硅化物层138，如图20所示；(ix)通过干蚀刻工艺从背ILD层148的顶面以及从背接触开口1936的侧壁去除WFM层2038的未反应部分，以形成图21的结构；(x)在图21的结构上沉积氮化物层2140以在硅化物层2038和氮化物层2140的底部之间引发反应以形成氮化硅化物层140，如图22所示；(xi)通过干蚀刻工艺从背ILD层148的顶面以及从背接触开口1936的侧壁去除氮化物层2140的未反应部分，以形成图23的结构；(xii)通过自底向上的沉积工艺在图23的结构上沉积导电层(未示出)以填充背接触开口1936；以及(xiii)对导电层实施CMP工艺，以形成背通孔142，如图24所示。

在一些实施例中，在清洁工艺之后或期间，可以蚀刻S/D区域110C的暴露表面(图19所示)，以形成类似于相应的图1C或图1D所示的硅化物层138的轮廓的弯曲的轮廓或有小平面的轮廓。在一些实施例中，清洁工艺可以包括使用氨(NH₃)和NF₃的气体混合物。在一些实施例中，WFM层2038可以包括Ti，它可以使用诸如四氯化钛(TiCl₄)的前体在约400℃至约500℃的范围内的温度下形成。在一些实施例中，氮化物层2140可以包括TiN，它可以使用诸如具有NF₃气体和氮等离子体的TiCl₄的前体在约400℃至约500℃的范围内的温度下形成。形成硅化物层138和氮化硅化物层140可以是原位工艺以防止氧化硅化物层138。

在一些实施例中，自底向上沉积导电层可以包括沿背接触开口1936的侧壁沉积对氮化硅化物层140具有比背阻挡层146的部分高的沉积选择性的导电材料(例如，Ru)，从而导致自底向上沉积导电材料。在一些实施例中，自底向上沉积工艺可以包括使用利用导电材料、一种或多种载气(例如，Ar、CO或N₂)和一种或多种反应气体(例如，H₂、O₂或CO)的前体气体的热化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、脉冲模式CVD工艺或等离子体增强CVD工艺。可以利用约10sccm至约500sccm(例如，10sccm、约100sccm、约200sccm或约500sccm)的流速提供载体和反应气体的每个。

自底向上的沉积工艺可以进一步包括在约450℃至约500℃的范围内的温度下以及在约0.1mTorr至约5Torr的功率下沉积导电层。在一些实施例中，前体气体可以包括钌、三羰基[(1,2,4,5-η)-1-甲基-1,4-环己二烯](C₁₀H₁₀O₃Ru)、(η6-苯)((η6-苯)(η4-1,3-环己二烯)钌(Ru(C₆H₆)(C₆H₈))、乙酰丙酮钌(III)1,3-环己二烯(Ru(C₅H₇O₂)₃)、(三羰基)钌(0)(Ru(CO)₃(C₆H₈))、双(乙基环戊二烯基)钌(II)(Ru(C₅H₄C₂H₅)₂)、五羰基钌(Ru(CO)₅)或十二羰基三钌(Ru₃(CO)₁₂)。

参考图2，在操作250中，在背S/D接触结构上形成背金属线。例如，如图24所示，在背S/D接触结构136上形成背金属线150。

图25是根据一些实施例的用于制造具有图1F的截面图的FET 100的示例性方法2500的流程图。为了说明的目的，将参考用于制造如图26至图35所示的FET 100的示例性制造工艺来描述图25所示的操作。图26至图35是根据一些实施例的FET 100在制造的各个阶段沿图1A的线A-A的截面图。操作可以按照不同的顺序实施或不实施，取决于具体应用。应该指出，方法2500可能不会产生完整的FET 100。因此，应该理解，可以在方法2500之前、期间和之后提供额外的工艺，并且本文仅可以简要描述一些其它工艺。上面描述了图26至图35中具有与图1A至图1F中的元件相同注释的元件。

参考图25，操作2505类似于图2的操作205。在操作2505之后形成的图26的结构类似于在操作205之后形成的图3的结构。

参考图25，在操作2510中，在超晶格结构内形成S/D开口。例如，如图27所示，在超晶格结构323内形成S/D开口410B和2710C。在随后处理期间，可以在相应的S/D开口410B和2710C内形成S/D区域110B和110C。S/D开口410B和2710C可以沿Z轴具有基本相等的高度。

参考图25，在操作2515中，在S/D开口内形成背ESL。例如，如图28所示，在相应的S/D开口410B和2710C内形成背ESL 144和744。在一些实施例中，背ESL 144和744可以通过在鳍结构106的位于S/D开口410B和2710C内的暴露部分上外延生长硼掺杂的SiGe来同时形成。

参考图25，操作2520-2535类似于图2的相应的操作225-240。在图28的结构上依次实施操作2520-2535，以形成图29的结构。

参考图25，在操作2540中，在S/D区域中的一个上形成背S/D接触结构。例如，如参考图30至图35所描述，在S/D区域110C上形成背S/D接触结构136。形成背S/D接触结构136可以包括以下的顺序操作：(i)减薄衬底104和鳍结构106(图29所示)以形成图30的结构；(ii)通过干蚀刻工艺蚀刻鳍结构106(图30所示)以形成图31的结构；(iii)在图31的结构上沉积背ILD层148，(iv)在ILD层148内形成背接触开口1936，如图32所示；(v)通过背接触开口1936蚀刻背ESL 744以形成图32的结构，(vi)在图32的结构上沉积背阻挡层146以形成图33的结构；(vii)对图33的结构实施干蚀刻工艺以形成图34的结构；(viii)对图34的结构实施清洁工艺(例如，基于氟的干蚀刻工艺)，以从S/D区域110C的位于背接触开口1936内的暴露表面去除原生氧化物；(ix)形成硅化物层138，如图35所示；(x)形成氮化硅化物层140，如图35所示；以及(xi)形成背通孔142，如图35所示。用于形成硅化物层138、氮化硅化物层140和背通孔142的工艺类似于参考图20至图24在操作245中描述的那些。

参考图25，类似于操作250，在操作2545中，在背S/D接触结构上形成背金属线150，如图35所示。

本发明提供了具有双侧S/D接触结构(例如，前和背S/D接触结构128和136)的示例性半导体器件(例如，FET 100)，并且提供了形成这种半导体器件的示例性方法(例如，方法200和2500)，该半导体器件在S/D区域(例如，S/D区域110C)和S/D接触结构之间具有减小的接触电阻。示例性方法在FET的鳍结构(例如，鳍结构106)上形成外延S/D区域和栅极结构(例如，栅极结构112)的阵列。在一些实施例中，一个或多个S/D区域可以具有形成在FET的相对侧上的S/D接触结构。可以在第一表面(例如，第一表面111A)上形成S/D接触结构中的一个(例如，前S/D接触结构128)。可以在第二表面(例如，第二表面111B)上形成另一个S/D接触结构(例如，背S/D接触结构136)。背S/D接触结构可以将FET电连接至集成电路(IC)的背侧电源轨。

在一些实施例中，背S/D接触结构可以包括通过自底向上的沉积工艺形成的无衬垫的背通孔(例如，背通孔142)。与具有非基于Ru的背通孔的FET相比，背通孔可以包括基于Ru的导电材料，以减小背S/D接触结构和S/D区域之间的接触电阻。在一些实施例中，与具有类似尺寸的铜(Cu)、钨(W)或基于Co的背通孔相比，具有小于约20nm(例如，约15nm、约12.5nm、约10nm、约7.5nm、约5nm或约2nm)的直径或宽度的基于Ru的背通孔可以具有较低的电阻率。因此，借助于基于Ru的背通孔，可以在FET的背侧上形成紧凑且低电阻的背S/D接触结构。

背S/D接触结构的每个可以进一步包括设置在背通孔和S/D区域之间的金属硅化物层(例如，硅化物层138)和金属氮化硅化物层(例如，氮化硅化物层140)的堆叠件。在一些实施例中，NFET和PFET的金属硅化物层和金属氮化硅化物层可以具有相同的金属(例如，钛(Ti))或者可以具有彼此不同的金属。在一些实施例中，NFET的金属硅化物层可以包括具有比n型S/D区域的价带能接近导带能的功函值的n型功函金属(nWFM)硅化物层(例如，硅化钛)。相反，PFET的金属硅化物层可以包括具有比p型S/D区域的导带能接近价带能的功函值的p型WFM(pWFM)硅化物层(例如，硅化镍)。

在一些实施例中，半导体器件包括：第一源极/漏极(S/D)区域和第二S/D区域；纳米结构沟道区域，设置在第一S/D区域和第二S/D区域之间；栅极结构，围绕纳米结构沟道区域；第一接触结构和第二接触结构，设置在第一S/D区域和第二S/D区域的第一表面上；第三接触结构，设置在第一S/D区域的第二表面上；以及蚀刻停止层，设置在第二S/D区域的第二表面上。第一S/D区域的第二表面与第一S/D区域的第一表面相对。第二S/D区域的第二表面与第二S/D区域的第一表面相对。第三接触结构包括金属硅化物层、设置在金属硅化物层上的氮化硅化物层和设置在氮化硅化物层上的导电层。

在一些实施例中，半导体器件包括：第一源极/漏极(S/D)和第二源极/漏极区域；栅极结构，设置在第一S/D区域和第二S/D区域之间；第一接触结构，设置在第一S/D区域的正面上；第二接触结构，设置在第一S/D区域的背面上；以及蚀刻停止层，设置在第二S/D区域的背面上。第二接触结构包括功函金属(WFM)硅化物层、设置在WFM硅化物层上的WFM氮化硅化物层和设置在WFM氮化硅化物层上的通孔。

在一些实施例中，方法包括：在衬底上形成鳍结构；在鳍结构上形成超晶格结构；在超晶格结构和鳍结构内形成第一源极/漏极(S/D)开口和第二源极/漏极开口；在第一S/D开口内选择性形成牺牲外延层；在第一S/D开口和第二S/D开口内分别形成第一蚀刻停止层和第二蚀刻停止层；在第一蚀刻停止层和第二蚀刻停止层上分别形成第一S/D区域和第二S/D区域；在第一S/D区域和第二S/D区域之间形成栅极结构；以及利用第三接触结构替换牺牲外延层。

本申请的一些实施例提供了一种半导体器件，包括：第一源极/漏极(S/D)区域和第二源极/漏极区域；纳米结构沟道区域，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间；栅极结构，围绕所述纳米结构沟道区域；第一接触结构和第二接触结构，设置在所述第一源极/漏极区域和所述第二源极/漏极区域的第一表面上；第三接触结构，设置在所述第一源极/漏极区域的第二表面上，其中，所述第一源极/漏极区域的所述第二表面与所述第一源极/漏极区域的所述第一表面相对，和其中，所述第三接触结构包括金属硅化物层、设置在所述金属硅化物层上的氮化硅化物层和设置在所述氮化硅化物层上的导电层；以及蚀刻停止层，设置在所述第二源极/漏极区域的第二表面上，其中，所述第二源极/漏极区域的所述第二表面与所述第二源极/漏极区域的所述第一表面相对。在一些实施例中，半导体器件还包括：阻挡层，设置为沿所述第三接触结构的侧壁。在一些实施例中，半导体器件还包括：阻挡层，设置为沿所述第三接触结构的侧壁并且设置在所述蚀刻停止层上。在一些实施例中，所述硅化物层和所述第一源极/漏极区域的所述第二表面之间的界面与所述第二源极/漏极区域的所述第二表面不共面。在一些实施例中，半导体器件还包括：层间介电(ILD)层，设置在所述蚀刻停止层上方。在一些实施例中，半导体器件还包括：栅极接触结构，设置在所述栅极结构的第一表面上；以及阻挡层，设置在所述栅极结构的第二表面上，其中，所述栅极结构的所述第二表面与所述栅极结构的所述第一表面相对。在一些实施例中，所述蚀刻停止层包括外延半导体层。在一些实施例中，所述蚀刻停止层包括硼掺杂的硅锗层。在一些实施例中，所述硅化物层的厚度大于所述氮化硅化物层的厚度。在一些实施例中，所述硅化物层和所述氮化硅化物层包括相同的金属。

本申请的另一些实施例提供了一种半导体器件，包括：第一源极/漏极(S/D)区域和第二源极/漏极区域；栅极结构，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间；第一接触结构，设置在所述第一源极/漏极区域的正面上；第二接触结构，设置在所述第一源极/漏极区域的背面上，其中，所述第二接触结构包括功函金属(WFM)硅化物层、设置在所述功函金属硅化物层上的功函金属氮化硅化物层和设置在所述功函金属氮化硅化物层上的通孔；以及蚀刻停止层，设置在所述第二源极/漏极区域的背面上。在一些实施例中，半导体器件还包括：阻挡层，沿所述第二接触结构的侧壁、所述栅极结构的背面和所述蚀刻停止层延伸。在一些实施例中，半导体器件还包括：金属线，设置在所述第二接触结构上。在一些实施例中，所述功函金属硅化物层包括有小平面的表面。

本申请的又一些实施例提供了一种方法，包括：在衬底上形成鳍结构；在所述鳍结构上形成超晶格结构；在所述超晶格结构和所述鳍结构内形成第一源极/漏极(S/D)开口和第二源极/漏极开口；在所述第一源极/漏极开口内选择性形成牺牲外延层；在所述第一源极/漏极开口和所述第二源极/漏极开口内分别形成第一蚀刻停止层和第二蚀刻停止层；在所述第一蚀刻停止层和所述第二蚀刻停止层上分别形成第一源极/漏极区域和第二源极/漏极区域；在所述第一源极/漏极区域和所述第二源极/漏极区域之间形成栅极结构；以及利用第三接触结构替换所述牺牲外延层。在一些实施例中，形成所述第一源极/漏极开口和所述第二源极/漏极开口包括：形成所述第一源极/漏极开口以在所述鳍结构中延伸第一距离；以及形成所述第二源极/漏极开口以在所述鳍结构中延伸第二距离，其中，所述第一距离大于所述第二距离。在一些实施例中，选择性形成所述牺牲外延层包括：在所述鳍结构的位于所述第一源极/漏极开口和所述第二源极/漏极开口内的暴露表面上外延生长所述第一半导体层和所述第二半导体层；以及去除所述第二半导体层。在一些实施例中，形成所述第一蚀刻停止层和所述第二蚀刻停止层包括：在所述牺牲外延层上外延生长所述第一蚀刻停止层；以及在所述鳍结构的位于所述第二源极/漏极开口内的暴露表面上外延生长所述第二蚀刻停止层。在一些实施例中，利用所述第三接触结构替换所述牺牲外延层包括：减薄所述衬底以暴露所述牺牲外延层的背面；去除所述鳍结构以暴露所述牺牲外延层的侧壁；形成围绕所述牺牲外延层的所述侧壁的阻挡层；以及蚀刻所述牺牲外延层以形成接触开口。在一些实施例中，利用所述第三接触结构替换所述牺牲外延层包括：蚀刻所述牺牲外延层和所述第一蚀刻停止层以在所述第一源极/漏极区域的背面上形成接触开口；在所述第一源极/漏极区域的所述背面上形成硅化物层；在所述硅化物层上形成氮化硅化物层；以及在所述氮化硅化物层上形成导电层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。