具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本案的内容中包含任一在此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与含义。同样地，本案亦不仅以在此说明书所示出的各种实施例为限。

关于本文中所使用的『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。

如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本案的本意。为易于理解，在各附图中的类似组件将被指定为相同标号。

图1为根据本案一些实施例示出一种测试系统100的示意图。测试系统100包含机台120与待测电路系统140。在一些实施例中，机台120可为自动测试式样产生机(automatictest pattern generator)。机台120耦接至待测电路系统140。机台120可输出扫描输入信号SI与扫描时钟信号CKS至待测电路系统140。待测电路系统140响应于扫描输入信号SI以及扫描时钟信号CKS产生多种输出结果SO。机台120可获取该些输出结果SO，并分析该些获取输出结果SO以确认待测电路系统140中的电路的操作是否正确。

在一些实施例中，待测电路系统140包含扫描测试(scan test)装置141A、扫描测试装置141B以及多个核心(core)电路142与143，其中核心电路142为第一待测电路，且核心电路143为第二待测电路。扫描测试装置141A根据扫描时钟信号CKS接收扫描输入信号SI，并根据扫描输入信号SI中的一预定位(例如为图3中的位d[n])决定是否遮蔽扫描时钟信号CKS，以产生用于测试核心电路142的测试时钟信号CKT。基于类似操作，扫描测试装置141B可根据扫描时钟信号CKS接收扫描输入信号SI，并根据扫描输入信号SI中的一预定位决定是否遮蔽扫描时钟信号CKS，以产生用于测试核心电路143的测试时钟信号CKT。

核心电路142与核心电路143中每一者可包含具有不同设计的至少一功能性电路。例如，核心电路142包含两组扫描多任务器电路144以及扫描链电路145，其中第一组电路用于测试第一功能性电路(未示出)，且第二组电路用于测试第二功能性电路(未示出)。响应于具有第一逻辑值的扫描模式信号SM，扫描多任务器电路144输出功能性时钟信号给后续电路，以使核心电路142与核心电路143执行预定操作。应当理解，针对不同电路设计，功能性时钟信号可为不同。例如，在核心电路142中，第一组电路中的扫描多任务器电路144接收功能性时钟信号FCK1，且第二组电路中的扫描多任务器电路144接收功能性时钟信号FCK2。响应于具有第二逻辑值的扫描模式信号SM，扫描多任务器电路144输出测试时钟信号CKT给后续电路，以使核心电路142进入扫描测试。在此条件下，扫描链电路145将根据扫描输入信号SI以及测试时钟信号CKT产生前述的输出结果SO，以供机台120验证核心电路142的操作是否正确。在一些实施例中，扫描测试装置141A可传输扫描输入信号SI至核心电路142中的各个扫描链电路145。

核心电路143耦接至机台120，以接收扫描时钟信号CKS与另一扫描输入信号SI。类似于核心电路142，核心电路143包含一组用于扫描测试的扫描多任务器电路144以及扫描链电路145，其用以测试第三功能性电路(未示出)。基于前述的类似操作，扫描多任务器电路144可根据扫描模式信号SM选择性地输出测试时钟信号CKT或功能性时钟信号FCK3给后续电路，以使核心电路143执行预定操作或是进入扫描测试。在一些实施例中，扫描测试装置141B可传输扫描输入信号SI至核心电路143中的各个扫描链电路145。

图1中的核心电路的数量仅用于示例，且本案并不以此为限。在实际应用中，待测的核心电路的数量可为一或多个。在一些实施例中，测试系统100可适用于基于核封装的测试流程(core wrapper flow)。上述关于机台120、核心电路142以及核心电路143之间的设置方式用于示例，且本案并不以此为限。举例来说，在另一些应用中，依据扫描链电路的不同设置方式，扫描测试装置141A可传送扫描输入信号SI至扫描测试装置141B。

在一些相关技术中，若是待测电路用于测试的接脚的个数过少，多个待测电路需共用同一扫描时钟信号。在此情形下，机台在产生扫描输入信号前还需要确认各个待测电路的时序(clocking)是否会有冲突。如此，将导致测试效率较低。另外，若是多个待测电路的时序出现冲突，机台需要错开这些待测电路的时序以避免冲突。如此，将导致扫描输入信号中的测试式样(test pattern)的个数过多，进而增加测试的成本。相较于上述技术，如后实施例所示，通过设置扫描测试装置141A与扫描测试装置141B，机台120可设定扫描输入信号SI中的一个预定位，以弹性地设定各个待测电路的时序。如此，可避免测试成本过度增加。

图2为根据本案一些实施例示出图1的扫描测试装置141A的示意图。扫描测试装置141A包含扫描正反器电路210以及时钟门控(clock gating)电路220。扫描正反器电路210根据扫描时钟信号CKS接收扫描输入信号SI并输出接收到的扫描输入信号SI为测试信号ST。例如，扫描正反器电路210可包含多任务器212与D型正反器214。多任务器212包含用于接收一般数据DIN的第一输入端以及用于接收扫描输入信号SI的第二输入端。多任务器212根据扫描致能信号SEN输出一般数据DIN或扫描输入信号SI为输入信号SIN。当扫描致能信号SEN为第一逻辑值，多任务器212输出一般数据DIN为输入信号SIN。或者，当扫描致能信号SEN为第二逻辑值，多任务器212输出扫描输入信号SI为输入信号SIN。在此条件下，扫描测试装置141A操作于扫描测试模式。D型正反器214耦接至多任务器212，并根据扫描时钟信号CKS将接收到的输入信号SIN输出为测试信号ST。另外，多任务器212中用于接收一般数据DIN的第一输入端耦接至D型正反器214的输出端。通过上述设置方式，测试信号ST的信号值可在获取期间(如后图3所示)保持不变。上述关于扫描正反器电路210的实施方式仅用于示例，且本案并不以此为限。

时钟门控电路220根据测试信号ST中的预定位d[n]与扫描致能信号SEN选择性地遮蔽(mask)扫描时钟信号CKS，以产生测试时钟信号CKT。例如，时钟门控电路220可包含或门222以与门控电路224。或门222根据测试信号ST中的位d[n]以及扫描致能信号SEN产生控制信号VC。当扫描致能信号SEN为逻辑值1时，控制信号VC亦固定为逻辑值1。如此，门控电路224将不遮蔽扫描时钟信号CKS。当扫描致能信号SEN为逻辑值0时，或门222将根据位d[n]的逻辑值决定控制信号VC。如此，门控电路224可根据控制信号VC选择性地遮蔽扫描时钟信号CKS以产生测试时钟信号CKT。在一些实施例中，门控电路224可由积体门控电路单元(integrated clock gating cell)实施。上述关于时钟门控电路220的实施方式仅用于示例，且本案并不以此为限。在一些实施例中，机台120可在扫描输入信号SI加入该预定位d[n]，以设定核心电路142与143的时序。

图3为根据本案一些实施例示出图2的扫描正反器电路210与图1的扫描链电路145的连接关系示意图以及图1与/或图2的扫描输入信号SI、扫描时钟信号CKS、扫描致能信号SEN的波形图。

在一些实施例中，如图3(或图1)所示，前述的核心电路142与核心电路143每一者包含扫描链电路145。在此例中，核心电路142的扫描链电路145包含串接的4级扫描正反器电路SFF，且核心电路143的扫描链电路145包含串接的1级假(dummy)扫描正反器电路SFF以及3级扫描正反器电路SFF。换言之，每个扫描链电路145设定为移位4次。扫描链电路145还接收测试时钟信号CKT，并根据测试时钟信号CKT以及扫描输入信号SI产生输出结果SO。在一些实施例中，如先前图1所示，扫描正反器电路210可耦接至每一扫描链电路145的第1级扫描正反器电路SFF，以传送扫描输入信号SI。

在扫描致能信号SEN的移位期间(shift phase)，扫描致能信号SEN具有对应于逻辑值1的位准。在移位期间，待测电路系统140操作于扫描测试模式，且扫描链电路145接收扫描输入信号SI。在扫描致能信号SEN的获取期间(capture phase)，扫描致能信号SEN具有对应于逻辑值0的位准。在获取期间，扫描链电路145响应于对应的核心电路的电路行为产生输出结果SO。

在移位期间，扫描输入信号SI包含测试式样TP(例如依序包含位D_n-3、位D_n-2、位D_n-1、位D_n)以及预定位d[n]。扫描时钟信号CKS在移位期间内的多个脉冲用以触发扫描链电路145进行移位，以依序读取位D_n-3、位D_n-2、位D_n-1、位D_n以及预定位d[n]。在此例中，预定位d[n]被设定为在测试式样TP之后，且设定为移位期间内的第5个位，但本案并不以此为限。在一些实施例中，预定位d[n]可为扫描输入信号SI中的任一个位。在获取期间中，扫描时钟信号CKS具有至少一个脉冲(即设定为总是获取(always-capture)的波形)。

在此例中，假设核心电路142的电路行为在获取期间需要时序，且核心电路143的电路行为在获取期间不需时序。在第一情形下，机台120设定预定位d[n]为逻辑值1。在移位期间结束时，扫描正反器电路210将锁存具有逻辑值1的预定位d[n]。响应于此预定位d[n]，时钟门控电路220不遮蔽扫描时钟信号CKS在获取期间内的脉冲以产生测试时钟信号CKT。如此，机台120可得到用于验证核心电路142的输出结果SO。或者，在第二情形下，机台120设定预定位d[n]为逻辑值0。在移位期间结束时，扫描正反器电路210将锁存具有逻辑值0的预定位d[n]。响应于此预定位d[n]，时钟门控电路220遮蔽扫描时钟信号CKS在获取期间内的脉冲以产生测试时钟信号CKT。如此，机台120可得到用于验证核心电路143的输出结果SO。

通过上述机制，机台120可固定输出具有总是获取的波形的扫描时钟信号CKS，并通过预定位d[n]设定各个待测电路的时序。如此一来，可避免测试成本增加，并增进扫描测试的弹性。

上述关于扫描正反器电路210与扫描链电路145的连接方式以及预定位d[n]的位位置皆用于示例。依据不同应用或测试需求，扫描正反器电路210与扫描链电路145的连接方式以及预定位d[n]的位位置可进行相应调整。在一些实施例中，上述的位(与/或预定位)可为具有一预定形式的数字数据所对应的一数据值。

图4为根据本案一些实施例示出的一种扫描测试方法400的流程图。在操作S410，根据扫描时钟信号接收扫描输入信号并输出接收到的该扫描输入信号为测试信号。在操作S420，根据测试信号中的预定位与扫描致能信号选择性地遮蔽扫描时钟信号，以产生用于测试至少一核心电路的测试时钟信号。

上述操作S410以及S420的说明可参照前述各个实施例，故不重复赘述。上述扫描测试方法400的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本案的各实施例的操作方式与范围下，在扫描测试方法400下的各种操作当可适当地增加、替换、省略或以不同顺序执行。

综上所述，本案一些实施例所提供的扫描测试装置与扫描测试方法采用一组小面积的控制电路以及预定位来设定各个待测电路的时序。如此，可在不过度增加测试成本下，更有弹性与有效率的对多个不同待测电路进行测试。

虽然本案的实施例如上所述，然而该些实施例并非用来限定本案，本技术领域技术人员可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的权利要求所界定者为准。

【符号说明】

100：测试系统

120：机台

140：待测电路系统

141A、141B：扫描测试装置

142，143：核心电路

144：扫描多任务器电路

145：扫描链电路

CKS：扫描时钟信号

CKT：测试时钟信号

FCK1、FCK2、FCK3：功能性时钟信号

SM：扫描模式信号

SO：输出结果

210：扫描正反器电路

212：多任务器

214：D型正反器

220：时钟门控电路

222：或门

224：门控电路

DIN：一般数据

D_n-3、D_n-2、D_n-1、D_n：位

d[n]：预定位

SEN：扫描致能信号

SIN：输入信号

ST：测试信号

VC：控制信号

SFF：扫描正反器电路

TP：测试式样

400：扫描测试方法

S410、S420：操作。