具体实施方式

应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图说明本发明的具体实施方式。

本实施例中，高速状态逻辑分析系统的通道数是136，其中，有128个数据通道，8个时钟通道，其最大定时分析速率是50GSPS，最高状态时钟频率为2GHz。

高速状态分析系统的硬件设计框图如图1所示，包括采集单元、调节单元、时钟沿识别单元、压缩单元和存储单元；所述调节单元连接采集单元和时钟沿识别单元，压缩单元连接时钟沿识别单元和存储单元。

时钟通道和数据通道进入采集单元实现50GSPS采样率的采样，再调节单元调节保持时间和建立时间。

之后对时钟上升沿位置识别，将其作为数据有效的标志位，并将其适当压缩后存入存储单元。

在本实施例中：

（1）采集单元

使用两个相位相差180°的GTY高速收发口对数据通道/时钟通道进行采样，每个高速收发口速率为25GSPS，经过串并转换分别得到128位采样数据。将采集到的数据/时钟进行拼接可得50GSPS采样速率，此时数据为256位宽。

（2）调节单元

将本时刻采集到的256位宽时钟通道的数据，与上一时刻和下一时刻采集到的256位宽时钟通道的数据进行拼接，左移或右移后再截取256位宽的时钟通道的数据，实现建立时间和保持时间均为20ps步进的调节。此时，在时钟上升沿进行采集数据。

（3）时钟沿识别单元

采集到的256位时钟信号相邻位进行异或运算，并与当前位相与，可将上升沿位置置1，非上升沿位置置0，得到一个255位的时钟上升沿检测数据，以此作为数据有效的标志位。

（4）压缩单元

因为采样速率达50GSPS，而最大状态时钟仅为2GHz，可将数据通道的数据根据数据有效标志位进行8倍压缩，得到32位宽数据，减少数据处理量。

（5）存储单元

为了方便存储，根据数据有效的标志位，对有效数据进行前移，使32位宽数据的前n位（包括第n位）为有效数据，n位以后的数据为无效数据。同时建立一个数据缓冲区，每次以有位数据个数为地址增量存入有效数据。当有效数据存够一定位数，在下一时刻存入FIFO。

本发明中采用FPGA内部的高速收发器作为采集单元。具体为Virtex UltraScale+系列FPGA的GTY收发器，可实现25Gbps的采样速率。通过给高速收发口不同QUAD相位相差180°的参考时钟，可实现两路相位相差180°的25GSPS采样速率。将这两路进行数据拼接，即可实现50GSPS采样率。每路25GSPS采样速率经高速收发口串转并降速处理后可转换为低速128位宽的数据。故50GSPS采样速率经拼接后转换为256位宽的数据。

本发明以50GSPS的采样速率高速采集一个时钟通道和多个数据通道。

为实现保持时间和建立时间的调节，可先将状态时钟延迟或提前，再采集对应时钟上升沿位置的数据。

将三个时刻的时钟通道的数据进行拼接，n-1时刻的256位数据作为最低位，n+1时刻的256位数据作为最高位，n时刻的256位数据放置在n-1时刻和n+1时刻之间（默认最低位为最先采集到的数据），可得到768位宽的时钟通道的数据。按照设定值将其进行左移或者右移（左移和右移均不能超过256位），每移动一位可实现20ps的调整。取移位后的第257位数据至第512位数据，将其作为n时刻的256位时钟通道的数据。如图3所示，该图为时钟沿前移20ps的示意图。

在本实施例中，拼接都是将这一个数据的开始直接接在上一个数据的尾后。

在时钟沿识别单元中，在每个采样时钟将256位宽数据两两异或并和当前位相与，如下式所示：

edge_clk[i] = (clk[i-1]^clk[i])&&clk[i]

式中，edge_clk[i]表示数据有效的标志位数据，clk[i-1]表示采集到的256位时钟信号的上一时刻的相邻位数据，clk[i]表示当前采集到的256位时钟信号的数据。

可实现在时钟上升沿的位置将该位置1，其他位置0，该数据可作为数据通道数据有效标志位。

因为采样速率为50Gbps，远高于2GHz状态时钟，故可对采集的时钟通道数据和数据通道数据进行压缩。在本方案中，根据数据有效标志位，将数据进行8倍压缩，降低数据处理量，得到32位宽的数据（其中包含无效数据和有效数据），同时，也将数据有效位进行压缩。

数据有效标志位宽为256位，以连续的8位为1组，可分为32组。因为采样速率远高于状态分析时钟速率，所以，连续的8位中只有一个数据有效标志位，可将连续的8bit按位或，将该值作为该组的数据有效标志位。将32组数据有效标志位重新组合，即可得压缩后的32位宽的数据有效标志位。

数据通道数据位宽为256位，以连续的8位为1组，可分为32组。同样，数据位宽可随数据有效标志位进行位宽压缩，将同组的数据有效标志位和数据按位与，此时无效数据位被清零，再将该8bit数据按位或，可求得该组的数据。将32组数据重新组合，即可得压缩后的32位宽的数据。

因为无法在一个时钟周期完成同时判断32位的数据是否有效。故先对32位的数据和数据有效标志进行移位，使前n位数据（包括第n位）全为有效数据，后面全为无效数据。

如果当前位与当前位之前的数据有效标志位有0，则数据有效标志和数据由最高位向最低位移位一位，若最高位也发生移位，则最高位移位输入0，移位图示如图4所示。

每次最多整体移位一次，为实现前n位（包括第n位）全为有效位，则固定移位32次，此时前n位必定全为有效位。同时，可根据此时数据有效标志位下降沿位置求出有效数据个数。

如图5所示，定义一个数据缓冲区，由于FPGA无法存储位宽未知的数据，故每次存储位宽一定的数据，当满128位宽数据时存至FIFO。每次数据位宽压缩为32位，则数据缓冲区位宽至少为160位。同时，每次存储数据的首位地址以上次存储数据中有效位数的个数为增量，直至有效位数存够128位，再存入FIFO。若第n次要存的数据地址超过128，则截断后从地址零开始在数据缓冲区存储。

本发明是在逻辑分析仪中实现高速状态分析的方法，通过对数据通道/时钟通道时间交替采样，利用25GSPS的高速收发口实现了50GSPS的采样率。高速收发口将高速串行数据转换为低速并行数据，将时钟通道采集到的信号拼接后左移和右移即可实现建立时间和保持时间的调节，调节步进为20ps。

利用组合逻辑将时钟通道的数据相邻位异或处理可以得到时钟上升沿数据，将其作为数据通道数据有效的标志位。因为50GSPS的采样率远高于2GHz状态时钟频率，因此，可根据数据有效标志位对数据通道的数据进行压缩。为方便存储，将压缩后的数据进行移位，使前n位全为有效数据。建立数据缓冲区域，每次以有效数据的个数为地址增量进行存储。存储够一定位数后在下一时刻存入FIFO。

需要说明的是，对于前述的各个方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某一些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和单元并不一定是本申请所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其他实施例的相关描述。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、ROM、RAM 等。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。