宽带高速电平转换电路及高速时钟芯片
阅读说明：本技术 宽带高速电平转换电路及高速时钟芯片 (Broadband high-speed level switching circuit and high-speed clock chip ) 是由 林甲富 许明伟 樊晓兵 于 2021-07-01 设计创作，主要内容包括：本发明的宽带高速电平转换电路及高速时钟芯片,电流镜模块为第一NMOS晶体管和第二NMOS晶体管提供了稳定的输入电流,当第一电阻和第二电阻的电阻值确定时,第一NMOS晶体管和第二NMOS晶体管的源极电压恒定,第一NMOS晶体管和第二NMOS晶体管的栅极电压为外部输入的逻辑信号的电压,在源极电压和电流均恒定的情况下,第一NMOS晶体管和第二NMOS晶体管的漏极电压根据外部输入的逻辑信号的电压进行自适应调节,能够适应变化幅度较大的外部逻辑信号,同时,无需设置高压保护电路,在实现电平转换的同时实现了电路的简化。(According to the broadband high-speed level switching circuit and the high-speed clock chip, the current mirror module provides stable input current for the first NMOS transistor and the second NMOS transistor, when the resistance values of the first resistor and the second resistor are determined, the source voltages of the first NMOS transistor and the second NMOS transistor are constant, the grid voltages of the first NMOS transistor and the second NMOS transistor are the voltages of the logic signals input externally, under the condition that the source voltages and the currents are constant, the drain voltages of the first NMOS transistor and the second NMOS transistor are adjusted in a self-adaptive mode according to the voltages of the logic signals input externally, the external logic signals with large change amplitude can be adapted, meanwhile, a high-voltage protection circuit is not required, and the simplification of the circuit is realized while level switching is realized.)
【
技术领域
】本发明涉及模拟集成电路技术领域，尤其涉及一种宽带高速电平转换电路及高速时钟芯片。
【
背景技术
】在模拟集成电路应用中，在同一个集成电路芯片内】有多个不工工作供电电压的模块、即电压域，例如，需要将第一电路的工作在第一电压的第一逻辑信号输入到工作电压为第二电压的第二电路内，第二电路很可能无法正确接收第一逻辑信号或无法正确判别第一逻辑信号，并且，当第一逻辑信号的工作电压过高时，有可能对第二电路的器件造成损伤，因此，需要在芯片上设置用于将第一逻辑信号进行转换的电平转换电路。
现有技术中的电平转换电路在进行信号转换时，只能适应低速逻辑信号，无法适应高速逻辑信号，并且，针对电压变化幅度较大的外部高速逻辑信号(例如，输入范围峰值在0.2V～3V)，在电平转换电路中设置了对低压高速器件进行保护的高压保护电路，不利于电平转换电路的简化。
【
发明内容
】本发明的目的在于提供一种宽带高速电平转换电路、多级电平转换电路及芯片，以解决现有技术中电平转换电路无法同时实现高适应性和简化性的技术问题。
本发明的技术方案如下：提供一种宽带高速电平转换电路，包括：
与电流源连接的第一线路；
电流镜模块，包括电流输出端以及与所述第一线路连接的电流输入端；
第一接口模块，包括第一NMOS晶体管和与所述第一NMOS晶体管的栅极耦合的第一输入节点，所述第一NMOS晶体管的漏极与所述电流输出端耦合并经第一电阻与第二线路连接；
第二接口模块，包括第二NMOS晶体管和与所述第二NMOS晶体管的栅极耦合的第二输入节点，所述第二NMOS晶体管的漏极与所述电流输出端耦合并经第二电阻与所述第二线路连接；
设于所述第一NMOS晶体管的源极与所述第一电阻之间的第一输出节点；
以及，设于所述第二NMOS晶体管的源极与所述第二电阻之间的第二输出节点。
优选地，所述第一接口模块还包括设于所述第一NMOS晶体管的栅极与所述第一输入节点之间的第三电阻。
优选地，所述第二接口模块还包括设于所述第二NMOS晶体管的栅极与所述第二输入节点之间的第四电阻。
优选地，所述电流镜模块包括第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管的源极与所述第一线路耦合，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极耦合，所述第二PMOS晶体管的漏极与所述电流输出端耦合，所述第一PMOS晶体管的衬底与所述第二PMOS晶体管的衬底连接后与所述第一线路连接。
优选地，所述电流镜模块还包括第三PMOS晶体管，所述第三PMOS晶体管的源极和衬底分别与所述第一线路连接，所述第三PMOS晶体管的漏极与所述第一PMOS晶体管的栅极连接。
优选地，所述宽带高速电平转换电路还包括第四PMOS晶体管和第五PMOS晶体管，所述第四PMOS晶体管的源极和衬底分别与所述第一线路连接，所述第五PMOS晶体管的源极和衬底分别与所述第一线路连接。
本发明的另一技术方案如下：提供一种宽带高速电平转换电路，包括至少两个转换单元，每个所述转换单元包括：
电流输入线路；
电流镜模块，包括电流输出端以及与所述电流输入线路连接的电流输入端；
第一接口模块，包括第一NMOS晶体管和与所述第一NMOS晶体管的栅极耦合的第一输入节点，所述第一NMOS晶体管的漏极与所述电流输出端耦合并经第一电阻与下一级转换单元的电流输入线路连接；
第二接口模块，包括第二NMOS晶体管和与所述第二NMOS晶体管的栅极耦合的第二输入节点，所述第二NMOS晶体管的漏极与所述电流输出端耦合并经第二电阻与下一级转换单元的电流输入线路连接；
设于所述第一NMOS晶体管的源极与所述第一电阻之间的第一输出节点；
以及，设于所述第二NMOS晶体管的源极与所述第二电阻之间的第二输出节点；
其中，最上一级的所述转换单元的电流输入线路与电流源连接。
优选地，每个所述电流镜模块包括第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管的源极与所述电流输入线路耦合，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极耦合，所述第二PMOS晶体管的漏极与所述电流输出端耦合，所述第一PMOS晶体管的衬底与所述第二PMOS晶体管的衬底连接后与所述电流输入线路连接。
本发明的另一技术方案如下：提供一种高速时钟芯片，包括至少一个上述的宽带高速电平转换电路，每个所述宽带高速电平转换电路的第一输入节点和第二输入节点分别与外部芯片连接，用于接收外部芯片发送的一组高速信号。
优选地，所述外部芯片发送的高速信号的范围为0～a，其中，a为外部工作最大电压区间内的摆幅。
本发明的宽带高速电平转换电路及高速时钟芯片，包括：与电流源连接的第一线路；电流镜模块，包括电流输出端以及与所述第一线路连接的电流输入端；第一接口模块，包括第一NMOS晶体管和与所述第一NMOS晶体管的栅极耦合的第一输入节点，所述第一NMOS晶体管的漏极与所述电流输出端耦合并经第一电阻与第二线路连接；第二接口模块，包括第二NMOS晶体管和与所述第二NMOS晶体管的栅极耦合的第二输入节点，所述第二NMOS晶体管的漏极与所述电流输出端耦合并经第二电阻与所述第二线路连接；设于所述第一NMOS晶体管的源极与所述第一电阻之间的第一输出节点；设于所述第二NMOS晶体管的源极与所述第二电阻之间的第二输出节点，通过上述方式，电流镜模块为第一NMOS晶体管和第二NMOS晶体管提供了稳定的输入电流，当第一电阻和第二电阻的电阻值确定时，第一NMOS晶体管和第二NMOS晶体管的源极电压恒定，第一NMOS晶体管和第二NMOS晶体管的栅极电压为外部输入的逻辑信号的电压，在源极电压和电流均恒定的情况下，第一NMOS晶体管和第二NMOS晶体管的漏极电压根据外部输入的逻辑信号的电压进行自适应调节，当外部输入的逻辑信号的电压较低时，第一NMOS晶体管和第二NMOS晶体管在饱和区工作，当外部输入的逻辑信号的电压较高时，第一NMOS晶体管和第二NMOS晶体管在线性工作区工作，能够适应变化幅度较大的外部逻辑信号，同时，无需设置高压保护电路，在实现电平转换的同时实现了电路的简化。
【
附图说明
】图1为本发明第一实施例的宽带高速电平转换电路的结构示意图；
图2为本发明第二实施例的宽带高速电平转换电路的结构示意图；
图3为本发明第三实施例的高速时钟芯片的结构示意图。
【
具体实施方式
】
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
图1为本发明第一实施例的宽带高速电平转换电路的结构示意图，如图1所示，该宽带高速电平转换电路100包括第一线路11、第二线路12、电流镜模块20、第一接口模块31、第二接口模块32、第一电阻R1、第二电阻R2、第一输出节点41和第二输出节点42。
其中，第一线路11与电流源连接，电流镜模块20与第一线路11连接，电流镜模块20包括电流输入端21和电流输出端22，电流输入端21与第一线路11连接，电流输出端22分别与第一接口模块31和第二接口模块32连接，电流镜模块20确保从电流输出端22输出的控制电流与电流输入端21接收的参考电流相等，电流镜模块20为第一接口模块31和第二接口模块32连接提供稳定的工作电流。
其中，第一接口模块31包括第一NMOS晶体管Q1和第一输入节点311，第一NMOS晶体管Q1的栅极与第一输入节点311耦合，外部的高速逻辑控制信号从第一输入节点311输入至第一接口模块31，第一NMOS晶体管Q1的漏极与电流输出端22耦合，第一NMOS晶体管Q1的源极经第一电阻R1与第二线路12连接。类似地，第二接口模块32包括第二NMOS晶体管Q2和第二输入节点321，第二NMOS晶体管Q2的栅极与第二输入节点321耦合，外部的高速逻辑控制信号从第二输入节点321输入至第二接口模块32，第二NMOS晶体管Q2的漏极与电流输出端22耦合，第二NMOS晶体管Q2的源极经第二电阻R2与第二线路12连接。
其中，第一输出节点41设于所述第一NMOS晶体管Q1的源极与所述第一电阻R1之间，第二输出节点42设于所述第二NMOS晶体管Q2的源极与所述第二电阻R2之间。
在本实施例中，第二线路12可以接地，也可以连接其他电路，例如，第二线路12的电流可以作为下一级放大电路的偏执电流。
在本实施例中，通过电流镜模块20流入第一NMOS晶体管Q1和第二NMOS晶体管Q2的控制电流趋于恒定，当第一电阻R1和第二电阻R2的电阻值确定时，控制电流在电流输出端22分成两路大小确定的工作电流，第一路工作电流经过第一NMOS晶体管Q1和第一电阻R1，第二路工作电流经过第二NMOS晶体管Q2和第二电阻R2，第一输出节点41的电压与第一NMOS晶体管Q1的源极电压相等，当第一路工作电流和第一电阻R1的电阻值确定时，第一输出节点41的电压与第一NMOS晶体管Q1的源极电压趋于恒定；类似地，第二输出节点42的电压与第二NMOS晶体管Q2的源极电压相等，当第二路工作电流和第二电阻R2的电阻值确定时，第二输出节点42的电压与第二NMOS晶体管Q2的源极电压趋于恒定。
在本实施例中，第一NMOS晶体管Q1的栅极电压与外部的高速逻辑控制信号的电压相关，在流经第一NMOS晶体管Q1的第一路工作电流以及第一NMOS晶体管Q1的源极电压均趋于恒定的情况下，第一NMOS晶体管Q1的漏极电压能够根据高速逻辑控制信号的电压进行自适应调节。第二NMOS晶体管Q2的栅极电压与外部的高速逻辑控制信号的电压相关，在流经第二NMOS晶体管Q2的第二路工作电流以及第二NMOS晶体管Q2的源极电压均趋于恒定的情况下，第二NMOS晶体管Q2的漏极电压能够根据高速逻辑控制信号的电压进行自适应调节。
具体地，本实施例的宽带高速电平转换电路100在使用过程中，设置外部的高速逻辑控制信号的电压高于第一NMOS晶体管Q1和第二NMOS晶体管Q2的阈值电压，当外部的高速逻辑控制信号的电压较低时，例如可以为0.2～0.5V，第一NMOS晶体管Q1和第二NMOS晶体管Q2在饱和区工作，呈现源极跟随状态，第一输出节点41和第二输出节点42输出的信号电压趋于恒定，例如可以为0～1V；当外部的高速逻辑控制信号的电压较高时，例如可以为0.5～2.5V，由于栅极电压升高，工作电流和源极电压不变，漏极电压降低，第一NMOS晶体管Q1和第二NMOS晶体管Q2进入线性工作区，在线性工作区间时，栅极的信号只能通过电容耦合到达输出，第一输出节点41和第二输出节点42输出的信号电压趋于恒定，例如可以为0～1V。在本实施例中，第一NMOS晶体管Q1和第二NMOS晶体管Q2能够根据外部的高速逻辑控制信号的电压调整自己的工作区间，能够适应变化幅度较大的外部逻辑信号，无需设置高压保护电路，在实现电平转换的同时实现了电路的简化。
在一个可选的实施方式中，请继续参阅图1所示，所述第一接口模块31还包括设于所述第一NMOS晶体管Q1的栅极与所述第一输入节点311之间的第三电阻R3；所述第二接口模块32还包括设于所述第二NMOS晶体管Q2的栅极与所述第二输入节点321之间的第四电阻R4。通过第三电阻R3的设置，可以调节输入至第一NMOS晶体管Q1的栅极的信号电压；通过第四电阻R4的设置，可以调节输入至第二NMOS晶体管Q2的栅极的信号电压。
在本实施例中，电流镜模块20的电流输出端22的电压由第一NMOS晶体管Q1的漏极电压和第二NMOS晶体管Q2的源极电压共同决定，而第一NMOS晶体管Q1的漏极电压和第二NMOS晶体管Q2的源极电压会随着高速逻辑控制信号的电压变化而变化，本实施例通过控制电流镜模块20中沟道长度使得电流镜模块20需要尽量不受电流输出端22的电压变化的影响，于是，在本实施例中，电流镜模块20可以采用但不限于以下实现方式，具体地，电流镜模块20包括第一PMOS晶体管Q3和第二PMOS晶体管Q4，所述第一PMOS晶体管Q3的源极与所述第一线路11耦合，所述第一PMOS晶体管Q3的漏极与所述第二PMOS晶体管Q4的源极耦合，所述第二PMOS晶体管Q4的漏极与所述电流输出端22耦合，所述第一PMOS晶体管Q3的衬底与所述第二PMOS晶体管Q4的衬底连接后与所述第一线路11连接。进一步地，所述电流镜模块20还包括第三PMOS晶体管Q5，所述第三PMOS晶体管Q5的源极和第三PMOS晶体管Q5的衬底分别与所述第一线路11连接，所述第三PMOS晶体管Q5的漏极与所述第一PMOS晶体管Q3的栅极连接。以上为本实施例中电流镜模块20的一种具体实现方式，本领域技术人员应当理解，电流镜模块20还可以采用其他的实现方式，只要能够满足向第一接口模块31和第二接口模块32输出稳定的控制电流即可。
在一个可选的实施方式中，所述宽带高速电平转换电路100还包括第四PMOS晶体管Q6和第五PMOS晶体管Q7，所述第四PMOS晶体管Q6的源极和衬底分别与所述第一线路11连接，所述第五PMOS晶体管Q7的源极和衬底分别与所述第一线路连接。
图2为本发明第二实施例的宽带高速电平转换电路的结构示意图，如图2所示，该宽带高速电平转换电路200包括至少两个转换单元200a，每个所述转换单元200a的结构与第一实施例的宽带高速电平转换电路100结构相似，在本实施例的附图2中，结构相同的电器元件采用与图1相同的标号，不同的转换单元200a采用级联模式，每个转换单元200a包括电流输入线路51、电流镜模块20、第一接口模块31、第二接口模块32、第一电阻R1、第二电阻R2、第一输出节点41和第二输出节点42，其中，电流镜模块20与电流输入线路51连接，电流镜模块20包括电流输入端21和电流输出端22，电流输入端21与电流输入线路51连接，电流输出端22分别与第一接口模块31和第二接口模块32连接，电流镜模块20确保从电流输出端22输出的控制电流与电流输入端21接收的参考电流相等，电流镜模块20为第一接口模块31和第二接口模块32连接提供稳定的工作电流。
其中，第一接口模块31包括第一NMOS晶体管Q1和第一输入节点311，第一NMOS晶体管Q1的栅极与第一输入节点311耦合，外部的高速逻辑控制信号从第一输入节点311输入至第一接口模块31，第一NMOS晶体管Q1的漏极与电流输出端22耦合，第一NMOS晶体管Q1的源极经第一电阻R1与下一级转换单元200a的电流输入线路51连接。类似地，第二接口模块32包括第二NMOS晶体管Q2和第二输入节点321，第二NMOS晶体管Q2的栅极与第二输入节点321耦合，外部的高速逻辑控制信号从第二输入节点321输入至第二接口模块32，第二NMOS晶体管Q2的漏极与电流输出端22耦合，第二NMOS晶体管Q2的源极经第二电阻R2与下一级转换单元200a的电流输入线路51连接。
在本实施例的每个转换单元200a中，自身的电流输入线路51相当于第一实施例的第一线路11，下一级转换单元200a的电流输入线路51相当于第一实施例的第二线路12，最上一级的所述转换单元200a的电流输入线路51与电流源连接，电流镜模块20、第一接口模块31、第二接口模块32、第一电阻R1、第二电阻R2、第一输出节点41和第二输出节点42的结构及连接关系具体参见第一实施例，在此不进行一一赘述。
图3为本发明第三实施例的高速时钟芯片的结构示意图，如图3所示，该高速时钟芯片300包括至少一个宽带高速电平转换电路100，每个所述宽带高速电平转换电路的第一输入节点311和第二输入节点321外部芯片连接，用于接收一组高速信号，其中，所述高速信号的范围为0～a，其中，a为外部工作最大电压区间内的摆幅，例如高速信号的范围为0.2V～3V。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：一种锁相环的自校正方法及电路结构