阅读说明：本技术 存储器阵列和用于形成存储器阵列的方法 (Memory array and method for forming a memory array ) 是由 J·D·霍普金斯 J·B·德胡特 D·法兹尔 N·M·洛梅利 于 2020-04-03 设计创作，主要内容包括：一种用于形成存储器阵列的方法包括在衬底顶上形成导电层,其中所述导电层中包括开口。绝缘体层在所述导电层顶上形成,且所述绝缘体层包括向下延伸到所述导电层中的所述开口中的绝缘体材料。包括竖直交替的绝缘层和字线层的堆叠形成在所述绝缘体层上方。形成包括沟道材料的延伸穿过所述绝缘层和所述字线层的串。所述串的所述沟道材料直接电耦合到所述导电层中的导电材料。公开了与方法无关的结构。(A method for forming a memory array includes forming a conductive layer atop a substrate, wherein the conductive layer includes an opening therein. An insulator layer is formed atop the conductive layer, and the insulator layer includes insulator material that extends downward into the opening in the conductive layer. A stack including vertically alternating layers of insulation and word lines is formed over the insulator layer. A string is formed that includes channel material extending through the insulating layer and the word line layer. The channel material of the string is directly electrically coupled to conductive material in the conductive layer. A method-independent structure is disclosed.)

具体实施方式

本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如是在阵列下方具有外围控制电路系统(例如，阵列下CMOS(CMOS-under-array))的NAND或其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖一种与制造方法无关的存储器阵列(例如NAND架构)。参考可视为“后栅”或“替换栅”过程的图1-19来描述第一实例方法实施例。

图1和2展示在形成晶体管和/或存储器单元(尚未展示)的竖向延伸串阵列12的方法中的包括基底衬底11的构造10。基底衬底11具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，本文以电学方式)材料中的任何一或多者。各种材料竖向形成于基底衬底11上。材料可在图1和2描绘的材料的旁边、竖向内侧或竖向外侧。举例来说，其它部分制造或整体制造的集成电路部件可提供于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串阵列(例如，阵列12)内的部件的控制电路系统和/或其它外围电路系统，且所述电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。

构造10包括已形成于衬底11上方的导电层16。实例导电层16展示为包括金属材料19(例如，900埃且为WSi_x)上方的导电材料17(例如，2,000埃的导电掺杂的半导电材料，例如导电掺杂的多晶硅)。导电层16可包括用于控制对将形成于阵列12内的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或公共源极线或板)的部分。

参看图3和4，开口15已(例如，通过蚀刻)形成于导电层16中。在一个实施例中，阵列12可被视为包括串位置27(例如，存储器单元串位置)，其中多个开口15在个别串位置27的侧向外侧。仅举例来说，串位置27展示为以每行四个位置27的交错行群组或列布置。可使用任何替代性现有或将来开发的布置和构造。在一个实施例中且如所展示，多个开口15包围个别串位置27且数目至少是三，在一个此类实施例中，数目至少是四，在一个此类实施例中，数目至少是六，且在如所展示的一个实施例中，数目仅为六。在关于包围的一个实施例中，此类多个开口15由侧向紧邻的个别串位置27共享，且在一个实施例中，围绕个别串位置27等距地间隔开。在一些实施例中，开口15可被视为围绕个别串位置27分组，且可在此类分组中具有上文所描述且如所展示的布置中的任一者。

参考图5，绝缘体层21已形成于导电层16的顶部，且包括向下延伸到导电层16中的开口15中的绝缘体材料13。可使用任何绝缘材料，其中二氧化硅仅为一个实例。在一个实施例中且如所展示，绝缘体材料13完全填充导电层16中的开口15。在一个实施例中且如所展示，开口15和其中的绝缘体材料13并不延伸穿过导电层16。在一个此类实施例中，开口15和其中的绝缘体材料13延伸穿过不超过导电层16的最大厚度的50％。在一个实施例中，导电层16具有大于600埃的最大厚度，且其中的开口15和绝缘体材料13延伸穿过不小于600埃的导电层16。在一个实施例中，开口15和其中的绝缘体材料13延伸穿过导电层16(未展示)。

参考图6，包括竖直交替的绝缘层20和字线层22的堆叠18形成于绝缘体层21上方。每一层20和22的实例厚度是25到60纳米。仅展示少量的层20和22，其中堆叠18更可能包括几十、一百或更多等个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导电层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最低的字线层22之下和/或在最上面的字线层22之上。无论如何，在此处理点处，字线层22可能不包括导电材料，且绝缘层20可能不包括绝缘材料或可能不绝缘。实例字线层22包括可完全或部分牺牲的第一材料26(例如，氮化硅)。实例绝缘层20包括第二材料24(例如，二氧化硅)，所述第二材料的成分与第一材料26的成分不同且所述第二材料可完全或部分牺牲。仅展示一个堆叠18，但多于一个堆叠18可在衬底11上方或下方在堆叠18上方或下方(未展示)。

参看图7和8，已在串位置27中穿过绝缘层20和字线层22蚀刻沟道开口25。在一个实施例中，沟道开口已蚀刻到绝缘体层21中，且在一个此类实施例中，穿过所述绝缘体层。沟道开口25(以及随后形成于其中的串，如下文所描述)可延伸到导电层16中或可能不延伸到所述导电层中。在一个实施例中，可初始地形成牺牲插塞(例如，元素钨，且未展示)以延伸穿过串位置27中的导电层16。沟道开口25可形成于其上且理想地停止在此类牺牲插塞上或牺牲插塞内。此后，可移除此类牺牲插塞(例如，通过相对于其它暴露的材料选择性地蚀刻)，由此在此类移除动作之后留下空隙空间(未展示)。在此类实施例中，沟道开口25可由此有效地延伸穿过此类个别空隙空间以停在导电层16的最上表面上或至少接近所述最上表面。

晶体管沟道材料竖向地沿着绝缘层和字线层形成于个别沟道开口中且与导电层中的导电材料直接电耦合。所形成的阵列的个别存储器单元可包括栅极区(例如控制栅极区)和侧向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)侧向处于沟道材料与存储材料之间。

图9和10展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34竖向地沿着绝缘层20和字线层22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别沟道开口25内沉积所述晶体管材料的相应薄层、随后将此类背部至少平坦化到堆叠18的最上表面来形成。沟道材料36已竖向地沿着绝缘层20和字线层22形成于沟道开口25中。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。如所展示，可进行冲压蚀刻以从沟道开口25的基底移除材料30、32和34以露出导电层16，使得沟道材料36直接抵靠导电层16的导电材料19。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可通过单独的导电互连件(未展示)直接电耦合到材料19。沟道开口25展示为包括径向中心实心电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。

参考图11和12，穿过堆叠18到导电层16(例如，通过各向异性蚀刻)形成水平伸长的沟槽40。

参考图13，已相对于材料24、30、32、34、36和38对字线层22的材料26(未展示)进行选择性蚀刻(例如，使用液体或蒸汽H₃PO₄作为主要蚀刻剂，其中材料26是氮化硅且材料24是二氧化硅)。

传导材料最终形成于字线层22中，且所述传导材料将包括待形成的个别字线的传导材料。图14展示此类实例实施例，其中传导材料48已通过沟槽40形成于字线层22中。可使用任何合适的传导材料48，例如金属材料和/或导电掺杂的半导电材料中的一者或两者。仅在一个实例实施例中，传导材料48包括第一沉积共形氮化钛衬里(未展示)，随后沉积另一成分金属材料(例如元素钨)。

参考图15-17，已从个别沟槽40中移除传导材料48。如此引起字线29和个别晶体管和/或存储器单元56的竖向延伸串49的形成。晶体管和/或存储器单元56的大致位置在图17中用括号指示，而一些在图15和16中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。传导材料48可视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图17)。在描绘的实施例中，控制栅极区52包括个别字线29的个别部分。材料30、32和34可视为侧向处于控制栅极区52与沟道材料36之间的存储器结构65。

电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式中，电荷阻挡件可阻止电荷载流子从存储材料(例如浮动栅极材料、电荷捕集材料等)传向控制栅极，且在擦除模式中，电荷阻挡件可阻止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为另外的实例，电荷阻挡区可包括存储材料(例如材料32)的侧向(例如径向)外部部分，其中此类存储材料是绝缘的(例如在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(当存在时)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的侧向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。

参考图18和19，材料57(电介质和/或含硅，例如未掺杂多晶硅)已形成于个别沟槽40中。

可相对于上文所描述的实施例使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。

其中具有材料13的开口15可提供锚定功能以限制或阻止堆叠18和/或层21从导电层16分层的任何倾向。在一些先前构造中，串49用于通常通过形成于导电层16中来提供此类锚定功能。在一些情况下，需要串49极少或根本不延伸到导电层16中。在此类情况下，开口15和其中的材料13可提供足够的锚定功能，由此，串49不必提供任何此类锚定功能。

以上实例实施例展示其中具有绝缘体材料13的导电层16中的开口15，所述绝缘体材料包括竖直侧壁(例如，在从个别开口15的顶部到底部连续竖直的一个实施例中)。替代地，可使用竖直或其它定向的侧壁，其在导电层16的最上表面与最下表面之间的某处具有台阶(未展示)。另外，导电层16中的其中含绝缘体材料13的开口15在其相应底部处可比在其相应顶部处更宽，或在其相应顶部处比在其相应底部处更宽。分别具有开口15a和15b的分别为此类实施例构造10a和10b的实例分别在图20和21中展示。已在适当时使用上文所描述实施例的相同编号，其中分别用后缀“a”和“b”指示一些构造差异。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。

本发明的实施例涵盖与制造方法无关的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的任一属性。同样地，上文所描述的方法实施例可并入有且形成相对于装置实施例描述的属性中的任一者。

在一个实施例中，存储器阵列(例如，12)包括导电层(例如，16)，所述导电层中包括开口(例如，15)。绝缘层(例如，21)在导电层顶上，且包括向下延伸到导电层中的开口中的绝缘体材料(例如，13)。包括竖直交替的绝缘层(例如，20)和字线层(例如，22)的堆叠(例如，18)形成于绝缘体层上方。包括沟道材料(例如，36)的串(例如，49)延伸穿过绝缘层和字线层。串的沟道材料直接电耦合到导电层中的导电材料(例如，17/19)。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。

上述处理或构造可视为与部件阵列相关，所述部件阵列形成为底层的基底衬底上方或作为底层的基底衬底的部分的此类部件的单个堆叠或单个叠组或在所述单个堆叠或单个叠组内(但所述单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类部件的控制和/或其它外围电路系统还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，部件的阵列在不同堆叠/叠组中相对于彼此可相同或不同。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。另外，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。

上文所论述的组件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、载具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、航空器等。

在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可相对于此在制造期间处理衬底，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面的方向(即，与所述表面不形成度数)且可相对于此在制造期间处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此大体上垂直的方向，且与衬底在三维空间中的定向无关。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何部件、特征和/或区域竖直地或在竖直的10°内延伸。

此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区域/材料/部件相对于彼此的至少一些侧向重叠(即，水平地)。另外，使用前面没有“正”的“上方”仅要求在另一所陈述区域/材料/部件上方的所陈述区域/材料/部件的某一部分在另一所陈述区域/材料/部件的竖向外侧(即，与两个所陈述区域/材料/部件是否存在任何侧向重叠无关)。类似地，使用前面没有“正”的“底下”和“下方”仅要求在另一所陈述区域/材料/部件下方的所陈述区域/材料/部件的某一部分在另一所陈述区域/材料/部件的竖向内侧(即，与两个所陈述区域/材料/部件是否存在任何侧向重叠无关)。

本文中所描述的材料、区和结构中的任一者可为均匀的或非均匀的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。在针对任何材料提供一或多种实例成分的情况下，所述材料可包括此类一或多种成分、主要由此类一或多种成分组成或由此类一或多种成分组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每种材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。

另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区不均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，则在此类材料或区不均匀的情况下，“不同成分”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少一些物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“上方”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。

本文中，如果在正常操作中，电流能够从一个区-材料-部件连续流动到另一区-材料-部件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-部件相对于彼此“电耦合”。另一电子部件可在所述区-材料-部件之间且电耦合到所述区-材料-部件。相比之下，当区-材料-部件被称为“直接电耦合”时，直接电耦合的区-材料-部件之间没有居间电子部件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔断器等)。

本文中的导电/导体/传导材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。

本文中，关于蚀刻、移除和/或形成的“选择性”是一种所陈述材料相对于另一所陈述材料以按体积计至少2:1的比率作用的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成是以至少2:1的体积比率使一种材料相对于另一种所陈述材料或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。

除非另有指示，否则本文中“或”的使用涵盖任一者和两者。

总结

在一些实施例中，一种用于形成存储器阵列的方法包括在衬底顶上形成导电层，其中所述导电层中包括开口。绝缘体层在所述导电层顶上形成，且所述绝缘体层包括向下延伸到所述导电层中的所述开口中的绝缘体材料。包括竖直交替的绝缘层和字线层的堆叠形成在所述绝缘体层上方。形成包括沟道材料的延伸穿过所述绝缘层和所述字线层的串。所述串的所述沟道材料直接电耦合到所述导电层中的导电材料。

在一些实施例中，一种用于形成存储器阵列的方法包括在衬底顶上形成导电层的导电材料。开口被蚀刻到导电材料中，且所述开口围绕个别串位置分组。绝缘体层形成于导电层顶上，且包括向下延伸到导电层的导电材料中的开口中的绝缘体材料。包括竖直交替的绝缘层和字线层的堆叠形成在所述绝缘体层上方。包括沟道材料的串延伸穿过绝缘层和字线层，且延伸到串位置中的绝缘体层中。串的沟道材料直接电耦合到导电层中的导电材料。

在一些实施例中，一种存储器阵列包括导电层，所述导电层中包括开口。绝缘体层在导电层顶上，且绝缘体层包括向下延伸到导电层中的开口中的绝缘体材料。包括竖直交替的绝缘层和字线层的堆叠在绝缘体层上方。包括沟道材料的串延伸穿过绝缘层和字线层。所述串的所述沟道材料直接电耦合到所述导电层中的导电材料。

在一些实施例中，一种存储器阵列包括导电层，所述导电层中包括开口。绝缘体层在导电层顶上，且包括向下延伸到导电层中的开口且完全填充所述开口的绝缘体材料。包括竖直交替的绝缘层和字线层的堆叠处于绝缘体层上方。包括沟道材料的串延伸穿过绝缘层和字线层且进入绝缘体层。所述串的所述沟道材料直接电耦合到所述导电层中的导电材料。所述串在各处与导电层中的开口和其中的绝缘体材料侧向间隔开。包括沟道材料的串竖向地延伸穿过绝缘层和字线层。绝缘电荷传递材料处于字线层中，在沟道材料的侧向外侧。存储区处于字线层中，在绝缘电荷传递材料的侧向外侧。电荷阻挡区处于字线层中，在存储区的侧向外侧。导电层中的多个开口和其中的绝缘体材料在个别串的侧向外侧，且所述多个开口包围所述个别串，且数目至少是3。所述多个开口由个别串中的侧向紧邻串共享。