具体实施方式

本文公开的具体的结构描述或功能描述仅仅是例示性的，用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式能够以各种形式实现，并且不应解释为局限于本文阐述的具体实施方式。

在下文中，术语“第一”和“第二”用于区分一个组件和另一组件。例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以被称为第二组件，并且类似地，第二组件可以被称为第一组件。

实施方式提供了一种能够提高操作可靠性的半导体存储器装置和该半导体存储器装置的制造方法。

图1是示出根据本公开的一个实施方式的半导体存储器装置10的框图。

参照图1，半导体存储器装置10可以包括外围电路PC和存储器单元阵列20。

外围电路PC可以控制用于在存储器单元阵列20中存储数据的编程操作、用于输出存储在存储器单元阵列20中的数据的读取操作以及用于擦除存储在存储器单元阵列20中的数据的擦除操作。

在一个实施方式中，外围电路PC可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。

存储器单元阵列20可以包括多个存储器块。存储器单元阵列20可以通过字线WL连接到行解码器33，并且通过位线BL连接到页缓冲器组37。

控制电路35可以响应于命令CMD和地址ADD来控制外围电路PC。

电压发生器31可以在控制电路35的控制下产生用于编程操作、读取操作和擦除操作的各种操作电压，例如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压。

行解码器33可以在控制逻辑35的控制下选择存储器块。行解码器33可以向联接到选定存储器块的字线WL施加操作电压。

页缓冲器组37可以通过位线BL连接到存储器单元阵列20。页缓冲器组37可以在控制电路35的控制下，在编程操作中临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可以在控制电路37的控制下在读取操作或验证操作中感测位线BL的电压或电流。页缓冲器组37可以在控制电路35的控制下选择位线BL。

在结构上，存储器单元阵列20可以与外围电路PC的一部分交叠。

图2是示出根据本公开的一个实施方式的存储器块的电路图。

参照图2，存储器块可以包括共同连接到源极层SL的多个单元串CS1和CS2和多条字线WL1至WLn。多个单元串CS1和CS2可以连接到多条位线BL。

多个单元串CS1和CS2中的每一个可以包括连接到源极层SL的至少一个源极选择晶体管SST、连接到位线BL的至少一个漏极选择晶体管DST、以及串联连接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn。

多个存储器单元MC1至MCn的栅极可以分别连接到被层叠成彼此隔开的多条字线WL1至WLn。多条字线WL1至WLn可以设置在源极选择线SSL和两条或更多条漏极选择线DSL1和DSL2之间。这两条或更多条漏极选择线DSL1和DSL2可以在相同的水平上彼此隔开。

源极选择晶体管SST的栅极可以连接到源极选择线SSL。漏极选择晶体管DST的栅极可以连接到对应于该漏极选择晶体管DST的栅极的漏极选择线。

源极层SL可以连接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可以连接到对应于该漏极选择晶体管DST的漏极的位线。

多个单元串CS1和CS2可以被划分成分别连接到上述两条或更多条漏极选择线DSL1和DSL2的串组。连接到相同字线和相同位线的单元串可以由不同的漏极选择线独立控制。此外，连接到相同漏极选择线的单元串可以由不同的位线独立控制。

在一个实施方式中，所述两条或更多条漏极选择线DSL1和DSL2可以包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可以包括连接到第一漏极选择线DSL1的第一串组的第一单元串CS1，以及连接到第二漏极选择线DSL2的第二串组的第二单元串CS2。

图3A和图3B是示意性示出根据本公开的实施方式的半导体存储器装置10A和10B的立体图。

参照图3A和图3B，半导体存储器装置10A和10B中的每一个可以包括设置在基板SUB上的外围电路PC和与外围电路PC交叠的栅极层叠结构GST。

每一个栅极层叠结构GST可以包括源极选择线SSL、多条字线WL1至WLn、以及通过第一狭缝S1在相同水平彼此隔离的两条或更多条漏极选择线DSL1和DSL2。

源极选择线SSL和多条字线WL1至WLn可以被形成为在第一方向X和第二方向Y上扩展并且平行于基板SUB的顶表面的板(plate)的形状。第一方向X可以是XYZ坐标系的X轴面对的方向，并且第二方向Y可以是XYZ坐标系的Y轴面对的方向。

多条字线WL1至WLn可以被层叠成在第三方向Z上彼此隔开。第三方向Z可以是XYZ坐标系的Z轴面对的方向。多条字线WL1至WLn可以设置在两条或更多条漏极选择线DSL1和DSL2与源极选择线SSL之间。

各个栅极层叠结构GST可以通过第二狭缝S2彼此隔离。第一狭缝S1可以被形成为在第三方向Z上比第二狭缝S2更短，并且与多条字线WL1至WLn交叠。

第一狭缝S1和第二狭缝S2中的每一个可以以直线形状延伸、以之字形形状延伸或者以波形形状(wave shape)延伸。可以根据设计规则而不同地改变第一狭缝S1和第二狭缝S2中的每一个的宽度。

参照图3A，根据一个实施方式，可以将源极选择线SSL设置成比所述两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。

半导体存储器装置10A可以包括设置在栅极层叠结构GST和外围电路PC之间的源极层SL和比源极层SL更远地与外围电路PC隔开的多条位线BL。栅极层叠结构GST可以设置在多条位线BL和源极层SL之间。

参照图3B，根据一个实施方式，可以将所述两条或更多条漏极选择线DSL1和DSL2设置成比源极选择线SSL更靠近外围电路PC。

半导体存储器装置10B可以包括多条位线BL和源极层SL。多条位线BL可以设置在栅极层叠结构GST和外围电路PC之间。源极层SL可以比多条位线BL更远地与外围电路PC隔开。栅极层叠结构GST可以设置在多条位线BL和源极层SL之间。

再次参照图3A和图3B，多条位线BL可以由各种导电材料形成。源极层SL可以包括掺杂半导体层。在一个实施方式中，源极层SL可以包括n型掺杂硅层。

虽然图中未示出，但是外围电路PC可以通过具有各种结构的互连结构电连接到多条位线BL、源极层SL和多条字线WL1至WLn。

图4是示出根据本公开的一个实施方式的半导体存储器装置的栅极层叠结构GSTa、GSTb和GSTc的立体图。

参照图4，栅极层叠结构GSTa、GSTb和GSTc中的每一个可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1和第二层叠结构ST2可以设置在多条位线BL和源极层SLa之间。

多条位线BL可以与第一层叠结构ST1交叠，并且第二层叠结构ST2可以设置在第一层叠结构ST1和多条位线BL之间。多条位线BL可以与源极层SLa交叠。

第一层叠结构ST1可以包括交替层叠的第一层间绝缘层ILD1和第一导电图案CP1。第一导电图案CP1可以用作源极选择线SSL和多条字线WL1至WLn。

第二层叠结构ST2可以包括第二导电图案CP2、第三导电图案CP3和第二层间绝缘层ILD2。第二导电图案CP2可以设置在第三导电图案CP3和第一层叠结构ST1之间，并且与第一层叠结构ST1交叠。第三导电图案CP3可以设置在第二导电图案CP2和第二层间绝缘层ILD2之间，并且与第一层叠结构ST1交叠。第三导电图案CP3可以包括与第二导电图案CP2接触的接触表面。第三导电图案CP3可以包括氧化速率(oxidation rate)不同于第二导电图案CP2的氧化速率的导电材料。在一个实施方式中，第二导电图案CP2可以包括硅，并且第三导电图案CP3可以包括电阻率低于硅的电阻率的导电材料。在一个实施方式中，第三导电图案CP3可以包括金属硅化物层，例如硅化钨层。通过电阻率低于第二导电图案CP2的电阻率的第三导电图案CP3，能够最小化漏极选择线DSL1和DSL2中的每一条的RC延迟。

第二层叠结构ST2可以被第一狭缝S1穿透。第二层叠结构ST2的第二导电图案CP2和第三导电图案CP3中的每一个可以通过第一狭缝S1而被隔离为漏极选择线DSL1和DSL2。在一个实施方式中，栅极层叠结构GSTa、GSTb和GSTc中的每一个可以包括通过第一狭缝S1彼此隔离的第一漏极选择线DSL1和第二漏极选择线DSL2。

栅极层叠结构GSTa、GSTb和GSTc可以通过比第一狭缝S1更深地形成的第二狭缝S2彼此隔离。可以在每一个第二狭缝S2的侧壁上形成间隔绝缘层SP，并且可以在每一个第二狭缝S2中形成垂直结构60。在一个实施方式中，垂直结构60可以与源极层SLa接触，并且包括填充每一个第二狭缝S2的导电材料。然而，本公开不限于此。在一个实施方式中，垂直结构60可以包括绝缘材料。

栅极层叠结构GSTa、GSTb和GSTc中的每一个的第一层叠结构ST1和第二层叠结构ST2可以被多个沟道结构CH穿透。多个沟道结构CH可以布置在多个沟道列(channelcolumn)中。布置在每个沟道列中的沟道结构可以包括在位线BL延伸的方向上排成一行的沟道结构。在一个实施方式中，布置在每个沟道列中的沟道结构可以包括第一沟道结构CH11和CH12以及第二沟道结构CH21和CH22。第一沟道结构CH11和CH12可以设置在第一狭缝S1的一侧，并且第二沟道结构CH21和CH22可以设置在第一狭缝S1的另一侧。换句话说，第一狭缝S1可以设置在第一沟道结构CH11和CH12与第二沟道结构CH21和CH22之间。

在一个实施方式中，第一沟道结构CH11和CH12可以延伸以穿透第一漏极选择线DSL1和第一层叠结构ST1。第二沟道结构CH21和CH22可以延伸以穿透第二漏极选择线DSL2和第一层叠结构ST1。第一导电图案CP1和第一层间绝缘层ILD1中的每一个可以延伸以围绕第一沟道结构CH11和CH12以及第二沟道结构CH21和CH22。

每一条位线可以经由漏极接触插塞DCT电连接到第一沟道结构CH11和CH12中的任何一个以及第二沟道结构CH21和CH22中的任何一个。

虚设沟道结构DCH可以设置在第一沟道结构CH11和CH12与第二沟道结构CH21和CH22之间。虚设沟道结构DCH可以穿透第一层叠结构ST1。第一狭缝S1可以与虚设沟道结构DCH交叠。

每一个沟道结构CH可以包括芯绝缘层CO、掺杂半导体图案DP和沟道层CL。虚设沟道结构DCH可以包括虚设芯绝缘层CO’和虚设沟道层CL’。

芯绝缘层CO可以被第一层叠结构ST1和第二导电图案CP2围绕。在一个实施方式中，芯绝缘层CO可以包括被第一层叠结构ST1围绕的第一部分PA和从第一部分PA延伸并且被第二导电图案CP2围绕的第二部分PB。虚设芯绝缘层CO’可以平行于芯绝缘层CO的第一部分PA延伸。

掺杂半导体图案DP可以与芯绝缘层CO交叠，并且被第三导电图案CP3和第二层间绝缘层ILD2围绕。在一个实施方式中，掺杂半导体图案DP可以与芯绝缘层CO的第一部分PA交叠，并且芯绝缘层CO的第二部分PB插置在掺杂半导体图案DP和芯绝缘层CO的第一部分PA之间。在一个实施方式中，掺杂半导体图案DP可以包括n型掺杂硅层。

掺杂半导体图案DP可以被第三导电图案CP3的至少一部分围绕，因此，在半导体存储器装置的擦除操作期间可以增大栅极感应漏极泄漏(GIDL)电流。GIDL电流可以由于施加到位线BL的擦除电压和施加到第三导电图案CP3的栅极电压之间的差而产生。

可以通过调节第二导电图案CP2的厚度D2来控制掺杂半导体图案DP与多条字线WL1至WLn中最靠近掺杂半导体图案DP的字线WLn之间的距离。第二导电图案CP2可以被形成为较厚，以改善连接到第一漏极选择线DSL1和第二漏极选择线DSL2的漏极选择晶体管的截止特性(off characteristic)。在一个实施方式中，第二导电图案CP2的厚度D2可以被形成为比每一个第一导电图案CP1的厚度D1和第三导电图案CP3的厚度D3更厚。在一个实施方式中，第二导电图案CP2的厚度D2可以是每一个第一导电图案CP1的厚度D1的两倍或更多倍。

沟道层CL可以沿着芯绝缘层CO的侧壁和掺杂半导体图案DP的侧壁延伸。沟道层CL可以包括第一部分PP1、从第一部分PP1延伸的第二部分PP2和从第二部分PP2延伸的第三部分PP3。第一部分PP1可以设置在第一层叠结构ST1和芯绝缘层CO之间。第一部分PP1可以在源极层SLa和芯绝缘层CO之间延伸，并且与源极层SLa接触。第二部分PP2可以设置在第二导电图案CP2和芯绝缘层CO之间。第三部分PP3可以围绕掺杂半导体图案DP的侧壁。虚设沟道层CL’可以平行于沟道层CL的第一部分PP1延伸。沟道层CL和虚设沟道层CL’中的每一个可以包括半导体层。在一个实施方式中，沟道层CL和虚设沟道层CL’中的每一个可以包括硅层。

每一个沟道结构CH的侧壁可以被存储器层ML围绕。虚设沟道结构DCH的侧壁可以被虚设存储器层ML’围绕。虚设存储器层ML’可以从虚设沟道结构DCH的侧壁延伸以穿透第二层叠结构ST2。虚设存储器层ML’可以延伸到隔离绝缘层50的侧壁上。隔离绝缘层50可以设置在第一漏极选择线DSL1和第二漏极选择线DSL2之间。隔离绝缘层50可以填充第一狭缝S1，并且与虚设沟道结构DCH交叠。虚设存储器层ML’可以与存储器层ML包括相同的材料层。

虽然图中未示出，但是漏极接触插塞DCT穿透的上绝缘层可以设置在多条位线BL和第二层叠结构ST2之间。

图5是图4所示的区域A的放大截面图。

参照图5，存储器层ML可以包括隧道绝缘层TI、数据存储层DL和第一阻挡绝缘层BI1。

隧道绝缘层TI可以围绕图4所示的每一个沟道结构CH的侧壁。隧道绝缘层TI可以包括电荷能够隧穿通过的绝缘材料。在一个实施方式中，隧道绝缘层TI可以包括氧化硅层。

数据存储层DL可以围绕隧道绝缘层TI的侧壁。数据存储层DL可以包括能够存储数据的材料层。在一个实施方式中，数据存储层DL可以由能够存储通过使用福勒-诺德海姆(Fowler-Nordheim，F-N)隧穿而改变的数据的材料层形成。为此，数据存储层DL可以包括其中能够捕获电荷的氮化物层。然而，本公开不限于此，并且数据存储层DL可以包括相变材料、纳米点等。

第一阻挡绝缘层BI1可以围绕数据存储层DL的侧壁。第一阻挡绝缘层BI1可以沿着芯绝缘层CO的侧壁和掺杂半导体图案DP的侧壁延伸。第一阻挡绝缘层BI1可以包括第一部分P1、第二部分P2和第三部分P3。第一部分P1设置在数据存储层DL和图4所示的第一层叠结构ST1之间。第二部分P2从第一部分P1延伸，并且设置在数据存储层DL和第二导电图案CP2之间。第三部分P3从第二部分P2延伸，并且设置在数据存储层DL和第三导电图案CP3之间。

第一阻挡绝缘层BI1可以包括氧化物。第一阻挡绝缘层BI1的第二部分P2的宽度W2可以被形成为比第一部分P1的宽度W1和第三部分P3的宽度W3中的每一个更宽。第二部分P2可以比第一部分P1和第三部分P3进一步朝向沟道结构的沟道层CL突出。在一个实施方式中，第一阻挡绝缘层BI1可以朝向位于掺杂半导体图案DP和芯绝缘层CO的第一部分PA之间的芯绝缘层CO的第二部分PB突出。第二部分P2可以朝向位于第三导电图案CP3和图4所示的第一层叠结构ST1之间的第二导电图案CP2突出。

通过第一阻挡绝缘层BI1的突出的第二部分P2，可以在第一阻挡绝缘层BI1的与数据存储层DL接触的内壁处限定不平坦表面。设置在第一阻挡层BI1和沟道层CL之间的数据存储层DL和设置在数据存储层DL和沟道层CL之间的隧道绝缘层TI中的每一个可以沿着第一阻挡绝缘层BI1的不平坦表面沉积。

沟道层CL可以在第一阻挡绝缘层BI1和掺杂半导体图案DP之间以及第一阻挡绝缘层BI1和芯绝缘层CO之间延伸。沟道层CL的第二部分PP2可以沿着第一阻挡绝缘层BI1的不平坦表面形成，从而比第一部分PP1和第三部分PP3进一步朝向芯绝缘层CO突出。

掺杂半导体图案DP可以在沟道层CL的突出的第二部分PP2上对准。因此，在本公开的实施方式中，可以减少掺杂半导体图案DP的位置超出目标范围的偏差(variation)。

第一导电图案CP1可以在各个第一层间绝缘层ILD1之间围绕存储器层ML。第一导电图案CP1可以包括电阻率低于硅的电阻率的导电材料。在一个实施方式中，第一导电图案CP1可以包括金属层。

还可以在第一导电图案CP1和第一阻挡绝缘层BI1之间形成第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可以包括介电常数高于第一阻挡绝缘层BI1的介电常数的绝缘材料。在一个实施方式中，第二阻挡绝缘层BI2可以包括金属氧化物层。在一个实施方式中，金属氧化物层可以包括氧化铝层。第二阻挡绝缘层BI2可以沿着第一导电图案CP1和第一层间绝缘层ILD1之间的界面延伸。

第二导电图案CP2和第三导电图案CP3可以与第一阻挡绝缘层BI1接触。换句话说，可以在沟道层CL和包括第二导电图案CP2和第三导电图案CP3的漏极选择线之间省略第二阻挡绝缘层BI2。

图4和图5所示的半导体存储器装置可以应用于图3A所示的半导体存储器装置10A。图4和图5所示的半导体存储器装置可以在竖直方向倒置，以应用于图3B所示的半导体存储器装置10B。

如图4所示，沟道层CL可以穿透存储器层ML，并且包括与源极层SLa接触的底表面。然而，本公开的实施方式不限于此。

图6是示出根据本公开的一个实施方式的源极层SLb和沟道结构CH的截面图。图6所示的结构可以应用于图3A所示的半导体存储器装置10A。

参照图6，源极层SLb可以包括第一层SL1(即，第一源极层)和第二层SL2(即，第二源极层)，或者包括第一层SL1、第二层SL2和第三层SL3(即，第三源极层)。第一层SL1可以与第一层叠结构ST1交叠。第二层SL2可以设置在第一层叠结构ST1和第一层SL1之间。第三层SL3可以设置在第二层SL2和第一层叠结构ST1之间。

第一层SL1、第二层SL2和第三层SL3中的每一个可以包括半导体层。第一层SL1、第二层SL2和第三层SL3中的每一个可以包括p型杂质和n型杂质中的至少一种。在一个实施方式中，第一层SL1、第二层SL2和第三层SL3中的每一个可以包括n型掺杂硅层。

第一层叠结构ST1可以包括如参照图4所描述的那样交替层叠的第一层间绝缘层ILD和第一导电图案CP1，并且可以被沟道结构CH穿透。

沟道结构CH的端部EP可以穿透第三层SL3和第二层SL2，并且延伸到第一层SL1的内部。在一个实施方式中，沟道层CL和芯绝缘层CO可以穿透第三层SL3和第二层SL2，并且延伸到第一层SL1的内部。

可以将第一阻挡绝缘层BI1、数据存储层DL和隧道绝缘层TI中的每一个隔离成第一存储器图案ML1和第二存储器图案ML2。第二层SL2可以比第一层SL1和第三层SL3进一步朝向沟道层CL突出，并且与沟道层CL接触。

第一存储器图案ML1的第一阻挡绝缘层BI1、数据存储层DL和隧道绝缘层TI可以在第三层SL3和沟道层CL之间以及第一层叠结构ST1和沟道层CL之间延伸。第二存储器图案ML2的第一阻挡绝缘层BI1、数据存储层DL和隧道绝缘层TI可以在第一层SL1和沟道层CL之间延伸。

第二阻挡绝缘层BI2可以设置在第一存储器图案ML1的第一阻挡绝缘层BI1和第一导电图案CP1之间。

图7是示出根据本公开的一个实施方式的源极层SLc和沟道结构CH的截面图。图7所示的结构可以应用于图3B所示的半导体存储器装置10B。

参照图7，源极层SLc可以与第一层叠结构ST1交叠，并且包括掺杂半导体层。在一个实施方式中，源极层SLc可以包括n型掺杂硅。第一层叠结构ST1可以设置在源极层SLc和参照图4描述的第二层叠结构ST2之间。

第一层叠结构ST1可以包括如参照图4所描述的那样交替层叠的第一层间绝缘层ILD和第一导电图案CP1，并且可以被沟道结构CH穿透。

沟道结构CH的端部EP’可以穿透存储器层ML的第一阻挡绝缘层BI1、数据存储层DL和隧道绝缘层TI，并且延伸到源极层SLc的内部。在一个实施方式中，沟道层CL和芯绝缘层CO可以延伸到源极层SLc的内部。沟道层CL的构成沟道结构CH的端部EP’的部分可以与源极层SLc接触。

图8是示意性示出根据本公开的一个实施方式的半导体存储器装置的制造方法的流程图。

参照图8，半导体存储器装置的制造方法可以包括在基板上形成外围电路的步骤S1和在外围电路上形成存储器单元阵列的步骤S3。

在步骤S1中，外围电路可以设置在基板上。外围电路可以包括多个晶体管。可以在基板的部分区域中形成晶体管的结，并且可以在基板上形成晶体管的栅电极。

在步骤S3中，可以在外围电路上形成存储器单元阵列。步骤S3可以包括形成图3A所示的源极层SL的步骤、形成图3A所示的栅极层叠结构GST的步骤以及形成图3A所示的位线BL的步骤。

虽然图中未示出，但是在步骤S3之前，可以在外围电路上形成用于互连结构的导电图案，并且可以在互连结构上形成存储器单元阵列。

图9是示意性示出根据本公开的一个实施方式的半导体存储器装置的制造方法的流程图。

参照图9，半导体存储器装置的制造方法可以包括：形成包括外围电路的第一芯片的步骤S11、形成包括存储器单元阵列的第二芯片的步骤S13、接合第一芯片和第二芯片的步骤S15、移除第二芯片的辅助基板的步骤S17以及形成源极层的步骤S19。

在步骤S11中，外围电路可以设置在主基板上。第一芯片可以包括连接到外围电路的第一互连结构。

在步骤S13中，可以在辅助基板上形成存储器单元阵列。步骤S13可以包括形成图3B所示的栅极层叠结构GST的步骤和形成图3B所示的位线BL的步骤。包括图3B中所示的栅极层叠结构GST和位线BL的结构可以在竖直方向上倒置以形成在辅助基板上。第二芯片还可以包括连接到存储器单元阵列的第二互连结构。

在步骤S15中，第二芯片可以在第一芯片上对准，使得第一互连结构和第二互连结构彼此面对，并且一些第一互连结构和一些第二互连结构可以彼此接合。

在步骤S17中，可以移除第二芯片的辅助基板。可以暴露存储器单元阵列的沟道结构。

在步骤S19中，可以形成与沟道结构接触的源极层。因此，可以设置图3B所示的半导体存储器装置10B。

图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C和图12D是示出根据本公开的一个实施方式的存储器单元阵列的制造方法的截面图。稍后将参照图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C和图12D描述的存储器单元阵列的制造方法可以被包括在图8所示的步骤S3中或者被包括在图9所示的步骤S13中。

图10A至图10D是示出形成初步层叠结构110的步骤和形成穿透初步层叠结构110并且分别被存储器层130A围绕的沟道结构140A的步骤的截面图。

参照图10A，形成初步层叠结构110的步骤可以包括形成第一层叠结构110A的步骤和在第一层叠结构110A上形成第二层叠结构110B的步骤。

形成第一层叠结构110A的步骤可以包括交替层叠第一层间绝缘层101和牺牲层103的步骤。每一个牺牲层103可以包括相对于第一层间绝缘层101具有蚀刻选择性的材料。在一个实施方式中，第一层间绝缘层101可以包括氧化硅，并且牺牲层103可以包括氮化硅。

形成第二层叠结构110B的步骤可以包括顺序层叠第一导电图案111、第二导电图案113和第二层间绝缘层115的步骤。第一导电图案111、第二导电图案113和第二层间绝缘层115中的每一个可以与第一层叠结构110A交叠。第一导电图案111可以设置在第二导电图案113和第一层叠结构110A之间，并且第二导电图案113可以设置在第二层间绝缘层115和第一导电图案111之间。

第二导电图案113可以包括氧化速率低于第一导电图案111的氧化速率的导电材料。在一个实施方式中，第一导电图案111可以包括硅，并且第二导电图案113可以包括电阻率低于硅的电阻率的导电图案。在一个实施方式中，第二导电图案113可以包括金属硅化物层，例如硅化钨层。

第一导电图案111可以被形成为比每一个牺牲层103更厚。可以不同地控制第二导电图案113的厚度。在一个实施方式中，第二导电图案113可以被形成为比第一导电图案111更薄。

在形成初步层叠结构110之后，可以在初步层叠结构110上形成掩模层121。掩模层121可以包括氮化物层。

参照图10B，可以通过蚀刻掩模层121和初步层叠结构110形成孔125A。孔125A可以穿透初步层叠结构110。在形成孔125A的步骤中，穿透初步层叠结构110的虚设孔125B可以与孔125A同时形成。

可以通过蚀刻掩模层121和初步层叠结构110来限定孔125A和虚设孔125B。可以通过使用光致抗蚀剂图案(未示出)作为蚀刻屏障来蚀刻掩模层121和初步层叠结构110。可以通过光刻工艺形成光致抗蚀剂图案。

在形成孔125A和虚设孔125B之后，可以去除光致抗蚀剂图案。

参照图10C，可以形成多层(multi-layer)130L以覆盖孔125A和虚设孔125B的表面。多层130L可以延伸到掩模层121上。多层130L可以包括图11C所示的第一阻挡绝缘层133、数据存储层135和隧道绝缘层137。

多层130L可以包括第一部分Pa、第二部分Pb、第三部分Pc和第四部分Pd。多层130L的第一部分Pa、第二部分Pb和第三部分Pc可以设置在孔125A和虚设孔125B中的每一个的侧壁上。第一部分Pa可以沿着第一层叠结构110A的侧壁延伸。第二部分Pb可以从第一部分Pa延伸，并且沿着第一导电图案111的侧壁延伸。第三部分Pc可以从第二部分Pb延伸，并且沿着第二导电图案113的侧壁、第二层间绝缘层115的侧壁和掩模层121的侧壁延伸。第四部分Pd可以从第三部分Pc延伸，并且沿着掩模层121的顶表面延伸。多层130L的第二部分Pb可以被形成为具有比其它部分Pa、Pc和Pd的宽度更宽的宽度。

孔125A和虚设孔125B中的每一个的中央区域可以包括由第一部分Pa围绕的第一中央区域C1、由第二部分Pb围绕的第二中央区域C2和由第三部分Pc围绕的第三中央区域C3。第二部分Pb可以比第一部分Pa和第三部分Pc进一步朝向第二中央区域C2突出，使得多层130L的面对孔125A和虚设孔125B中的每一个的中央区域的内壁具有不平坦表面。

图11A至图11D是放大截面图。图11A至图11C示出了形成多层130L的步骤的一个实施方式。

参照图11A，图10C所示的形成多层130L的步骤可以包括在图10B所示的孔125A和虚设孔125B中的每一个的表面上形成衬垫层(liner layer)131的步骤。可以使用具有良好阶梯覆盖(step coverage)的沉积来形成衬垫层131。在一个实施方式中，可以使用原子层沉积(ALD)来形成衬垫层131。衬垫层131可以包括氧化速率低于第一导电图案111的氧化速率的材料。在一个实施方式中，衬垫层131可以包括氮化物层。

参照图11B，图10C所示的形成多层130L的步骤可以包括通过经由氧化工艺对图11A所示的衬垫层131和第一导电图案111进行氧化来形成阻挡绝缘层133的步骤。

在氧化工艺中，可以对第一导电图案111的一部分进行氧化。氧化工艺可以包括自由基氧化工艺，其中第一导电图案111的氧化速率高于图11A所示的衬垫层131和第二导电图案113的氧化速率。由根据本公开实施方式的氧化工艺限定的阻挡绝缘层133的内壁可以具有不平坦表面。阻挡绝缘层133可以包括图11B所示的衬垫层131的氧化区域和其中第一导电图案111的一部分被氧化的区域。

阻挡绝缘层133可以包括第一部分133a、从第一部分133a延伸的第二部分133b和从第二部分133b延伸的第三部分133c。第一部分133a可以沿着第一层叠结构110A的侧壁延伸，第二部分133b可以沿着第一导电图案111的侧壁延伸，并且第三部分133C可以沿着第二导电图案113的侧壁、第二层间绝缘层115的侧壁和掩模层121的表面延伸。由于图11A所示的衬垫层131和第一导电图案111之间的氧化速率的差异，阻挡绝缘层133的第二部分133b的宽度Wb可以被形成为比第一部分133a的宽度Wa和第三部分133c的宽度Wc更宽。

在氧化工艺期间，可以对牺牲层103的一部分、第二导电图案113的一部分和掩模层121的一部分进行氧化。第一导电图案111的氧化速率高于牺牲层103、第二导电图案113和掩模层121中的每一个的氧化速率。因此，尽管对牺牲层103的一部分、第二导电图案113的一部分和掩模层121的一部分进行了氧化，但是第二部分133b的宽度Wb可以被形成为比第一部分133a的宽度Wa和第三部分133c的宽度Wc更宽。

参照图11C，形成图10C所示的多层130L的步骤可以包括沿着阻挡绝缘层133的不平坦表面顺序沉积数据存储层135和隧道绝缘层137的步骤。数据存储层135可以沿着阻挡绝缘层133的内壁延伸，并且隧道绝缘层137可以沿着数据存储层135的内壁延伸。

参照图10D，可以在通过图10C所示的多层130L开口的孔125A中形成沟道结构140A。在形成沟道结构140A的步骤中，填充图10C所示的虚设孔125B的初步虚设沟道结构140B可以与沟道结构140A同时形成。

可以通过去除图10C所示的多层130L的第四部分Pd来暴露掩模层121的顶表面。可以将多层130L隔离成存储器层130A和虚设存储器层130B。可以将第二部分Pb限定为突出部分，其在存储器层130A和虚设存储器层130B中的每一个的内壁处限定不平坦表面。

存储器层130A可以分别保留在图10C所示的各个孔125A的侧壁上。虚设存储器层130B可以保留在图10C所示的虚设孔125B的侧壁上。沟道结构140A可以分别设置在各个存储器层130A的内壁上，并且填充孔125A。初步虚设沟道结构140B可以设置在虚设存储器层130B的内壁上，并且填充虚设孔125B。

图11C和图11D示出了形成沟道结构140A和初步虚设沟道结构140B的步骤的一个实施方式。

参照图11C，形成沟道结构140A和初步虚设沟道结构140B的步骤可以包括沿着多层130L的不平坦表面形成沟道层141的步骤和利用芯绝缘层143填充通过沟道层141开口的第一中央区域C1和第二中央区域C2的步骤。

沟道层141可以包括覆盖图10C所示的多层130L的第二部分Pb的突出部分141PP。

可以通过原子层沉积(ALD)而沉积绝缘层来形成芯绝缘层143。因此，芯绝缘层143能够填充第二中央区域C2而没有任何空隙，从而能够最小化由于空隙导致的工艺缺陷。

芯绝缘层143的绝缘层可以延伸到第三中央区域C3的内部。可以通过蚀刻工艺去除绝缘层的形成在第三中央区域C3中部分。在一个实施方式中，可以通过湿法蚀刻工艺或干法蚀刻工艺来执行该蚀刻工艺。当蚀刻绝缘层的该部分时，沟道层141的突出部分141PP可以用作蚀刻停止层。因此，能够均匀地控制芯绝缘层143的剩余高度。

参照图11D，可以利用掺杂半导体图案145来填充在芯绝缘层143上开口的第三中央区域C3。可以对掺杂半导体图案145、图11C中所示的沟道层141和图11C中所示的多层130L进行平坦化，从而暴露掩模层121的顶表面。因此，如图10D所示，可以形成彼此隔离的存储器层130A和虚设存储器层130B以及彼此隔离的沟道结构140A和初步虚设沟道结构140B。

掺杂半导体图案145的侧壁的一部分可以被第二导电图案113围绕。掺杂半导体层145的顶表面未被第一层叠结构110A和第二层叠结构110B覆盖，而是可以是开放的。因此，即便不使用热扩散工艺，也可以将杂质直接注入到掺杂半导体图案145中。将杂质直接注入到掺杂半导体图案145，从而可以稳定地形成由于掺杂半导体图案145而获得的存储器单元串的结交叠(junction overlap)。在一个实施方式中，也可以将杂质注入到沟道层141的与掺杂半导体图案145接触的局部区域中。

图12A至图12D是示出在图10D所示的沟道结构140A和初步虚设沟道结构140B之后执行的后续工艺的一个实施方式的截面图。

参照图12A，在去除图10D所示的掩模层121之后，可以形成第一上绝缘层151。第一上绝缘层151可以覆盖图10D所示的沟道结构140A和初步虚设沟道结构140B。

随后，可以形成穿透第一上绝缘层151和第二层叠结构110B的第一狭缝153。第二层叠结构110B的第一导电图案111和第二导电图案113中的每一个可以通过第一狭缝153而被隔离成初步选择线SELa。可以通过蚀刻第一上绝缘层151、第二层间绝缘层115、第二导电图案113和第一导电图案111来限定第一狭缝153。可以通过使用光致抗蚀剂图案(未示出)作为蚀刻屏障来蚀刻第一上绝缘层151、第二层间绝缘层115、第二导电图案113和第一导电图案111。可以通过光刻工艺形成光致抗蚀剂图案。在形成第一狭缝153之后，可以去除光致抗蚀剂图案。

使用第一导电图案111和氧化层之间的蚀刻选择性来选择性地蚀刻第一导电图案111，从而可以将第一狭缝153的位置控制在第一层叠结构110A上。

第一狭缝153可以与图10D所示的初步虚设沟道结构140B交叠。在形成第一狭缝153时，可以去除初步虚设沟道结构140B的与第一狭缝153交叠的部分。图10D所示的初步虚设沟道结构140B可以包括如图11D所示的掺杂半导体图案145、沟道层141和芯绝缘层143。在形成第一狭缝153时，可以去除初步虚设沟道结构140B的掺杂半导体图案145，并且可以去除初步虚设沟道结构140B的沟道层141的一部分。在去除沟道层141的一部分之后，可以将沟道层141的保留在虚设孔中的部分限定为虚设沟道层141’。在形成第一狭缝153时，可以去除初步虚设沟道结构140B的芯绝缘层143的一部分。在去除芯绝缘层143的一部分之后，可以将芯绝缘层143的保留在虚设孔中的部分限定为虚设芯绝缘层143’。虚设芯绝缘层143’和虚设沟道层141’可以限定虚设沟道结构140B’。

第一狭缝153可以暴露虚设存储器层130B的比虚设沟道结构140B’进一步突出的部分。随后，可以形成填充第一狭缝153的隔离绝缘层155。隔离绝缘层155可以覆盖虚设存储器层130B的比虚设沟道结构140B’进一步突出的部分，并且延伸以覆盖第一上绝缘层151。

参照图12B，可以在隔离绝缘层155上形成第二上绝缘层157。随后，可以形成第二狭缝161，其穿透第二上绝缘层157、隔离绝缘层155、第一上绝缘层151、第二层叠结构110B和图12A所示的第一层叠结构110A。第二层叠结构110B的第一导电图案111和第二导电图案113中的每一个可以通过第一狭缝153和第二狭缝161而被隔离成选择线SELb。可以通过使用通过光刻工艺形成的光致抗蚀剂图案(未示出)作为蚀刻屏障来蚀刻第二上绝缘层157、隔离绝缘层155、第一上绝缘层151、第二层叠结构110B和图12A所示的第一层叠结构110A来限定第二狭缝161。在形成第二狭缝161之后，可以去除光致抗蚀剂图案。

随后，可以通过第二狭缝161选择性地去除图12A所示的第一层叠结构110A的牺牲层103。因此，可以在第一层间绝缘层101之间限定水平空间163。

参照图12C，可以在图12B所示的水平空间中形成第三导电图案165。在形成第三导电图案165之前，可以在每一个水平空间163的表面上形成第二阻挡绝缘层。第二阻挡绝缘层可以包括介电常数高于图11D所示的第一阻挡绝缘层133的介电常数的绝缘材料。在一个实施方式中，第二阻挡绝缘层可以包括氧化铝层。

如参照图12B和图12C所述，可以通过第二狭缝161利用第三导电图案165替换牺牲层103。在形成具有相对较厚厚度的选择线SELb的情况下，在利用导电图案替换具有较厚厚度的牺牲层时可能出现各种工艺缺陷。根据本公开的一个实施方式，第一导电图案111和第三导电图案113未被第三导电图案165替换，而是可以通过蚀刻工艺被图案化为具有相对较厚厚度的选择线SELb。因此，可以从根本上阻止在利用导电图案替换具有不同厚度的牺牲层的工艺中出现的工艺缺陷。

参照图12D，可以执行后续工艺，例如在图12C所示的第二狭缝161的侧壁上形成间隔绝缘层171的工艺、利用垂直结构173填充通过间隔绝缘层171开口的第二狭缝161的工艺、以及形成连接到沟道结构140A的漏极接触插塞175的工艺。

在一个实施方式中，垂直结构173可以包括导电材料。在一个实施方式中，漏极接触插塞175可以穿透第二上绝缘层157和隔离绝缘层155，并且延伸到第一上绝缘层151的内部。

图13是示出根据本公开的一个实施方式的存储器系统1100的配置的框图。

参照图13，存储器系统1100包括存储器装置1120和存储器控制器1110。

存储器装置1120可以包括被孔穿透的选择线、形成在孔的侧壁上的存储器层和填充孔的一部分的掺杂半导体图案。选择线可以包括具有不同氧化速率的导电图案的层叠结构。存储器层可以包括在具有相对较高氧化速率的导电图案的侧壁上朝向孔的中央区域突出的突出部分。掺杂半导体图案可以在存储器层的突出部分上对准。在存储器装置1120的擦除操作中，可以在掺杂半导体图案中产生栅极感应漏极泄漏(GIDL)电流。

存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。

存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理器(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行针对存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并纠正从存储器装置1120读取的数据中包含的错误。存储器接口1115与存储器装置1120进行接口连接。存储器控制器1110还可以包括用于存储用于与主机进行接口连接的编码数据的只读存储器(ROM)等。

图14是示出根据本公开的一个实施方式的计算系统的配置的框图。

参照图14，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。

存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1212可以包括被孔穿透的选择线、形成在孔的侧壁上的存储器层和填充孔的一部分的掺杂半导体图案。选择线可以包括具有不同氧化速率的导电图案的层叠结构。存储器层可以包括在具有相对较高氧化速率的导电图案的侧壁上朝向孔的中央区域突出的突出部分。掺杂半导体图案可以在存储器层的突出部分上对准。在存储器装置1120的擦除操作中，可以在掺杂半导体图案中产生栅极感应漏极泄漏(GIDL)电流。

根据本公开，通过使用具有不同氧化速率的导电图案，阻挡绝缘层的沿着具有较高氧化速率的导电图案的侧壁延伸的局部区域的宽度可以被形成为比阻挡绝缘层的其它区域的宽度更宽，并且阻挡绝缘层的该局部区域可以突出。

根据本公开，通过使用阻挡绝缘层的突出的局部区域，可以减少掺杂半导体图案的位置超出目标范围的偏差。因此，可以稳定地产生用于擦除操作的栅极感应漏极泄漏(GIDL)电流，从而可以提高半导体存储器装置的操作可靠性。

相关申请的交叉引用

本申请要求于2020年5月15日向韩国知识产权局提交的韩国专利申请No.10-2020-0058646的优先权，其全部内容通过引用结合于此。