具体实施方式

以下公开提供了用于实施所提供主题的不同部件的许多不同的实施例或实例。以下描述了元件和布置的具体实例，以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上面形成第一部件可以包括以下实施例：第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件与第二部件之间形成另外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可使用如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间关系术语来描述如图所示的一个元件或部件与另一个元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。器件可以其它方式进行取向(旋转90度或者处于其它方向)，并且本文所使用的空间相关描述符可以因此被类似地解释。

静态随机存取存储器(SRAM)是一种使用不需要刷新的双稳态电路来存储数据位的易失性半导体存储器。SRAM器件通常包括一个或多个存储器阵列，其中，每个阵列包括多个SRAM单元。因为SRAM单元存储一个由两个交叉耦合的反相器的逻辑状态表示的信息位，所以其通常称为存储器单元(位单元)。每个存储器阵列包括以行和列布置的多个位单元。存储器阵列中的每个位单元通常包括与电源电压和参考电压的连接。位线上的逻辑信号控制对位单元的读和写，字线控制位线与反相器的连接，否则反相器浮置。字线可以沿着存储器阵列的行耦合到多个位单元，为不同的行提供不同的字线。

通常，当选择位单元(例如，待被读或写)时，提供字线信号以主张位单元的对应的字线。例如，在主张对应的字线时，可以在字线信号保持在高逻辑状态(通常称为“字线脉冲宽度”)的时间段期间对位单元执行写操作。在写选择的位单元的同时，也可以激活耦合到主张的字线的其它位单元。即使未对这种未选择的位单元执行写操作，仍然可以在未选择的位单元中的每个上执行伪读操作(例如，通过一个或多个相应的位线读取位单元但不耦合到读出放大器)。如此，未选择的位单元的位线可以电容性地耦合到字线，这可能使字线信号劣化。例如，这种位线-字线电容耦合可以减小字线信号的上升沿的斜率，这可以缩小字线脉冲宽度。这种缩小的字线脉冲宽度可能不利地影响存储器件的性能(例如，写良率)。

为了解决此问题，现有技术已经提出使用一种或多种跟踪方案来模拟位单元的写时间(和/或读时间)，以便恢复(例如，延长)字线脉冲宽度。然而，当存储器件的存储器阵列的相应的尺寸跨越相对较宽的范围时，使用现有的跟踪方案来解决所述问题可能并不完全令人满意。例如，在包括多个存储器阵列的存储器件中，可能夸大了在具有相对大尺寸(例如，具有相对的大的行数量和/或相对的大列数量)的存储器阵列中和具有相对的小尺寸(例如，具有相对的小行数量)的存储器阵列中位线-字线电容耦合的问题。在此方面，通常需要两种或更多种不同的跟踪方案来容纳不同尺寸的存储器阵列，这可能不利地增加了设计复杂度，并进而增加了成本/功耗/面积。

本发明提供了一种存储器件的各个实施例，其包括直接模拟存储器件的一个或多个存储器阵列中的每个的相应的BL-WL电容耦合的跟踪字线(WL)电路和跟踪位线(BL)电路。如此，即使存储器阵列的相应的尺寸可以彼此显著地不同，存储器件可以使用一种跟踪方案来恢复这种不同尺寸的存储器阵列的相应的字线脉冲宽度。在一些实施例中，跟踪WL电路可以有意地(并且直接地)模拟BL-WL电容耦合。例如，跟踪WL电路可以通过将自身耦合到存储器阵列中的每个的BL来模拟BL-WL电容耦合。在另一个实例中，跟踪WL电路可以通过将自身耦合到模拟存储器阵列中的每个的BL的加载的副本BL来模拟BL-WL电容耦合。以此方式，跟踪WL电路可以精确地“跟踪”存储器阵列中的每个的尺寸。通过将跟踪WL电路耦合到跟踪BL电路以反映跟踪的BL-WL电容耦合，可以有利地延长跟踪BL电路的放电时间，这可以自动恢复(例如，延长)WL脉冲宽度。如此，即使出现BL-WL电容耦合问题，仍可以根据相应的尺寸准确地恢复不同尺寸的存储器阵列中的每个的WL脉冲宽度。

图1示出了如在各种电子系统中使用的，以所谓的“片上系统”(“SoC”)的形式的大规模集成电路100的实例的框图。集成电路100可以是实现整个计算机架构的单芯片集成电路。如此，在此实例中，集成电路100包括连接到系统总线SBUS的微处理器102的中央处理单元。各种存储器资源，包括随机存取存储器(RAM)104和只读存储器(ROM)106，驻留在系统总线SBUS上，并且因此可由微处理器102存取。可以将ROM 106实现为掩模编程的ROM、如“闪存”EEPROM等电可擦除可编程只读存储器(EEPROM)等，并且通常用作存储可由微处理器102执行的程序指令的程序存储器，同RAM 104用作数据存储器。在一些情况下，程序指令可以驻留在RAM 104中，以供微处理器102调用和执行。高速缓冲存储器108(如通常各自实施为SRAM的1级、2级和3级高速缓存)提供了另一中存储器资源，并且自身驻留在微处理器102中，因此不需要总线存取。在一般意义上，通过系统控制110和输入/输出接口112在集成电路100中示出了其它系统功能。

应当理解，集成电路100可以包括图1所示的那些功能的另外的或可选的功能，或者可以具有根据与图1所示的架构不同的架构布置的其功能。集成电路100的架构和功能因此仅通过实例提供，并且不旨在限制本发明的范围。

图2示出了包括如本文所公开的跟踪WL电路和跟踪BL电路的集成电路100(例如，存储器件)的RAM 104的构造的框图。当然，可以使用类似的构造来实现如高速缓冲存储器108等其它存储资源。在一些其它实施例中，RAM 104可以对应于独立的存储器集成电路(即，而不是如图1所示的嵌入式存储器)。

如图2所示，RAM 104包括彼此可操作地耦合的存储器阵列200、跟踪BL电路202和跟踪WL电路204。尽管在图1的所示实施例中将存储器阵列200、跟踪BL电路202和跟踪WL电路204示出为离散元件(块)，存储器阵列200、跟踪BL电路202和跟踪WL电路204中的至少两个或更多个在保持在本发明的范围内的同时，可以集成为单个元件。可以认为，简化了图2中的RAM 104的所示实施例，并且因此RAM 104在保持在本发明的范围内的同时，可以包括一个或多个其它块(或电路)。例如，RAM104可以包括行(WL)解码器、行(WL)驱动器、列(BL)驱动器、一个或多个输入/输出电路(读出放大器)等。

在一些实施例中，存储器阵列200可以包括静态随机存取存储器(SRAM)阵列。然而，多种存储器阵列中的任何一种(例如，电阻式随机存取存储器(RRAM)阵列、动态随机存取存储器(DRAM)阵列、磁阻式随机存取存储器(MRAM)阵列等)在保持在本发明的范围内的同时，可以实施为存储器阵列200。

存储器阵列200包括以列-行配置布置的多个存储器单元。例如，存储器阵列200包括多个存储器单元(例如200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等)，其中，每列具有位线(BL)和位条线(BBL)，并且每个行具有字线(WL)。每列的BL和BBL分别耦合到设置在该列中的多个存储器单元，并且该列中的每个存储器单元布置在不同的行上并耦合到相应的(不同的)WL。即，存储器阵列200的每个存储器单元耦合到存储器阵列200的列的BL、存储器阵列200的列的BBL和存储器阵列200的行的WL。在一些实施例中，BL和BBL竖直地平行地布置，并且WL水平地(即，垂直于BL和BBL)平行地布置。

仍然参考图2，更详细地，出于说明目的，在存储器阵列200中示出九个存储器单元(例如200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9)。基于以上描述，存储器阵列200中因此示出列“A”、“B”和“C”以及行“a”、“b”和“c”。存储器单元200-1、200-4和200-7沿A列布置；存储器单元200-2、200-5和200-8沿着B列布置；存储器单元200-3、200-6和200-9沿C列布置；存储器单元200-1、200-2和200-3沿a行布置；存储器单元200-4、200-5和200-6沿b行布置；并且存储器单元200-7、200-8和200-9沿c行布置。此外，沿列A布置的存储器单元200-1、200-4和200-7耦合到列A的相应的BL“BL_A”，并且各自耦合到相应的行的WL：WL_a、WL_b和WL_c；沿列B布置的存储器单元200-2、200-5和200-8都耦合到列B的相应的BL“BL_B”，并且各自耦合到相应的行的WL：WL_a、WL_b和WL_c；沿列C布置的存储器单元200-3、200-6和200-9都耦合到列C的相应的BL“BL_C”，并且各自耦合到相应的行的WL：WL_a、WL_b和WL_c。

存储器阵列200的每个存储器单元被配置为存储/表示数据位或数据。可以从具有相应的逻辑状态(即，逻辑1或逻辑0)的每个位单元重复地读出(即，读操作)这种数据位或将这种数据位重复地写入(即，写操作)每个位单元。尽管图2的示例性实施例示出了存储器阵列200中的九个存储器单元，并且任何期望的存储器单元的数量在保持在本发明的范围内的同时，可以包括在存储器阵列200中。如此，可以根据存储器阵列200中的存储器单元数量来调整列数量和行数量(以及对应的BL/BBL和WL)。此外，为简洁起见，在图2中沿着存储器阵列200的相应的列仅示出了BL，而不是BL和BBL两者。

根据本发明的各个实施例，跟踪WL电路204可以直接耦合(例如，物理地连接)或可操作地耦合(例如，非物理地连接但通信地耦合)到存储器阵列200(例如，存储器阵列200的BL/BBL中的一个或多个)，以便模拟存储器阵列200中WL与BL之间的电容耦合的效应。通过模拟效应，跟踪WL电路204可以产生模拟实际存在于存储器阵列200的WL中的一个或多个上的WL信号的跟踪WL信号。作为响应，包括被配置为模拟跨存储器阵列200传播的电信号路径的若干跟踪BL单元的跟踪BL电路202可以使用这种跟踪WL信号来恢复(例如，延长)实际的WL的脉冲宽度。

将在以下参考图3、图4、图5、图6、图7A、图7B和图7C讨论跟踪WL电路204和跟踪BL电路202的各个实施例。可以认为，RAM 104可以包括多个存储器阵列，存储器阵列中的每个其特征在于相应的尺寸(例如，相应的行数量和/或相应的列数量)。在一些实施例中，存储器阵列中的每个可以对应于相应的跟踪WL电路和相应的跟踪BL电路，以准确地恢复相应的WL信号。在一些其它实施例中，存储器阵列中的至少一些可以对应于共同的跟踪WL电路和/或共同的跟踪BL电路。

参考图3，根据各个实施例，分别示出了示例跟踪WL电路300的电路图和示例跟踪BL电路350的电路图。跟踪WL电路300和跟踪BL电路350可以是图2的跟踪WL电路204和跟踪BL电路202的相应的实例。

如图3所示，跟踪WL电路300包括跟踪WL 302和若干跟踪WL单元(例如304A、304B、304C等)。跟踪WL 302的至少一部分可以从存储器阵列200的一端延长到存储器阵列的另一端，以模拟存储器阵列200的WL(例如，WL_a、WL_b、WL_c等)。跟踪WL单元304A-C共同地耦合到跟踪WL 302。此外，如果期望，可以将一个或多个延迟元件(例如，延迟线、反相器等)耦合到跟踪WL 302，以在跟踪WL 302上产生RC延迟。例如，可以将一个或多个延迟元件插入到跟踪WL 302的部分302A和/或跟踪WL 302的部分302B。

跟踪WL单元304A-C可以分别对应于存储器阵列200的列。例如，跟踪WL单元304A对应于存储器阵列200的列A；跟踪WL单元304B对应于存储器阵列200的列B；并且跟踪WL单元304C对应于存储器阵列200的列C。具体地，跟踪WL单元304A-C中的每个可以直接耦合到对应的列的BL(和BBL)。例如，跟踪WL单元304A直接耦合到存储器阵列200的列A的BL_A(和BBL_A)；跟踪WL单元304B直接耦合到存储器阵列200的列B的BL_B(和BBL_B)；并且跟踪WL单元304C直接耦合到存储器阵列200的列C的BL_C(和BBL_C)。如此，跟踪WL电路300可以模拟在存储器阵列200中可能出现的BL-WL耦合的效应，这将在以下参考图9更详细地讨论。

跟踪WL单元304A-C中的每个可以包括一个或多个晶体管，其相应的源极被浮置。将跟踪WL单元304A用作代表性实例，跟踪WL单元304A包括两个晶体管306和308。在一些实施例中，晶体管306和308各自包括但不限于n型金属氧化物半导体场效应晶体管(nMOSFET)。然而，晶体管306和308中的每个在保持在本发明的范围内的同时，可以包括其它各种类型的晶体管(例如，p型金属氧化物半导体场效应晶体管(pMOSFET)、双极结型晶体管(BJT)、高电子迁移率场效应晶体管(HEMFET)等中的任何一个)。具体地，在图3中，晶体管306和308的相应的栅极连接到跟踪WL 302；晶体管306的漏极连接到BL_A；晶体管308的漏极连接到BBL_A；并且晶体管306和308的相应的源极被浮置。以此方式，晶体管306和308可以通过将其分别耦合到BL_A和BBL_A的漏极耦合到其栅极来模拟在BL(例如，BL_A、BBL_A)与WL(例如，WL_a、WL_b、WL_c)之间到跟踪WL 302的电容耦合，所述晶体管(因为其源极被浮置)在不影响在存储器阵列200中执行的正常写操作的同时，共同地耦合到跟踪WL 302。

跟踪BL电路350包括跟踪BL 352和若干跟踪BL单元(例如354a、354b、354c等)。跟踪BL 352中的至少一部分可以从存储器阵列200的一端延长到存储器阵列的另一端，以模拟存储器阵列200的BL/BBL(例如，BL_A、BL_B、BL_C等)。跟踪BL单元354a-c中的每个分别耦合到跟踪WL 302。跟踪BL单元354a-c共同地耦合到跟踪BL 352。跟踪BL单元354a-c可以分别对应于(例如，对准或耦合到)存储器阵列200的行。例如，跟踪BL单元354a对应于存储器阵列200的行a；跟踪BL单元354b对应于存储器阵列200的行b；并且跟踪BL单元354c对应于存储器阵列200的行c。跟踪BL单元354a-c中的每个与存储器阵列200的存储器单元(例如200-1、200-2等)基本类似，并且被配置为存储逻辑0以模拟存储器阵列的BL/BBL 200。例如，当将存储器阵列200的存储器单元实施为6晶体管SRAM存储器单元时，跟踪BL单元354a-c可以各自是6晶体管SRMA存储器单元，但是被配置为永久地存储逻辑0。然而，可以认为，跟踪BL单元354a-c中的每个在保持在本发明的范围内的同时，可以与存储器阵列200的存储器单元有区别地实施。跟踪BL单元354a-c的实例将在以下参考图8更详细地讨论。

参考图4，根据各个实施例，分别示出了示例跟踪WL电路400的电路图和示例跟踪BL电路450的电路图。跟踪WL电路400和跟踪BL电路450可以是图2的跟踪WL电路204和跟踪BL电路202的相应的实例。

如图4所示，跟踪WL电路400包括跟踪WL 402和若干跟踪WL单元(例如404A、404B、404C等)。跟踪WL 402的至少一部分可以从存储器阵列200的一端延长到存储器阵列的另一端，以模拟存储器阵列200的WL(例如，WL_a、WL_b、WL_c等)。跟踪WL单元404A-C共同地耦合到跟踪WL 402。此外，如果期望，可以将一个或多个延迟元件(例如，延迟线、反相器等)耦合到跟踪WL 402，以在跟踪WL 402上产生RC延迟。例如，可以将一个或多个延迟元件插入到跟踪WL 402的部分402A和/或跟踪WL 402的部分402B。

跟踪WL单元404A-C可以分别对应于存储器阵列200的列。例如，跟踪WL单元404A对应于存储器阵列200的列A；跟踪WL单元404B对应于存储器阵列200的列B；并且跟踪WL单元404C对应于存储器阵列200的列C。具体地，跟踪WL单元404A-C中的每个可以直接耦合到对应的列的BL(和BBL)。例如，跟踪WL单元404A直接耦合到存储器阵列200的列A的BL_A(和BBL_A)；跟踪WL单元404B直接耦合到存储器阵列200的列B的BL_B(和BBL_B)；并且跟踪WL单元404C直接耦合到存储器阵列200的列C的BL_C(和BBL_C)。如此，跟踪WL电路400可以模拟在存储器阵列200中可能出现的BL-WL耦合的效应，这将在以下参考图9更详细地讨论。

跟踪WL单元404A-C中的每个可以包括一个或多个晶体管，其相应的源极被浮置。将跟踪WL单元404A用作代表性实例，跟踪WL单元404A包括四个晶体管406、408、410和412。在一些实施例中，晶体管406-412各自包括但不限于n型金属氧化物半导体场效应晶体管(nMOSFET)。然而，晶体管406-412中的每个在保持在本发明的范围内的同时，可以包括其它各种类型的晶体管(例如，p型金属氧化物半导体场效应晶体管(pMOSFET)、双极结型晶体管(BJT)、高电子迁移率场效应晶体管(HEMFET)等中的任何一个)。具体地，在图4中，晶体管406和408的相应的栅极连接到跟踪WL 402；晶体管406的漏极连接到BL_A；晶体管408的漏极连接到BBL_A；晶体管406的源极连接到晶体管410的漏极；晶体管408的源极连接到晶体管412的漏极；晶体管410和412的相应的栅极接地；并且晶体管410和412的相应的源极也接地。有效地，晶体管406和408可以浮置在其相应的源极处。以此方式，晶体管406和408可以通过将其分别耦合到BL_A和BBL_A的漏极耦合到其栅极来模拟在BL(例如，BL_A、BBL_A)与WL(例如，WL_a、WL_b、WL_c)之间到跟踪WL 402的电容耦合，所述晶体管(因为其源极被浮置)在不影响在存储器阵列200中执行的正常写操作的同时，共同地耦合到跟踪WL 402。

跟踪BL电路450包括跟踪BL 452和若干跟踪BL单元(例如454a、454b、454c等)。跟踪BL 452与如图3所示的跟踪BL 352类似；并且跟踪BL单元454a-c中的每个与跟踪BL单元354a-c基本类似。因此，跟踪BL 452和跟踪BL单元454a-c的细节将在以下参考图8进一步详细讨论。

尽管在图3和4中将跟踪WL电路300和400示出为来来自存储器阵列200的分立组件，但是在一些其它实施例中，跟踪WL电路300和400可以分别集成到存储器阵列200中。例如，跟踪WL电路300和400中的每个可以在相同的衬底(例如，管芯)上形成为存储器阵列200，这可以有利地减少ROM 104占用的总面积以及存储器阵列200的BL/BBL的长度。

参考图5，根据各个实施例，分别示出了示例跟踪WL电路500的电路图和示例跟踪BL电路550的电路图。跟踪WL电路500和跟踪BL电路550可以是图2的跟踪WL电路204和跟踪BL电路202的相应的实例。

如图5所示，跟踪WL电路500包括跟踪WL 502、晶体管504、电容器506和晶体管508。晶体管504和508分别包括但不限于pMOSFET和nMOSFET。然而，晶体管504和508在保持在本发明的范围内的同时，可以各自包括各种其它类型的晶体管中的任何一种(例如，pMOSFET、nMOSFET、双极结型晶体管(BJT)、高电子迁移率场效应晶体管(HEMFET)等)。电容器506可以包括金属氧化物半导体(MOS)电容器、金属绝缘体金属(MIM)电容器等。任选地，跟踪WL电路500可以包括耦合到跟踪WL 502的若干跟踪WL单元(其可以分别与图3和图4所示的跟踪WL单元304A-C和404A-C基本类似)。跟踪WL 502的至少一部分可以从存储器阵列200的一端延长到存储器阵列的另一端，以模拟存储器阵列200的WL(例如，WL_a、WL_b、WL_c等)。此外，如果期望，可以将一个或多个延迟元件(例如，延迟线、反相器等)耦合到跟踪WL 502，以在跟踪WL 502上产生RC延迟。例如，可以将一个或多个延迟元件插入到跟踪WL 502的部分502A和/或跟踪WL 502的部分502B。

跟踪BL电路550包括跟踪BL 552、若干跟踪BL单元(例如554a、554b、554c等)以及副本跟踪BL 556。跟踪BL 552与如图2所示的跟踪BL 352类似；并且跟踪BL单元554a-c中的每个与跟踪BL单元354a-c基本类似。因此，跟踪BL 552和跟踪BL单元554a-c的细节将在以下参考图8进一步详细讨论。与图3和图4的实例不同，跟踪BL电路550，如图5所示，另外地包括副本跟踪BL 556。根据一些实施例，副本跟踪BL 556，在没有耦合到其的跟踪BL单元的情况下，被配置为模拟存储器阵列200的BL/BBL中的一个或多个，以便允许跟踪WL电路500模拟可能出现在存储器阵列200中的BL-WL耦合的效应，这将在以下参考图9进一步详细讨论。

仍然参考图5，更详细地，电容器506的一端(例如，板或端子)在与晶体管504连接的节点X处连接到副本跟踪BL 556，并且电容器506的另一端在与晶体管508连接的节点Y处连接到跟踪WL 502。具体地，晶体管504的源极连接到电源505(例如，VDD)，晶体管504的栅极由控制信号507控制，并且晶体管504的漏极在节点X处连接到电容器506；并且晶体管508的漏极连接到副本跟踪BL 556，晶体管508的栅极在节点Y处连接到电容器506，并且晶体管508的源极接地。

参考图6，根据各个实施例，分别示出了示例跟踪WL电路600的电路图和示例跟踪BL电路650的电路图。跟踪WL电路600和跟踪BL电路650可以是图2的跟踪WL电路204和跟踪BL电路202的相应的实例。

如图6所示，跟踪WL电路600和跟踪BL电路650分别与跟踪WL电路500和跟踪BL电路550基本类似，除了晶体管604、电容器606和晶体管608在更远的部分，例如602C，耦合到跟踪WL 602。因此，如下简要地描述了跟踪WL电路600和跟踪BL电路650。在跟踪WL电路600中，电容器606的一端(例如，板或端子)在与晶体管604连接的节点X处连接到副本跟踪BL 656，并且电容器606的另一端在与晶体管608连接的节点Y处连接到跟踪WL 602。具体地，晶体管604的源极连接到电源605(例如，VDD)，晶体管604的栅极由控制信号607控制，并且晶体管604的漏极在节点X处连接到电容器606；并且晶体管608的漏极连接到副本跟踪BL 656，晶体管608的栅极在节点Y处连接到电容器606，并且晶体管608的源极接地。在跟踪BL电路650中，跟踪BL电路650包括跟踪BL 652、若干跟踪BL单元(例如654a、654b、654c等)和副本跟踪BL 656。如将在以下讨论的，副本跟踪BL 656被配置为模拟存储器阵列200的BL/BBL。

参考图7A，根据各个实施例，分别示出了示例跟踪WL电路700的电路图和示例跟踪BL电路750的电路图。跟踪WL电路700和跟踪BL电路750可以是图2的跟踪WL电路204和跟踪BL电路202的相应的实例。

如图7A所示，跟踪WL电路700包括跟踪WL 702、跟踪WL 704和反相器706。根据各个实施例，跟踪WL 702和跟踪WL 704被配置为呈现由反相器706彼此逻辑上反相的信号。当制造跟踪WL 702和跟踪WL 704时，跟踪WL 702和跟踪WL 704基本彼此相邻，以有意地诱导这两个跟踪WL之间的电容耦合。例如，跟踪WL 702的至少一部分以一定距离横向地靠近跟踪WL 704的至少一部分。跟踪WL 702和704的各个示例实施将参考图11到图16C进一步详细讨论。通过将呈现相应的不同的逻辑状态的跟踪WL 702和704彼此靠近放置，耦合到副本跟踪BL 756的跟踪WL 702可能干扰跟踪WL 704。如此，可以在跟踪WL 702上模拟劣化的WL信号，这将在以下进一步详细讨论。

可选地或另外地，跟踪WL电路700可以包括一个或多个耦合在跟踪WL 702与跟踪WL 704之间的电容器706，以增强其间引起的电容耦合。这种电容器706可以各自包括金属氧化物半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器等。跟踪WL 702和704中的每个的至少一部分可以从存储器阵列200的一端延长到存储器阵列的另一端，以模拟存储器阵列200的WL(例如，WL_a、WL_b、WL_c等)。此外，如果期望，可以将一个或多个延迟元件(例如，延迟线、反相器等)耦合到跟踪WL 702，以在跟踪WL 702上产生RC延迟。例如，可以将一个或多个延迟元件插入到跟踪WL 702的部分702A和/或跟踪WL 702的部分702B。

图7B和图7C分别示出了根据各个实施例的跟踪WL电路700的可选的配置。例如在图7B中，除了将反相器706连接到跟踪WL 702之外，跟踪WL 702和704仍被配置为由如图7A所示的反相器706呈现逻辑上反相的信号。在一些实施例中，跟踪WL电路700可以包括连接到跟踪WL 702和704中的一个的反相器的任何期望的奇数，以引起跟踪WL 702和704呈现逻辑上反相的信号。例如在图7C中，跟踪WL电路700包括连接到跟踪WL 704的三个反相器706、706'和706”。

参考图8，所描绘的是根据各个实施例的耦合到跟踪WL 802的跟踪BL电路850的一部分的示例电路图。如所示出的，跟踪BL电路800包括跟踪BL 852和若干跟踪BL单元(例如，854a、854b、854c等)。跟踪WL 802可以是分别如图3、图4、图5、图6和图7A至图7C所示的跟踪WL 302、402、502、602和702以及704的实例；并且跟踪BL 852和跟踪BL单元854a-c可以是如图3、图4、图5、图6和图7A至图7C中所示的跟踪BL 352、452、552、652和752以及跟踪BL单元354a-c、454a-c、654a-c、754a-c的相应的实例。

在一些实施例中，跟踪BL单元854a-c中的每个与存储器阵列200的存储器单元基本类似。在存储器阵列200的存储器单元包括6晶体管(6T)SRAM存储器单元的实例中，跟踪BL单元854a-c中的每个可以因此包括6T SRAM存储器单元。可以认为，存储器阵列200的存储器单元可以包括多种其它SRAM存储器单元配置或其它存储器单元中的任何一个，如例如，2T-2R SRAM存储器单元、4T-SRAM存储器单元、8T-SRAM存储器单元、10T-SRAM存储器单元、RRAM存储器单元、MRAM存储器单元等。如此，跟踪BL单元854a-c中的每个可以包括基本类似于存储器阵列200的存储器单元的相符的存储器单元。

为了引起跟踪BL电路850模拟存储器阵列200的BL/BBL，可以将跟踪BL单元854a-c全部写入相同的逻辑状态，例如逻辑0。如此，例如，如图8所示，被配置为6T SRAM存储器单元的跟踪BL单元854a-c中的每个可以由两个晶体管(例如856和858)有效地表示。如本领域普通技术人员所知，晶体管856可以表示6T SRAM存储器单元的存取晶体管中的一个，并且晶体管858可以表示6T SRAM存储器单元的下拉晶体管中的一个。具体地，晶体管856的栅极和漏极分别连接到跟踪WL 802和跟踪BL 852。作为这种存储逻辑0的存储器单元，晶体管858的栅极连接到逻辑1(逻辑上反相为该逻辑0)，晶体管858的漏极和源极分别连接到晶体管856的源极和地面。因此，存在于跟踪BL 852上的逻辑高状态可以通过晶体管856和858下拉到接地。

图9示出了根据各个实施例的分别存在于存储器阵列的WL上的示例信号(以下称为“WL信号902”)、存储器阵列的BL/BBL上的示例信号(以下称为“BL信号904”)、跟踪WL上的示例信号(以下称为“TRKWL信号906”)和跟踪BL上的示例信号(以下称为“TRKBL信号908”)。图9中所示的WL信号902、BL信号904、TRKWL信号906和TRKBL信号908可以表示分别存在于以上参考图1至图8描述的WL、BL/BBL、跟踪WL和跟踪BL上的信号。

将图3和图8用作代表性实例，当选择将存储器单元200-1写入时，存在于WL_a上的WL信号902可以是脉冲信号，其包括上升沿902R和下降沿902F。当WL信号902沿着上升沿902R达到高逻辑状态时，主张WL_a，从而激活沿着行a布置的所有存存储器单元(例如，200-1、200-2、200-3)。在对所有未选择的存储器单元执行伪读操作的同时，通过根据待写入存储器单元200-1的逻辑状态来上拉或下拉BL_A，可以对选择的存储器单元200-1执行写操作。理想地，如图9的虚线所示，WL信号902的上升沿902R应呈现平滑的斜率。然而，由于主要来自未选择的存储器单元的WL-BL电容耦合(例如，从BL_B/BBL_B耦合到WL_a、从BL_C/BBL_C耦合到WL_a)，可以上升沿902R劣化成具有如图9的实线所示的减小的斜率。如此，当与由原始的上升沿902R(以虚线示出)和原始的下降沿902F(以虚线示出)所限定的原始的脉冲宽度902W₀相比时，可以显著地减小由劣化的上升沿902R(以实线示出)和原始的下降沿902F(以虚线示出)所限定的WL信号902的脉冲宽度902W₁。

通过将存储器阵列200的BL/BBL直接耦合到跟踪WL电路300，如图3所示，跟踪WL电路300可以模拟劣化的WL信号902，以在跟踪WL302上呈现具有在所述WL信号的上升沿上劣化的斜率的TRKWL信号906。例如，通过模拟劣化的WL信号902，TRKWL信号906可以具有上升沿906R，所述上升沿具有劣化的(例如，减小的)斜率。现在参考图8，基于存在于跟踪WL 802(图3的跟踪WL 302的实例)上的TRKWL信号906，可以导通跟踪BL单元854a-c中的每个。例如，当TRKWL信号906转换为高逻辑状态时，跟踪BL单元854a-c中的每个被导通，并且预充电的跟踪BL 852可以开始被放电到低逻辑状态。如图9所示，响应于被放电，TRKBL信号908从高逻辑状态转换为低逻辑状态。当TRKBL信号908转换为足够低的电压(例如，下降了预限定的ΔV)时，(即，大约在出现下降沿902F时或下降沿902F的时序)，WL信号902被配置为沿着下降沿902F转换为低逻辑状态。

由于上升沿906R的劣化的斜率，减小了跨跟踪BL单元854a-c中的每个的存取晶体管(例如856)的栅极和源极(Vgs)的电压，这引起流经跟踪BL 852的电流I减少。如此，将TRKBL信号908下降ΔV(如实线所示)的时间ΔT₁从时间ΔT₀延长到TRKBL信号908下降ΔV(如虚线所示)。换句话说，降低了TRKBL信号908的放电速率。这是因为I×ΔT₁(或I×ΔT₀₎是由跟踪BL 852的电容值和预限定的ΔV的乘积确定的常数值。因此，也可以延长WL信号902的下降沿902F，这可以将WL信号902的脉冲宽度从902W₁恢复为变成902W₂。当恢复WL信号902时，尽管由于未选择的存储器单元导致了WL-BL电容耦合，但是被选择的存储器单元(例如，在以上实例中的存储器单元200-1)能够仍然具有足够的时间来完成写操作。

根据各个实施例，参照图4至图7C描述的跟踪WL电路和跟踪BL电路的组合中的每个可遵循相同的原理来恢复劣化的WL信号的脉冲宽度。

例如，在图5至图6的任何一个的实例中，通过将跟踪BL电路550的副本跟踪BL 556耦合到跟踪WL电路500，跟踪WL电路500可以模拟劣化的WL信号902，以在跟踪WL 502上呈现TRKWL信号906。具体地，在TRKWL信号906转换为高逻辑状态之前，由晶体管504将被配置为模拟存储器阵列200的BL/BBL的副本跟踪BL 556预充电到高逻辑状态。在TRKWL信号906转换为高逻辑状态的同时，可以分别导通和截止晶体管508和晶体管504。如此，副本跟踪BL556可以开始通过晶体管508朝向地面放电，这可以引起TRKWL信号906模拟劣化的WL信号902，从而在其上升沿上具有劣化的斜率。基于以上讨论的原理，可以减小(在图5中跟踪BL552上或在图8中852上存在的)TRKBL信号908的放电速率，从而恢复WL信号902的脉冲宽度。

例如，在图7A至图7C的任何一个的实例中，通过将跟踪BL电路750的副本跟踪BL756耦合到跟踪WL电路700，跟踪WL电路700可以模拟劣化的WL信号902，以在跟踪WL 702上呈现TRKWL信号906。具体地，将配置为模拟存储器阵列200的BL/BBL的副本跟踪BL 756耦合到相对于跟踪WL 702呈现逻辑上反相的信号的跟踪WL 704。在一些实施例中，跟踪WL 704可通过在其间形成(例如，有效地感应或物理地设置)的一个或多个电容器来干扰跟踪WL702。如此，可以将劣化的WL信号902模拟为(存在于跟踪WL 702上的)其特征还在于在其上升沿上劣化的斜率的TRKWL信号906。基于以上讨论的原理，可以减小(在图7A至图7C中跟踪BL 752上或在图8中852上存在的)TRKBL信号908的放电速率，从而恢复WL信号902的脉冲宽度。

当将逻辑状态写入存储器单元时，WL信号的减小的脉冲宽度(例如，由于其上升沿被劣化)可能负面地影响写操作。例如，如果脉冲宽度减小得太短，则写操作可能失败。通常，称为“写裕度”的品质因数用于评估存储器件的写操作性能。通常将存储器单元的写裕度限定为从存储器单元被成功地写入逻辑状态到对应的WL信号的下降沿出现的持续时间。如本文所公开的，通过使用各种跟踪WL电路和跟踪BL电路来恢复劣化的WL信号的脉冲宽度，可以显著地提高对应的写裕度。

图10示出了比较不同的存储器件的写裕度的图1000。例如，图1000比较在例如电源、VDD(X轴)的各种操作条件下的第一存储器件、第二存储器件和第三不同的存储器件的写裕度(Y轴)。第一存储器件表示没有WL-BL耦合效应的参考器件。第一存储器件的写裕度与操作条件的趋势如曲线图1002所示。第二存储器件表示如上所述的具有WL-BL耦合效应并且使用跟踪WL电路和跟踪BL电路的组合中的至少一个的器件。第二存储器件的写裕度与操作条件的趋势如曲线图1004所示。第三存储器件表示如上所述的具有WL-BL耦合效应并且不使用跟踪WL电路和跟踪BL电路的组合中的任何一个的器件。第三存储器件的写裕度与操作条件的趋势如曲线图1006所示。如所示出的，在操作条件的特定范围内，曲线图1004全局地呈现出基本比曲线图1006更大的写入。

图11示出了耦合在两条金属线之间的电容器的示例性实施1100，例如，耦合在副本跟踪BL 556与跟踪WL 502之间的电容器506(图5)、耦合在副本跟踪BL 656与跟踪WL 602之间的电容器606(图6)和耦合在跟踪WL 702与跟踪WL 704之间的电容器706(图7A至图7C)。如图11所示，耦合在两条金属线(例如，金属线1102和金属线1104)之间的电容器可以由以下中的至少一个形成：晶体管1110、晶体管1112、晶体管1114或晶体管1116。在一些实施例中，晶体管1110和1114可以各自包括pMOSFET，并且晶体管1112和1116可以各自包括nMOSFET，同时晶体管1110-1116中的每个可以包括各种其它晶体管中的任何一个。晶体管1110-1116中的每个具有其连接到金属线1102-1104中的一条的栅极，和其共同地连接到金属线1102-1104中的另一条的源极和漏极。

作为代表性实例，晶体管1110可以充当电容器506，其中(i)晶体管1110的栅极连接到金属线1102；并且(ii)晶体管1110的源极和漏极共同地连接到金属线1104。在一些实施例中，金属线1102和1104可以分别对应于副本跟踪BL 556和跟踪WL 502。

图12示出了耦合在两条金属线之间的电容器的另一个示例性实施1200，例如，耦合在副本跟踪BL 556与跟踪WL 502之间的电容器506(图5)、耦合在副本跟踪BL 656与跟踪WL 602之间的电容器606(图6)和耦合在跟踪WL 702与跟踪WL 704之间的电容器706(图7A至图7C)。如图12所示，耦合在两条金属线(例如，金属线1202和金属线1204)之间的电容器可以由(i)以下(晶体管1210、晶体管1212、晶体管1214或晶体管1216)中的至少一个和(ii)一条或多条金属线1220、1222、1224和1226的组合形成。在一些实施例中，晶体管1210和1214可以各自包括pMOSFET，并且晶体管1212和1216可以各自包括nMOSFET，同时晶体管1210-1216中的每个可以包括各种其它晶体管中的任何一个。晶体管1210-1216中的每个具有其连接到金属线1202-1204中的一条的栅极，和其共同地连接到金属线1202-1204中的另一条的源极和漏极。

作为代表性实例，晶体管1210和金属线1220-1226中的一条或多条的组合可以充当具有以下的电容器506：(i)连接到金属线1202的晶体管1210的栅极；(ii)共同地连接到金属线1204的晶体管1210的源极和漏极；以及(iii)以下中的至少一个：连接到金属线1202的金属线1220、连接到金属线1204的金属线1222、连接到金属线1202的金属线1224或连接到金属线1204的金属线1226。在一些实施例中，金属线1202和1204可以分别对应于副本跟踪BL 556和跟踪WL 502。

通常，第一金属层(也称为金属1(M1)层)通常是集成电路中最低的金属层。即，金属1层是最靠近其上形成有金属层的衬底的金属层。第二金属层(也称为金属2(M2)层)是在金属1层上方形成的金属层，在金属1层与金属2层之间没有任何其它金属层。同样地，第三金属层(也称为金属3(M3)层)是在金属2层上方形成的下一个金属层，在金属2层与金属3层之间没有任何其它金属层。类似地，第四金属层(也称为金属4(M4)层)是在金属3层上方形成的下一个金属层，在金属3层与金属4层之间没有任何其它金属层。金属层的级数以此方式持续，直到形成顶部金属层，例如形成在第七金属层(也称为金属7(M7)上方的第八金属层(也称为金属8(M8)层)为止，在金属7层与金属8层之间没有任何其它金属层。可以理解，本发明不限于金属层的任何特定数量。

图13示出了耦合在两条金属线之间的电容器的又一个示例性实施1300，例如，耦合在副本跟踪BL 556与跟踪WL 502之间的电容器506(图5)、耦合在副本跟踪BL 656与跟踪WL 602之间的电容器606(图6)和耦合在跟踪WL 702与跟踪WL 704之间的电容器706(图7A至图7C)。

在示例实施1300中，使用在由介电材料分隔的两个金属层中的两个基本平行的金属板来形成电容器。在第一金属层中形成两个基本平行的金属板中的第一金属板。两个基本平行的金属板中的第二金属板形成在不同于第一金属板的第一金属层的第二金属层中。示例实施1300中的电容值通过改变金属板的尺寸而改变。

例如在图13中，描绘了第一金属板1302和基本平行于第一金属板1302的第二金属板1304。第一金属板1202形成在金属3(M3)层中，并且第二金属板1304形成在金属4(M4)层中。第一金属板1302连接到第一金属线1306，并且第二金属板1304通过通孔1310连接到第二金属线1308。在下文中，在以下附图中，通孔可以用符号“X”表示。可以由这种金属板1302和1304形成电容器。通过配置第一金属板1302和第二金属板1304的尺寸，示例实施1300中的电容值可配置为期望的电容值。作为代表性实例，电容器506可以由金属板1302和1304形成。在一些实施例中，金属线1306和1308可以分别对应于副本跟踪BL 556和跟踪WL 502。

第一金属线1306和第二金属线1308也形成在金属3层中。第二金属板1304与第一金属板1302基本平行，并且与第一金属板1302隔开预定的间隙。在示例实施例中，预定间隙可以用介电材料填充。介电材料可以包括如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等聚合物；如氮化硅等氮化物；如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等氧化物；等，或其组合。然而，介电材料的其它类型在本发明的范围内。

尽管将第一金属板1302示出为形成在金属3层中，并且将第二金属板1304示出为形成在金属4层中，但是对于第一金属板1302和第二金属板1304两者，其它金属层在本发明的范围内。此外，尽管将第一金属线1306和第二金属线1308示出为形成在与第一金属板1302相同的金属层(例如，金属3层)中，但是在一些其它实施例中，可以在与第二金属板1304相同的金属层(例如，金属4层)中形成第一金属线1306和第二金属线1308。第一金属板1302和第二金属板1304中的每个的尺寸和形状可以基于期望的电容值。

图14示出了耦合在两条金属线之间的电容器的又一个示例性实施1400，例如，耦合在副本跟踪BL 556与跟踪WL 502之间的电容器506(图5)、耦合在副本跟踪BL 656与跟踪WL 602之间的电容器606(图6)和耦合在跟踪WL 702与跟踪WL 704之间的电容器706(图7A至图7C)。

示例实施1400，也被称为扣手样式，包括彼此平行地形成的两个子电容器，即第一子电容器和第二子电容器。两个子电容器由两组金属条形成。例如，第一子电容器由第一组金属条形成，并且第二子电容器平行于第一子电容器形成，由第二组金属条形成。第一组金属条彼此平行放置，从而在每两个连续的金属条之间形成电容器。类似地，第二组金属条也彼此平行放置，从而在每两个连续的金属条之间形成电容器。两个子电容器中的每个的电容值取决于金属条的数量和每组对应的金属条中的金属条的尺寸以及每个金属条的长度。将示例实施1400中的总电容值确定为由两组金属条形成的两个子电容器的总和。

例如在图14中，示例实施1400包括由第一组金属条1402形成的第一子电容器和由第二组金属条1404形成的第二子电容器。第一组金属条1402和第二组金属条1404中的每个形成在两个不同的金属层中。例如，第一组金属条1402形成在金属2(M2)层中，并且第二组金属条1404形成在金属4(M4)层中。然而，其它金属层在本发明的范围内。第一子电容器形成在第一对金属线(例如，第一金属线1406和第二金属线1408)之间。第一金属线1406和第二金属线1408中的每个形成在金属1(M1)层中。第一组金属条1402中的每个通过通孔交替地连接到第一金属线1406或第二金属线1408。在第二对金属线(例如，第三金属线1410和第四金属线1412)之间形成第二子电容器。第三金属线1410和第四金属线1412中的每个形成在金属3(M3)层中。第二组金属条1404中的每个通过通孔交替地连接到第三金属线1410或第四金属线1412。作为代表性实例，电容器506可以包括第一子电容器或第二子电容器中的至少一个。在一些实施例中，金属线1406和1410可以对应于副本跟踪BL 556，并且金属线1408和1412可以对应于跟踪WL 502。

第一组金属条1402和第二组金属条1404中的每个包括彼此平行放置的预定数量的金属条。可以在第一子电容器和第二子电容器的顶部上的每两个连续的金属条之间另外地形成电容器。在以上代表性实例中，除了第一子电容器和/或第二子电容器之外，电容器506还可以包括这种另外的电容器。因此，第一组金属条1402和第二组金属条1404中的每个的总电容值取决于金属条的数量和对应的组中的金属条的尺寸。例如在图14中，第一组金属条1402包括三个金属条，并且第二组金属条1404包括七个金属条。然而，第一组金属条1402和第二组金属条1404中的每个的金属条的数量可以基于第一子电容器和第二子电容器中的每个的期望的电容值而变化。因此，第一组金属条1402和第二组金属条1404中的每个的金属条的不同数量在本发明的范围内。此外，第一组金属条1402和第二组金属条1404中的每个金属条的尺寸也可以基于第一子电容器和第二子电容器的期望的电容值而变化。

在示例实施中，第一组金属条1402的每个金属条彼此平行，条之间的间隙填充有介电材料。类似地，第二组金属条1404的每个金属条彼此平行，条之间的间隙填充有介电材料。示例介电材料可以包括如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等聚合物；如氮化硅等氮化物；如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等氧化物；等，或其组合。然而，其它介电材料在本发明的范围内。

图15示出了耦合在两条金属线之间的电容器的又一个示例性实施1500，例如，耦合在副本跟踪BL 556与跟踪WL 502之间的电容器506(图5)、耦合在副本跟踪BL 656与跟踪WL 602之间的电容器606(图6)和耦合在跟踪WL 702与跟踪WL 704之间的电容器706(图7A至图7C)。

示例实施1500，也称为栅格样式，包括三组金属条。三组金属条中的每组形成三个子电容器。例如，第一子电容器由彼此平行放置的第一组金属条形成，第二子电容器由彼此平行放置的第二组金属条形成，并且第三子电容器由彼此平行放置的第三组金属条形成。第一组金属条和第二组金属条中的每个的每个连续的金属条交替地连接到第三组金属条中的金属条，从而形成栅格。三个子电容器中的每个的电容值取决于每组对应的金属条中的金属条的数量以及每个金属条的尺寸。将示例实施1500中的总电容值确定为由三组金属条形成的三个子电容器的总和。

例如在图15中，实施1500包括第一组金属条1502、第二组金属条1504和第三组金属条1506(例如1506-1、1506-2、1506-3、1506-4、1506-4、1506-5、1506-6)。第三组金属条1506可沿第一方向放置，并且第一组金属条1502和第二组金属条1504可各自在第二方向上形成。第二方向可以与第一方向正交。第一组金属条1502中的每个金属条和第二组金属条1504中的每个金属条通过通孔连接到第三组金属条1506的每个替代的金属条以形成栅格。即，第一组金属条1502和第二组金属条1504中的每个的第一金属条连接到第三组金属条1506的第二金属条、第四金属条、第六金属条...(1506-2、1506-4、1506-6...)。并且，第一组金属条1502和第二组金属条1504中的每个的第二金属条连接到第三组金属条1506的第一金属条、第三金属条、第五金属条...(1506-1、1506-3、1506-5...)。

第一子电容器由一对或多对第一组金属条1502形成；第二子电容器由一对或多对第二组金属条1504形成；并且第三子电容器由一对或多对第三组金属条1506形成。由第一组金属条1502形成的第一子电容器、由第二组金属条1504形成的第二子电容器和由第三组金属条1506形成的第三子电容器中的每个的电容值取决于每组中的若干金属条和每个金属条的尺寸。因此，第一组金属条1502、第二组金属条1504和第三组金属条1506中的每个包括预定数量的金属条。

例如在图15中，第一组金属条1502包括三个金属条，第二组金属条1504包括七个金属条，并且第三组金属条1506包括六个金属条。然而，第一组金属条1502、第二组金属条1504和第三组金属带1506中的每个中的金属条的数量可以基于期望的电容值而变化。因此，第一组金属条1502、第二组金属条1504和第三组金属条1506中的每个的不同数量的金属条在本发明的范围内。此外，第一组金属条1502、第二组金属条1504和第三组金属带1506中的每个中的金属条的尺寸可以基于期望的电容值而变化。作为代表性实例，电容器506可以包括第一子电容器、第二子电容器或第三子电容器中的至少一个。因此，第三组金属条1506(例如1506-5)中的一个可以对应于副本跟踪BL 556，并且第三组金属条1506(例如1506-6)中的另一个可以对应于跟踪WL 502。

第一组金属条1502中的每个金属条彼此平行，金属条之间的间隙填充有介电材料。类似地，第二组金属条1504的每个金属条彼此平行，条之间的间隙填充有介电材料。另外，第三组金属条1506中的每个金属条彼此平行，条之间的间隙填充有介电材料。示例介电材料可以包括如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等聚合物；如氮化硅等氮化物；如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等氧化物；等，或其组合。然而，其它介电材料在本发明的范围内。

此外，第一组金属条1502、第二组金属条1504和第三组金属条1506中的每个可以设置在不同的金属层中。例如，第一组金属条1502在金属2(M2)层中，第二组金属条1504在金属4(M4)层中，并且第三组金属条1506在金属3(M3)层中。然而，其它金属层在本发明的范围内。在一些实施中，第一组金属条1502、第二组金属条1504和第三组金属条1506中的两个可以在相同的金属层中，并且其余的金属条在不同的金属层中。例如，第一组金属条1502和第二组金属条1504中的每个的金属条可以在金属2(M2)层或金属4(M4)层中，并且第三组金属条1506可以在金属3(M3)层。

图16A、图16B和图16C示出了耦合在两条金属线之间的电容器的又一个示例性实施1600，例如，耦合在副本跟踪BL 556与跟踪WL 502之间的电容器506(图5)、耦合在副本跟踪BL 656与跟踪WL 602之间的电容器606(图6)和耦合在跟踪WL 702与跟踪WL 704之间的电容器706(图7A至图7C)。

也称为通孔样式的示例实施1600包括两组金属条。此外，示例实施1600包括形成在金属条上的多个通孔。两组金属条中的每个形成两个子电容器。例如，第一子电容器由彼此平行放置的第一组金属条形成，并且第二子电容器由彼此平行放置的第二组金属条形成。此外，由多个通孔形成另外的电容器。例如，两个相邻的通孔中的每个在其之间形成电容器。两个子电容器中的每个的电容值取决于每组对应的金属条中的金属条的数量、金属条的尺寸(例如，长度、宽度和/或厚度)、每组对应的金属条中的通孔的数量以及每个通孔的尺寸(例如，长度、宽度和/或厚度)。将示例实施1600中的总电容值确定为由两组金属条形成的两个子电容器的总和。

例如在图16A中，示例实施1600包括第一组金属条1602和第二组金属条1604。第一组金属条1602和第二组金属条1604中的每个在不同的金属层中。例如，第一组金属条1602在金属2(M2)层中，并且第二组金属条1604在金属4(M4)层中。然而，其它金属层在本发明的范围内。在一些其它实施例中，第一组金属条1602和第二组金属条1604中的每个可以在相同的金属层中。

第一组金属条1602和第二组金属条1604中的每个包括预定数量的金属条。例如在图16A中，第一组金属条1602包括三个金属条，并且第二组金属条9604包括七个金属条。然而，若干金属条可以基于期望的电容值而变化。因此，第一组金属条1602和第二组金属条1604中的每个的金属条的不同数量在本发明的范围内。

第一组金属条1602包括第一多个通孔1606，并且第二组金属条1604包括第二多个通孔1608。第一多个通孔1606和第二多个通孔1608的每对相邻的通孔可以另外地在其之间形成电容器。因此，可以调节第一多个通孔1606和第二多个通孔1608的每个中通孔的数量，以改变示例实施1600的电容值。

第一组金属条1602和第二组金属条1604中的每个金属条交替地连接到第一金属线1610和第二金属线1612。第一金属线1610和第二金属线1612形成在与分别形成有第一组金属条1602和第二组金属条1604的金属层不同的金属层中。例如，第一金属线1610和第二金属线1612在金属3(M3)层中。然而，其它金属层在本发明的范围内。

图16B示出了沿线A-A’切割的第一金属条1602的示例截面图，所述第一金属条包括第一多个通孔1606。如图16B所示，在形成第一组金属条1602的金属2(M2)层与形成第一金属线1610和第二金属线1612的金属3(M3)层之间形成第一多个通孔1606。然而，其它金属层在本发明的范围内。图16C示出了沿线A-A’切割的第二金属条1604的示例截面图，所述第二金属条包括第二多个通孔1608。如图16C所示，在形成第一金属线1610和第二金属线1612的金属3(M3)层与形成第二组金属条1604的金属4(M4)层之间形成第二多个通孔1608。然而，其它金属层在本发明的范围内。此外，将第一多个金属条1602和第二多个金属条1604中的每个示出为包括两排通孔。然而，不同数量的通孔行在本发明的范围内。

第一子电容器由一对或多对第一组金属条1602形成；并且第二子电容器由一对或多对第二组金属条1604形成。由第一组金属条1602形成的第一子电容器和由第二组金属条1604形成的第二子电容器中的每个的电容值取决于每组中金属条的数量和每个金属条的尺寸。因此，第一组金属条1602和第二组金属条1604中的每个包括预定数量的金属条。作为代表性实例，电容器506可以包括第一子电容器或第二子电容器中的至少一个。因此，第一金属线1610可以对应于副本跟踪BL 556，并且第二金属线1612可以对应于跟踪WL 502。

此外，第一组金属条1602和第二组金属条1604中的每个金属条的尺寸也可以基于期望的电容值而变化。在示例实施例中，第一组金属条1602的每个金属条彼此平行，条之间的间隙填充有介电材料。类似地，第二组金属条1604的每个金属条彼此平行，条之间的间隙填充有介电材料。介电材料的实例可以包括如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等聚合物；如氮化硅等氮化物；如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等氧化物；等，或其组合。然而，其它介电材料在本发明的范围内。

图17示出了根据各个实施例的操作存储器件以恢复字线脉冲宽度的示例方法1700的流程图。例如，如参考图1至图16C所讨论的，跟踪WL电路204和跟踪BL电路202可以执行方法1700的操作以恢复字线脉冲宽度。如此，将结合图1至图16C描述方法1700的以下实施例。方法1700的所示实施例仅是实例。因此，应当理解，方法1700的各种操作中的任何一种在保持在本发明的范围内的同时，可以被省略、重新排序和/或添加。

根据各个实施例，方法1700开始于操作1702(将耦合到存储器单元的WL从低逻辑状态转换为高逻辑状态)。可以选择将存储器单元写入某个逻辑状态。再次参考图9，WL信号902(例如，当选择行a上的存储器单元200-1-3中的一个时的图2的WL_a)可以表示在从低逻辑状态转换为高逻辑状态的WL上存在的信号。由于从选择的存储器单元的BL/BBL和/或沿WL布置的未选择的存储器单元中的一个或多个的BL/BBL的WL-BL耦合的效应，WL信号902在其上升沿902R上可以具有劣化的斜率。

方法1700继续到操作1704(通过以下中的至少一个，将具有受干扰的斜率且模拟WL的跟踪WL从低逻辑状态转换为高逻辑状态)：根据各个实施例，(i)将跟踪WL直接耦合到与存储器单元耦合的BL，或者(ii)将跟踪WL耦合到模拟BL的第一跟踪BL。例如在图3至图4中，通过分别将(图2的跟踪WL电路204的)跟踪WL 302/402耦合到存储器阵列200的BL/BBL(例如，BL_A、BBL_A、BL_B、BBL_B等)中的一个或多个，跟踪WL 302/402可以呈现具有噁化的或以其它方式受干扰的斜率的TRKWL信号906(图9)。例如在图5至图7C中，通过分别将(图2的跟踪WL电路204的)跟踪WL 502/602/702耦合到(图2的跟踪BL电路202的)副本跟踪BL556/656/756，跟踪WL 502/602/702也可以呈现具有劣化的或以其它方式受干扰的斜率的TRKWL信号906(图9)。

方法1700继续到操作1706(根据各个实施例，通过根据受干扰的斜率对模拟BL的第二跟踪BL进行放电来延长将WL从高逻辑状态转换为低逻辑状态的时序)。再次参考图8，通过根据TRKWL信号906(图9)的受干扰的斜率对跟踪BL 852(可以是图3至图7C的跟踪BL352、452、552、652、752的实例)进行放电，可以延长转换回低逻辑状态的WL信号902的时序。应当注意，跟踪BL 852是跟踪BL电路202的一部分。在一些实施例中，响应于第二跟踪BL的电压下降了预定电压，WL可以从高逻辑状态转换为低逻辑状态。例如在图9中，在TRKBL信号908下降ΔV(被推迟出现)时，WL信号902可以从高逻辑状态转换为低逻辑状态，从而延长WL信号902的脉冲宽度。

在本发明的一个方面，一种存储器件包括存储器单元。存储器件包括字线(WL)，连接到存储器单元，被配置为呈现第一WL脉冲，以允许将存储器单元写入第一WL脉冲内的逻辑状态。第一WL脉冲具有上升沿和下降沿。存储器件包括位线(BL)，连接到存储器单元，被配置为将逻辑状态写入存储器单元。存储器件包括第一跟踪WL，被配置为模拟WL，以提供具有上升沿的第二WL脉冲，上升沿具有受干扰的斜率。存储器件包括第一跟踪BL，被配置为模拟BL，耦合到第一跟踪WL，使得基于第二WL脉冲的上升沿的受干扰的斜率而延长第一WL脉冲的下降沿。

在上述存储器件中，第一跟踪BL的电压被配置为响应于第二WL脉冲的上升沿而转换为低逻辑状态，并且其中，响应于跟踪BL的电压下降了预定电压而出现第一WL脉冲的下降沿。

在上述存储器件中，第二WL脉冲的上升沿的受干扰的斜率引起第一跟踪BL的电压在转换为低逻辑状态的同时也呈现受干扰的斜率。

在上述存储器件中，第一跟踪WL包括至少一个跟踪WL位单元，跟踪WL位单元包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的相应的栅极连接到第一跟踪WL，第一晶体管和第二晶体管的相应的源极被浮置，第一晶体管和第二晶体管的相应的漏极中的一个直接连接到BL。

在上述存储器件中，第一跟踪WL包括至少一个跟踪WL位单元，跟踪WL位单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管和第二晶体管的相应的栅极连接到第一跟踪WL，第一晶体管和第二晶体管的相应的源极通过第三晶体管和第四晶体管被浮置，第三晶体管和第四晶体管被栅极连接并且源极接地，第一晶体管和第二晶体管的相应的漏极中的一个直接连接到BL。

在上述存储器件中，还包括：第二跟踪BL，被配置为模拟BL；以及晶体管，晶体管栅极连接到第一跟踪WL、漏极连接到第二跟踪BL并且源极接地，晶体管被配置为减小第二跟踪BL的电压，从而引起第二WL脉冲呈现具有受干扰的斜率的上升沿。

在上述存储器件中，还包括：电容器，耦合在第二跟踪BL与第一跟踪WL之间。

在上述存储器件中，还包括：第二跟踪BL，被配置为模拟BL；以及第二跟踪WL，连接到第二跟踪BL并封闭耦合到第一跟踪WL，第二跟踪WL被配置为呈现与第一跟踪WL的逻辑状态反相的逻辑状态，以引起第二WL脉冲呈现具有受干扰斜率的上升沿。

在上述存储器件中，还包括：一个或多个电容器，耦合在第一跟踪WL与第二跟踪WL之间。

在本发明的另一个方面，一种存储器件包括存储器阵列，存储器阵列包括多个存储器单元。存储器件包括字线(WL)，连接到多个存储器单元中的一个，被配置为提供第一WL脉冲，第一WL脉冲具有限定第一WL脉冲的脉冲宽度的上升沿和下降沿。存储器件包括第一跟踪WL，形成为与存储器阵列相邻，被配置为通过物理地或可操作地耦合到被配置为将逻辑状态写入存储器单元的位线(BL)而提供具有上升沿的第二WL脉冲，上升沿具有减小的斜率。存储器件包括第一跟踪BL，被配置为模拟BL，耦合到第一跟踪WL，使得第一WL脉冲的脉冲宽度基于第二WL脉冲的上升沿的减小的斜率而增加。

在上述存储器件中，第一跟踪BL的电压被配置为响应于第二WL脉冲的上升沿而转换为低逻辑状态，并且其中，响应于跟踪BL的电压下降了预定电压而出现第一WL脉冲的下降沿。

在上述存储器件中，第二WL脉冲的上升沿的减小的斜率引起第一跟踪BL的电压在转换为低逻辑状态的同时也呈现减小的斜率，从而增加了第一WL脉冲的脉冲宽度。

在上述存储器件中，还包括：至少一个跟踪WL位单元，耦合到第一跟踪WL，其中，跟踪WL位单元包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的相应的栅极连接到第一跟踪WL，第一晶体管和第二晶体管的相应的源极被浮置，第一晶体管和第二晶体管的相应的漏极中的一个直接连接到BL。

在上述存储器件中，第一跟踪WL和至少一个跟踪WL位单元形成在存储器阵列内。

在上述存储器件中，还包括：至少一个跟踪WL位单元，耦合到第一跟踪WL，其中，跟踪WL位单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管和第二晶体管的相应的栅极连接到第一跟踪WL，第一晶体管和第二晶体管的相应的源极通过第三晶体管和第四晶体管被浮置，第三晶体管和第四晶体管被栅极连接并且源极接地，第一晶体管和第二晶体管的相应的漏极中的一个直接连接到BL。

在上述存储器件中，第一跟踪WL和至少一个跟踪WL位单元形成在存储器阵列内。

在上述存储器件中，还包括：第二跟踪BL，形成为与存储器阵列相邻，第二跟踪BL被配置为模拟BL；晶体管，晶体管栅极连接到第一跟踪WL、漏极连接到第二跟踪BL并且源极接地，晶体管被配置为减小第二跟踪BL的电压，从而引起第二WL脉冲呈现具有下降的斜率的上升沿；以及电容器，耦合在第二跟踪BL与第一跟踪WL之间，从而还引起第二WL脉冲呈现具有减小的斜率的上升沿。

在上述存储器件中，还包括：第二跟踪BL，被配置为模拟BL；以及第二跟踪WL，连接到第二跟踪BL并封闭耦合到第一跟踪WL，第二跟踪WL被配置为呈现与第一跟踪WL的逻辑状态反相的逻辑状态，以引起第二WL脉冲呈现具有减小的斜率的上升沿。

在本发明的又一个方面，一种操作存储器件的方法包括：将耦合到存储器单元的字线(WL)从第一逻辑状态转换为第二逻辑状态。方法包括：通过以下中的至少一个用受干扰的斜率将模拟WL的跟踪WL从第一逻辑状态转换为第二逻辑状态：(i)将跟踪WL直接耦合到与存储器单元耦合的位线(BL)，或者(ii)将跟踪WL耦合到模拟BL的第一跟踪BL。方法包括通过根据受干扰的斜率对模拟BL的第二跟踪BL进行放电来延长将WL从第二逻辑状态转换为第一逻辑状态的时序。

在上述方法中，还包括：响应于第二跟踪BL的电压下降了预定电压，将WL从第二逻辑状态转换为第一逻辑状态。

上文概述了几个实施例的部件，使得本领域技术人员能够更好地理解本发明的方面。本领域技术人员应该理解，本领域技术人员可以容易地将本发明作为设计或修改用于执行与本文所介绍的实施例相同的目的和/或实现相同优势的其它工艺和结构的基础。本领域技术人员也应该认识到，这种等效构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，本领域技术人员可以做出各种改变、替换和变更。