阅读说明：本技术 用于存储器应用的开关源极线 (Switched source line for memory applications ) 是由 苏佩雷·杰洛卡 普若内·普拉巴特 詹姆斯·爱德华·迈尔斯 于 2019-08-13 设计创作，主要内容包括：本文描述的各种实施方式涉及具有存储器结构的集成电路,该存储器结构具有经由布置成行的字线和布置成列的位线可访问的位单元阵列。集成电路可以包括耦接到位单元的源极线。集成电路可以包括耦接在字线和源极线之间的源极线驱动器,并且源极线驱动器可以允许将源极线用作开关源极线。(Various embodiments described herein relate to an integrated circuit having a memory structure with an array of bit cells accessible via word lines arranged in rows and bit lines arranged in columns. An integrated circuit may include a source line coupled to a bit cell. The integrated circuit may include a source line driver coupled between the word line and the source line, and the source line driver may allow the source line to be used as a switched source line.)

具体实施方式

本文描述的各种实施方式针对用于各种存储器应用的开关源极线。例如，本文描述的一些实施方式针对开关源极线(SSL)、数据编码、低的最小电压(Vmin)存储器应用，例如，只读存储器(ROM)。本文描述的一些实施方式可以提供嵌入式通孔可编程ROM电路，该嵌入式通孔可编程ROM电路可以用数据编码来实现低的最小操作电压(Vmin)，从而有助于提高读取速度。

本文描述的各种实施方式使用开关源极线(SSL)来减少来自未选行的Ioff。来自同一共享位线上的未选位单元的Ioff(漏电流)降低了读取逻辑“0”或逻辑“1”之间的分辨率，使得Ioff可以减少读取余量，并且因此降低了存储器在不同操作条件和/或变化下读取的健壮性。这种SSL技术涉及驱动源极线(SL)作为字线(WL)的反相。这可以确保可以使用导通电流(Ion)下拉位线，或使其保持预充电状态，这取决于存储在所选行(即，有源字线(WL＝1，SL＝0))的位单元中的状态，而共享相同位线的其他未选行(WL＝0，SL＝1)的位单元则不会泄漏，因为它们的源极线被拉高。因此，这种SSL技术可以将读取余量从常规的(Ion/(m＊Ioff))提高到(Ion/Ioff)，从而仅受读取速度限制每位线(BL)具有一个或多个或几个比特，并且因此允许更高的密度、低的Vmin ROM。

本文描述的一些实施方式针对具有单个晶体管位单元的差分读取ROM。例如，本文描述的一些实施方式可以提供使用单个晶体管位单元来进行差分读取的嵌入式通孔可编程ROM电路，以实现低的最小操作电压(Vmin)或高速度。这样，本文描述的一些实施方式可以使用开关源极线(SSL)来减少来自未选行的Ioff，并且另外，本文描述的一些实施方式可以使用差分读取来改善读取余量。

现在本文将参考图1A-图4详细描述用于存储器应用的开关源极线(SSL)电路的各种实施方式。

图1A-图1C示出了根据本文所述的实施方式的具有开关源极线(SSL)的存储器电路100A、100B、100C的图。具体地，图1A示出了具有开关源极线(SSL)和源极线驱动器108的存储器电路100A，图1B示出了具有开关源极线(SSL)和其他源极线驱动器118的存储器电路100B，并且图1C示出了具有浮置开关源极线(SSL)的存储器电路100C。

如图1A所示，存储器电路100A可以由具有位单元104阵列的存储器结构来实现，该位单元阵列可以经由(m+1)条字线(WL0…WLm)和(n+1)条位线(BL0…BLn)访问。字线(WL0…WLm)可以布置成(m+1)行(row_0…row_m)，而位线(BL0…BLn)可以布置成多列(col_0…col_n)。

在一些情况下，存储器结构可以被实现为只读存储器(ROM)结构，并且位单元104阵列可以被实现为ROM阵列。例如，如图1A-图1C所示，位单元阵列中的每个位单元104可以由单个晶体管来实现，该晶体管耦接在位线(BL0…BLn)的对应位线(BL)和源极线(SL0…SLm)的对应源极线(SL)之间。在一些情况下，如图所示，单个晶体管可以由单个n型金属氧化物半导体(NMOS)晶体管来实现。在其他情况下，单个晶体管可以由单个p型MOS(PMOS)晶体管来实现。

在其他情况下，存储器结构可以被实现为随机存取存储器(RAM)结构，并且位单元104阵列可以被实现为RAM阵列，例如，静态RAM(SRAM)。例如，如图2A-图2B所示，存储器结构可以被实现为SRAM结构，并且位单元104阵列可以被实现为SRAM阵列。

存储器电路100A可以包括耦接到位单元104的(m+1)条源极线(SL0…SLm)。另外，存储器电路100A可以包括耦接在字线(WL0…WLm)和源极线(SL0…SLm)之间的(m+1)个源极线驱动器108(即，108_0…108_m)。在一些情况下，源极线驱动器(108_0…108_m)可以允许将源极线(SL0…SLm)用作开关源极线(SSL)。

在一些情况下，如图1A所示，源极线驱动器(108_0…108_m)可以由各种类型的逻辑器件来实现。例如，如图1A所示，逻辑器件可以由反相器108实现。如图1B的存储器电路100B所示，逻辑器件可以由单个晶体管118(即，118_0…118_m)(例如，单个PMOS晶体管)来实现。备选地，如果位线(BL)被预放电，则单个晶体管118可以由单个NMOS晶体管来实现。

在一些情况下，行(row_0…row_m)中的每一行(row)可以包括(n+1)个位单元104(即，104_0…104_n)、源极线(SL0…SLm)中的对应源极线(SL)、以及源极线驱动器(108_0…108_m)中的对应源极线驱动器(SLD)。在其他情况下，行(row_0…row_m)中的每一行(row)可以由源极线驱动器(108_0…108_m)中的单个源极线驱动器(SLD)来实现，该单个源极线驱动器与源极线(SL0…SLm)中的单个源极线(SL)耦接，该单个源极线(SL)在字线(WL0…WLm)中的单个字线(WL)和(n+1)个位单元104(即，104_0…104_n)之间。

在一些情况下，位单元阵列中的每个位单元104耦接在源极线(SL0…SLm)中的对应源极线(SL)和位线(BL0…BLn)中的对应位线(BL)之间。另外，位单元阵列中的每个位单元104可以存储逻辑数据值一(1)，每个位单元104和对应位线(BL)之间短路(X)，并且位单元阵列中的每个位单元104可以存储另一逻辑数据值零(0)，每个位单元104和对应位线(BL)之间开路(即，有间隙)。

在一些实施方式中，字线(WL0…WLm)包括有源字线和无源字线，并且无源字线的源极线(SL)的初始条件可以与位线(BL0…BLn)中的任何一条位线(BL)的初始条件类似。在其他实施方式中，源极线驱动器(SLD)可以操作用于减少位单元104(104_0…104n)的泄漏，以便增加与位单元104(104_0…104n)的读取操作相关联的读取余量，并且增加读取余量可以与通过位线(BL0…BLn)的截止电流和/或位线(BL0…BLn)的预充电电压中的至少一项相关联。

在一些实施方式中，参考图1A，开关源极线ROM可以提高Vmin并延长访问时间。这种SSL技术可以提高ROM的Vmin，但可能对读取速度产生不利影响。有时，BL电容的放电会影响读取访问时间，并且BL放电的下拉电流可能会受到所选行的SL驱动器108中的晶体管的限制。为了缓解该缓慢下降问题，可以在SL和VSS之间连接表示“0”的非接触位，例如，如图3所示。在一些情况下，也可以在每个物理行中存储反相标志，也如图3所示。如将在下面描述的，可以在以下情况下设置反相标志：物理行中的““1”比特数”>物理行中的““0”比特数”，数据的补码存储在对应的行中。另外，本文下面参考图3示出了小型4×4数据编码示例(即，矩阵1)。

在一些实施方式中，如图1B所示，可以由具有位单元104阵列的存储器结构来实现存储器电路100B，该位单元104阵列可以经由布置成行(row_0…row_m)的字线(WL0…WLm)和布置成列(col_0…col_n)的位线(BL0…BLn)访问。存储器电路100B可以具有耦接到位单元104的单个晶体管118。在这种情况下，位单元阵列中的每个位单元104可以耦接在对应源极线(SL)和对应位线(BL)之间。

在一些实施方式中，参考图1B，可以移除SL驱动器118的NMOS晶体管，并且因此，如图1A所示，0存储位可以提供下拉功能而不使用全反相器。如图所示，0存储位可以提供下拉功能，每个位单元与地(Vss)之间短路。另外，上拉可以确保未选行的SL＝1，并且因此，存储器电路100B可以具有相同或基本相似的Vmin改善。

在一些实施方式中，如图1C所示，可以由具有位单元104阵列的存储器结构来实现存储器电路100C，该位单元104阵列可经由布置成行(row_0…row_m)的字线(WL0…WLm)和布置成列(col_0…col_n)的位线(BL0…BLn)访问。存储器电路100C可以具有耦接到位单元104(1040...104n)的浮置源极线(F_SL0…F_SLm)。在这种情况下，位单元阵列中的每个位单元104可以耦接在浮置源极线(F_SL0…F_SLm)中的对应浮置源极线(F_SL)和位线(BL0…BLn)中的对应位线(BL)之间。

在一些实施方式中，参考图1C，可以不驱动源极线(SL)驱动器，即，可以移除SL驱动器，并且因此，源极线(SL)可以浮置。在这种情况下，对于所选行，可以置位字线(WL)，并且0存储位可以将SL耦接(或连接)到地(VSS)。因此，如图所示，0存储位可以提供下拉功能，每个位单元与地(Vss)之间短路。另外，对于未选行，SL将浮置，这可能导致读取期间列中的Ioff较高，从而侵蚀了一些Vmin增益。该拓扑的优势在于，如果SL在待机模式下浮置(其中，一个或多个或所有WL＝0)，则待机泄漏可能最少。

因此，参考图1A-图1C，本文描述的各种实施方式可以提供具有开关源极线(SSL)的存储器电路和结构(例如，ROM)，以减小最小操作电压(Vmin)。另外，本文描述的实施方式可以为开关源极线ROM提供存储逻辑0的位，所述位被用作局部放电路径和数据编码以提高速度。

存储器电路100A、100B、100C可以在使用各种类型的存储器(例如，只读存储器(ROM)或任何其他类型的非易失性存储器)时被实现为集成电路(IC)。存储器电路100A、100B、100C可以被实现为具有单轨或双轨存储器架构的IC。存储器电路100A、100B、100C可以与计算电路和相关组件集成在单个芯片上。存储器电路100A、100B、100C可以在用于各种电子和移动应用的嵌入式系统中实现，包括用于IoT(物联网)应用的低功耗传感器节点。

如图1A-图1C所示，存储器电路100A、100B、100C包括存储器，例如，具有位单元阵列的核心电路。位单元阵列可以包括以各种配置布置的任意数量的位单元，例如，具有任意数量的列(col_n)以及任意数量的行(row_m)的多个位单元的二维(2D)存储器阵列，其可以以具有2D索引功能的2D网格图案排列。如图所示，每个位单元可以由只读存储器(ROM)电路和/或某种其他类型的非易失性类型的存储器来实现。在一些情况下，存储器电路100A、100B、100C可以在源电压电平VDD下操作，其中电压范围随技术而变化。

图2A-图2B示出了根据本文所述的各种实施方式的具有开关源极线的存储器电路200的图。具体地，图2A示出了存储器电路200的第一部分200A(或左侧部分)，并且图2B示出了存储器电路200的第二部分200B(或右侧部分)。

如图2A-图2B所示，存储器电路200A、200B由具有位单元204阵列的存储器结构来实现，该位单元阵列可以经由(m+1)条读字线(RWL0…RWLm)和字线(WL0…WLm)以及(n+1)条互补位线(NBL0/BL0…NBLn/BLn)和读位线(RBL0…RBLN)访问。读字线(RWL0…RWLm)和字线(WL0…WLm)可以布置成(m+1)行(row_0…row_m)，而读位线(RBL0…RBLN)和位线(BL0…BLn)可以布置成多列(col_0…col_n)。

在一些实例中，存储器结构可以被实现为随机存取存储器(RAM)结构，并且位单元204阵列可以被实现为RAM阵列。例如，如图2A-图2B所示，位单元阵列中的每个位单元204可以由多个晶体管(例如，8T)来实现，这些晶体管耦接在多个读/写位线(NBL0/BL0/RBL0…NBLn/BLn/RBLn)的互补位线(NBL、BL、RBL)和源极线(SL0…SLm)中的对应源极线(SL)之间。在一些情况下，如图所示，多个晶体管可以由SRAM CMOS晶体管(例如，NMOS和PMOS晶体管两者)来实现。在这种情况下，如图2A-图2B所示，存储器结构可以被实现为SRAM结构，并且位单元204阵列可以被实现为SRAM阵列。

存储器电路200A、200B可以包括耦接到位单元204的(m+1)条源极线(SL0…SLm)。另外，存储器电路200A、200B可以包括耦接在读字线(RWL0…RWLm)和源极线(SL0…SLm)之间的(m+1)个源极线驱动器208(即，208_0…208_m)。另外，位单元204的一些位单元晶体管耦接在读字线(RWL0…RWLm)和源极线(SL0…SLm)之间。在一些情况下，源极线驱动器(208_0…208_m)可以允许将源极线(SL0…SLm)用作开关源极线(SSL)。

在一些情况下，如图2A-图2B所示，源极线驱动器(208_0…208_m)可以由各种类型的逻辑器件来实现。例如，如图1A所示，逻辑器件可以由反相器208实现。

在一些情况下，行(row_0…row_m)中的每一行(row)可以包括(n+1)个位单元204(即，204_0…204_n)、源极线(SL0…SLm)中的对应源极线(SL)、以及源极线驱动器(208_0…208_m)中的对应源极线驱动器(SLD)。在其他情况下，行(row_0…row_m)中的每一行(row)可以由源极线驱动器(208_0…208_m)中的单个源极线驱动器(SLD)来实现，该单个源极线驱动器与源极线(SL0…SLm)中的单个源极线(SL)耦接，该单个源极线(SL)在字线(WL0…WLm)中的单个字线(WL)和(n+1)个位单元204(即，204_0…204_n)之间。

在一些情况下，位单元阵列中的每个位单元204耦接在源极线(SL0…SLm)中的对应源极线(SL)和位线(NBL/BL0/RBL0…NBLn/BLn/RBLn)中的对应位线(NBL/BL/RBL)之间。此外，位单元阵列中的每个位单元204可以存储至少一个数据比特值(例如，与逻辑“0”或“1”有关的数据值)。

在一些实施方式中，字线(RWL0/WL0…RWLm/WLm)包括有源字线和无源字线，并且无源字线的源极线(SL)的初始条件可以与位线(NBL0/BL0/RBL0…NBLn/BLn/RBLn)中的任何一条位线(NBL/BL/RBL)的初始条件类似。在其他实施方式中，源极线驱动器(SLD)可以操作用于减少位单元104(104_0…104n)的泄漏，以便增加与位单元104(104_0…104n)的读取操作相关联的读取余量，并且增加读取余量可以与通过位线(NBL0/BL0/RBL0…NBLn/BLn/RBLn)的截止电流和/或位线(NBL0/BL0/RBL0…NBLn/BLn/RBLn)的预充电电压中的至少一项相关联。

存储器电路200A、200B可以在使用各种类型的存储器(例如，随机存取存储器(RAM)或任何其他类型的易失性存储器)时被实现为集成电路(IC)。存储器电路200A、200B可以被实现为具有单轨或双轨存储器架构的IC。存储器电路200A、200B可以与计算电路和相关组件集成在单个芯片上。存储器电路200A、200B可以在用于各种电子和移动应用的嵌入式系统中实现，包括用于IoT(物联网)应用的低功率传感器节点。

如图2A-图2B所示，存储器电路200A、200B包括存储器，例如，具有位单元阵列的核心电路。位单元阵列可以包括以各种配置布置的任意数量的位单元，例如，具有任意数量的列(col_n)以及任意数量的行(row_m)的多个位单元的二维(2D)存储器阵列，其可以以具有2D索引功能的2D网格图案排列。如图所述，每个位单元可以由随机存取存储器(RAM)电路和/或某种其他类型的易失性存储器来实现。在一些情况下，存储器电路200A、200B可以在源电压电平VDD下操作，其中电压范围随技术而变化。

图3示出了另一根据本文所述的实施方式的具有开关源极线的存储器电路300的图。下文在图3中描述的各种组件在范围、功能和操作上都与参考图1A所示的存储器电路100A所描述的相似。

如图3所示，存储器电路300可以由具有位单元104阵列的存储器结构来实现，该位单元阵列可以经由(m+1)条字线(WL0…WLm)和(n+1)条位线(BL0…BLn)访问。字线(WL0…WLm)可以布置成(m+1)行(row_0…row_m)，而位线(BL0…BLn)可以布置成(n+1)列(col_0…col_n)以及地线(Vss)。如图所示，一个或多个位单元104耦接到位线(BL0…BLn)，并与位线(BL0…BLn)短路(X)，并且一个或多个其他位单元104耦接到地线(Vss)，并与地线(Vss)短路(X)。

在一些情况下，存储器结构可以被实现为只读存储器(ROM)结构，并且位单元104阵列可以被实现为ROM阵列。例如，如图3所示，位单元阵列中的每个位单元104可以由单个晶体管来实现，该晶体管耦接在位线(BL0…BLn)的对应位线(BL)和源极线(SL0…SLm)的对应源极线(SL)之间。在各种情况下，单个晶体管可以由单个NMOS晶体管(如图所示)或单个PMOS晶体管来实现。

存储器电路100A可以包括耦接到位单元104的(m+1)条源极线(SL0…SLm)。另外，存储器电路100A可以包括耦接在字线(WL0…WLm)和源极线(SL0…SLm)之间的(m+1)个源极线驱动器108(即，108_0…108_m)。在一些情况下，源极线驱动器(108_0…108_m)可以允许将源极线(SL0…SLm)用作开关源极线(SSL)。

在一些实施方式中，位单元104阵列可以包括标志位单元(304_0…304_m)的列(col_f)，并且位线可以包括标志位线(BLF)，该标志位线(BLF)用于为利用标志位单元(304_0…304_m)列(col_f)进行的数据编码提供反相标志。另外，数据编码可以加快源极线(SL0…SLm)的速度。在一些情况下，如图3所示，单个标志列(col_f)可以用于数据编码。然而，在其他情况下，多个标志列可以用于更精细的数据编码。例如，128位的物理行可以具有每32位4个逻辑字，并且因此，可以使用4个标志位代替1个标志位。

在一些实施方式中，位单元阵列中的每个位单元104可以耦接在源极线(SL0…SLm)中的对应源极线(SL)和位线(BL0…BLn)中的对应位线(BL)或地线(Vss)中的对应地线(Vss)之间。如图所示，位单元阵列中的每个位单元104可以存储逻辑数据值一(1)，每个位单元104和对应位线(BL)之间连接或短路(X)，并且位单元阵列中的每个位单元104可以存储另一逻辑数据值零(0)，每个位单元104和对应地线(Vss)之间连接或短路(X)。字线(WL0…WLm)可以包括有源字线和无源字线，并且因此，耦接到地线(Vss)的位单元104可以提供零位连接以对耦接到有源字线的源极线(SL0…SLm)进行局部放电。这样，零位连接可以提供源极线到地(Vss)的局部放电路径，以便加速位线的下降过渡。另外，零位连接可以提供用于在字线(WL0…WLm)的下降过渡期间加快源极线(SL0…SLm)局部放电的数据编码。

在一些实施方案中，存储器电路300可以包括(n+1)个感测放大器(SA0…SAn)以及用于标志列(col_f)的标志感测放大器(SAF)。感测放大器(SA0…SAn)可以被布置为从位线(BL0…BLn)接收位线信号以及电压参考信号(Vref)，并提供输出信号(Q0/QN0…Qn/QNn)。标志感测放大器(SAF)可以被布置为从标志位线(BLF)接收标志位线信号以及电压参考信号(Vref)，并提供可以用作控制选择信号的输出信号(Qinv)。同样如图所示，存储器电路300可以包括(n+1)个多路复用器(mux_0…mux_n)，多路复用器被布置为从感测放大器(SA0…SAn和SAF)接收输出信号(Q0/QN0…Qn/QNn和Qinv)以及电压参考信号(Vref)，并基于来自标志感测放大器(SAF)的可用作控制选择信号的输出信号(Qinv)提供读出信号(read-out[0]…read-out[n])作为输出。

在一些实施方式中，参考图3，可以实现使用“0”比特作为局部放电路径的具有低Vmin的开关源极线ROM，以缩短访问时间。另外，数据编码(例如，如下面参考矩阵1所示)可以用于确保物理行中的局部放电路径数大于一半。例如，该数据编码可以确保由“0”比特创建的局部放电路径至少大于或等于任何物理行中的“1”比特。在其他情况下，尽管阈值可以用作示例矩阵1中启用数据编码的一半，但该阈值可以被选择为较小/较大的值，另外，阈值限制或“1”比特的比率：“0”比特可以用于权衡访问速度和存储器泄漏功率。因此，SL驱动器108可以被多个值为“0”的位单元加宽，该位单元可以用作到地(Vss)的局部放电路径。因此，在一些情况下，图3中的存储器电路300的访问时间可以接近常规的ROM速度。

此外，参考下文中提供的矩阵1，可以通过使最坏情况接近平均情况来使用数据编码提高性能。在这种情况下，可以使用数据编码来确保在每个物理行中使用足够多的下拉晶体管，并且改善最坏情况(从所有都是1到最多一半是1)是使用SSL技术进行该数据编码的有利结果。

矩阵1

图4示出了另一根据本文所述的实施方式的具有开关源极线的存储器电路400的图。下文在图4中描述的各种组件在范围、功能和操作上都与参考图1A所示的存储器电路100A所描述的相似。

如图4所示，存储器电路400可以由具有位单元104阵列的存储器结构来实现，该位单元阵列可以经由(m+1)条字线(WL0…WLm)和(n+1)条互补位线(NBL0/BL0…NBL/BLn)访问。字线(WL0…WLm)可以布置成(m+1)行(row_0…row_m)，而互补位线(NBL0/BL0…NBL/BLn)可以布置成(n+1)列(col_0…col_n)。如图所示，一个或多个位单元104耦接到位线(NBL0/BL0…NBL/BLn)的第一位线(BL0…BLn)，并与第一位线(BL0…BLn)短路(X)，并且一个或多个其他位单元104耦接到位线(NBL0/BL0…NBL/BLn)的第二位线(NBL0…NBLn)，并与第二位线(NBL0…NBLn)短路(X)。

在一些情况下，存储器结构可以被实现为只读存储器(ROM)结构，并且位单元104阵列可以被实现为ROM阵列。例如，如图4所示，位单元阵列中的每个位单元104可以由单个晶体管来实现，该单个晶体管耦接在位线(NBL0/BL0…NBL/BLn)的对应位线(BL或NBL)和源极线(SL0…SLm)的对应源极线(SL)之间。在各种情况下，单个晶体管可以由单个NMOS晶体管(如图所示)或单个PMOS晶体管来实现。

存储器电路400可以包括耦接到位单元104的(m+1)条源极线(SL0…SLm)。另外，存储器电路400可以包括耦接在字线(WL0…WLm)和源极线(SL0…SLm)之间的(m+1)个源极线驱动器108(即，108_0…108_m)。在一些情况下，源极线驱动器(108_0…108_m)可以允许将源极线(SL0…SLm)用作开关源极线(SSL)。

在一些实施方式中，位单元阵列中的每个位单元104可以耦接在源极线(SL0…SLm)中的对应源极线(SL)和位线(NBL0/BL0…NBLn/BLn)中的对应第一位线(BL0…BLn)或位线(NBL0/BL0…NBLn/BLn)中的对应第二位线(NBL0…NBLn)之间。如图所示，位单元阵列中的每个位单元104可以存储逻辑数据值一(1)，每个位单元104和对应第一位线(BL0…BLn)之间连接或短路(X)，并且另外，位单元阵列中的每个位单元104可以存储另一逻辑数据值零(0)，每个位单元104和对应第二位线(NBL0…NBLn)之间连接或短路(X)。

在一些实施方式中，存储器电路300可以包括(n+1)个感测放大器(SA0…SAn)，其被布置为从位线(NBL0/BL0…NBLn/BLn)接收位线信号，并提供读出信号(read-out[0]…read-out[n])作为输出。

在一些实施方式中，参考图4，开关源极线(SSL)用于减少来自未选行的Ioff，并且存储器电路400还可以使用差分读取来改善读取余量。例如，存储逻辑1的位单元可以耦接(或连接)到第一位线(BL)，而存储逻辑0的位单元可以耦接(或连接)到第二位线(NBL)。感测放大器(SA0…San)可以感测第一位线(BL)和第二位线(NBL)之间的电势差。

另外，图4所示的SSL技术可以涉及驱动源极线(SL)作为字线(WL)的反相。这种SSL技术可以确保只有所选行(WL＝1，SL＝0)位单元下拉Ion，而未选行(WL＝0，SL＝1)位单元不会泄漏。因此，这种SSL技术可以将读取余量从Ion/m＊Ioff提高到Ion/Ioff，并从等式中消除“m”，这可以允许每BL或每NBL几比特。位线上的比特数可以仅受读取速度限制，因此可以实现高密度、低Vmin ROM的设计。因此，在一些情况下，具有差分读取的开关源极线ROM可以用于通过将逻辑“1”比特连接到BL和将逻辑“0”比特连接到NBL来获得低Vmin。在这种情况下，差分读取可以提高鲁棒性和感测速度两者。

在一些实施方式中，如果SL接地(Vss)，则差分ROM可以更偏向于速度。由于使用了开关源极线(SSL)，可能剥夺Vmin的好处，但是1T差分读取ROM与单端常规ROM相比仍可以提供速度改进、鲁棒性和某些Vmin改进，而不会产生真正2T差分位单元的大面积影响。

因此，参考图4，本文描述的各种实施方式可以提供具有开关源极线(SSL)的存储器电路和结构(例如，ROM)，以使用单个晶体管位单元来提供差分读取ROM，以提高速度和鲁棒性。另外，本文描述的实施方式可以提供开关源极线ROM以减小最小操作电压(Vmin)。

本文描述了集成电路的各种实施方式。集成电路可以包括具有经由布置成行的字线和布置成列的位线可访问的位单元阵列的存储器结构。集成电路可以包括耦接到位单元的源极线。集成电路可以包括耦接在字线和源极线之间的源极线驱动器。源极线驱动器可以允许将源极线用作开关源极线。

本文描述了集成电路的各种实施方式。集成电路可以包括具有经由布置成行的字线和布置成列的位线可访问的位单元阵列的存储器结构。集成电路可以包括耦接到位单元的浮置源极线，并且位单元阵列中的每个位单元可以耦接在浮置源极线的对应浮置源极线和位线的对应位线之间。

本文描述了集成电路的各种实施方式。集成电路可以包括具有经由布置成行的字线和布置成列的位线以及地线可访问的位单元阵列的存储器结构。一个或多个位单元可以耦接到位线，并且一个或多个其他位单元可以耦接到地线。集成电路可以包括耦接到位单元的源极线。集成电路可以包括耦接在字线和源极线之间的源极线驱动器。源极线驱动器可以允许将源极线用作开关源极线。

应当意图的是，权利要求的主题不限于本文提供的实施方式和说明，而是包括那些实施方式的修改形式，其包括根据权利要求的实施方式的部分以及不同实施方式的元件的组合。应该理解在任何这种实施方式的开发中，如在任何工程或设计项目中，必须做出许多特定于实施方式的决定以达到开发者的特定目标，例如，服从与系统相关和业务相关的约束，这可能在实施方式之间不同。此外，应理解这种开发尝试可能是复杂的并消耗时间的，但依然是具有本公开的益处的本领域普通技术人员惯用的设计、制作和制造。

已经详细参考了各种实施方式，其示例在附图和图中示出。在下面的详细描述中，阐述了许多具体细节以提供对本文提供的公开的透彻理解。然而，本文提供的公开可以在没有这些具体细节的情况下实施。在一些其他实例中，没有详细描述公知的方法、过程、组件、电路和网络，以避免不必要地使实施例的细节模糊不清。

还应当理解，虽然本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将元件彼此区分。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件二者分别是元件，但是它们不被认为是相同的元件。

本文提供的本公开的描述中使用的术语是为了描述特定实施方式的目的，并不旨在限制本文提供的公开。除非上下文另有明确说明，否则如本文提供的公开的描述和所附权利要求中使用的，单数形式“一”、“一个”和“所述”也旨在包括复数形式。如本文所使用的术语“和/或”是指并且包括一个或多个相关联的所列项目的任何一个和所有可能的组合。术语“包括”、“包含”、“含有”和/或“具有”在本说明书中使用时，指定所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但是并没有排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。

如本文所使用的，取决于上下文，术语“如果”可以被解释为意指“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定”或“如果检测到[所陈述的条件或事件]”可以被解释为意指“在确定时”或“响应于确定”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。术语“上”和“下”；“更高”和“更低”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元件上方或下方的相对位置的其他类似术语可结合本文所述的各种技术的一些实施方式来使用。

虽然前述内容针对本文所描述的各种技术的实施方式，但可以根据本文的公开内容设计其他及进一步的实施方式，其可以由后面的权利要求确定。

尽管已经以对结构特征和/或方法动作特定的语言描述了主题，但是应当理解的是，在所附权利要求中限定的主题不必受限于上面描述的特定特征或动作。相反，上面描述的特定特征和动作是作为实现权利要求的示例形式而公开的。