具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

本发明实施例提供了一种静态随机存储器(SRAM)，该静态随机存储器包括读取辅助电路，以改善静态随机存储器的电压容忍度；同时，该静态读取电路的结构简单，有利于减小读取辅助电路所占用的面积、减小电路漏电。图1为本发明实施例提供的一种静态随机存储器的电路示意图。参见图1，该静态随机存储器包括：多条字线WL、多条位线(包括第一位线BL和第二位线BLB)和多个存储单元10，存储单元10连接至对应的字线WL和位线。

其中，第一位线BL和第二位线BLB构成一对位线组合，以确保存储单元10的稳定性。示例性地，存储单元10呈阵列排布，一条字线WL连接一行存储单元10，第一位线BL和第二位线BLB(一对位线组合)连接一列存储单元10。在静态随机存储器的读取/写入过程中，当一条字线WL被选通时，被选通的字线WL的电位与其他字线WL的电位相反。例如，被选通的字线WL电位为高电平，未被选通的字线WL电位为低电平；又如，被选通的字线WL电位为低电平，未被选通的字线WL电位为高电平。

静态随机存储器还包括读取辅助电路20和控制信号线CL，读取辅助电路20的控制端连接至控制信号线CL，读取辅助电路20的第一端和第二端分别连接至不同的字线WL。读取辅助电路20用于在控制信号的控制下导通，以使对应的两条字线WL连通。

示例性地，静态随机存储器的工作原理为，在读取/写入状态下，若第一行第一列的存储单元10被选通，对第一行第一列的存储单元10写入“0”，第一条字线WL被选通，为高电平；其他字线WL未被选通，为低电平。控制各读取辅助电路20导通，以使各条字线WL连通。其中，由于第一条字线WL为高电平，第二条字线WL为低电平，第二条字线WL能够稍微拉低第一条字线WL的电位。其中，第一条字线WL被拉低电位的具体数值可以由读取辅助电路20决定。

本发明实施例通过设置读取辅助电路20的控制端连接至控制信号线CL，读取辅助电路20的第一端和第二端分别连接至不同的字线WL，读取辅助电路20用于在控制信号的控制下导通，以使对应的两条字线WL连通。相当于将读取辅助电路20设置为一个受控制信号线CL控制的开关，能够根据具体的需要导通或者断开。因此，本发明实施例的读取辅助电路20的结构简单，有利于减小读取辅助电路所占用的面积、减小电路漏电、提升了静态随机存储器对干扰的容忍度、提升了稳定性和可靠性。

在上述各实施例中，读取辅助电路20的设置方式有多种，下面就其中的几种进行说明，但不作为对本发明的限定。

图2为本发明实施例提供的另一种静态随机存储器的电路示意图。参见图2，在本发明的一种实施方式中，可选地，读取辅助电路20包括：第一晶体管T1，第一晶体管T1的栅极作为读取辅助电路20的控制端，与控制信号线CT连接；第一晶体管T1的第一极作为读取辅助电路20的第一端，与一条字线WL连接；第一晶体管T1的第二极作为读取辅助电路20的第二端，与另一条字线WL连接。其中，通过控制第一晶体管T1的电位可以控制第一晶体管T1的等效电阻，从而控制被选通的字线WL的电位下降的具体数值。示例性地，第一晶体管T1在导通状态下相当于大电阻，使得被选通的字线WL的电位稍微下降。

本发明实施例设置读取辅助电路20仅包括一个晶体管，进一步简化了电路结构。以及由于静态随机存储器中还包括其他形式的晶体管，本发明实施例设置读取辅助电路20为晶体管的形式，有利于读取辅助电路20和静态随机存储器中的其他晶体管在同一工艺中制作完成，从而有利于简化读取辅助电路20的制作工艺。

继续参见图2，在本发明的一种实施方式中，可选地，第一晶体管T1为N型晶体管。当控制信号线CL上是高电平时，第一晶体管T1导通，在导通状态下第一晶体管T1的等效电阻由控制信号线CL的具体电压决定；当控制信号线CL上是低电平时，第一晶体管T1关闭。

图3为本发明实施例提供的又一种静态随机存储器的电路示意图。参见图3，在本发明的一种实施方式中，可选地，第一晶体管T1为P型晶体管。当控制信号线CL上是低电平时，第一晶体管T1导通，在导通状态下第一晶体管T1的等效电阻由控制信号线CL的具体电压决定；当控制信号线CL上是高电平时，第一晶体管T1关闭。

需要说明的是，在上述各实施例中存储单元10的设置方式有多种，本发明实施例提供的读取辅助电路20可适用于任意一种存储单元10，下面就存储单元10的结构进行说明，但不作为对本发明的限定。

图4为本发明实施例提供的又一种静态随机存储器的电路示意图。参见图4，在本发明的一种实施方式中，可选地，存储单元10包括：第一反相器N1、第二反相器N2、第二晶体管T2和第三晶体管T3。第一反相器N1的输入端和第二反相器N2的输出端连接，第一反相器N1的输出端和第二反相器N2的输入端连接。第一反相器N1和第二反相器N2反并联连接，构成锁存器，用于存储数据。第二晶体管T2为传输晶体管，第二晶体管T2连接于第一反相器N1的输入端和第一位线BL之间，用于实现第一位线BL和锁存器的数据传输；第三晶体管T3为传输晶体管，第三晶体管T3连接于第一反相器N1的输出端和第二位线BLB之间，用于实现第二位线BLB和锁存器的数据传输。

其中，第一晶体管T1、第二晶体管T2和第三晶体管T3均为N型晶体管或P型晶体管。本发明实施例设置第一晶体管T1和第二晶体管T2/第三晶体管T3的沟道类型相同，可以采用同一道工序进行掺杂，有利于进一步简化静态随机存储器的制作工艺。

示例性地，存储单元的工作原理为，在读取数据时，存储单元10对应的字线WL为高电平，控制第二晶体管T2和第三晶体管T3导通，即第一位线BL和锁存器的第一端导通，第二位线BLB和锁存器的第二端导通。第一位线BL上的电位为“1”，第二位线BLB上的电位为“1”，若锁存器存储的电位为“1”，那么，第一位线BL读取到的数据为“1”；若锁存器存储的电位为“0”，那么，第一位线BL上的电位被拉低为“0”，第一位线BL读取到的数据为“0”。

在写入数据时，存储单元10对应的字线WL为高电平，控制第二晶体管T2和第三晶体管T3导通，即第一位线BL和锁存器的第一端导通，第二位线BLB和锁存器的第二端导通。若写入数据为“1”，第一位线BL上的电位为“1”，第二位线BLB上的电位为“0”，可以将数据“1”写入到锁存器；若写入数据为“0”，第一位线BL上的电位为“0”，第二位线BLB上的电位为“1”，可以将数据“0”写入到锁存器。

图5为本发明实施例提供的一种反相器的结构的示意图。参见图5，在本发明的一种实施方式中，可选地，第一反相器N1和第二反相器N2为CMOS反相器。CMOS反相器包括第四晶体管T4和第五晶体管T5，第四晶体管T4为P型晶体管，第五晶体管T5为N型晶体管。第四晶体管T4和第五晶体管T5的栅极短接后与CMOS反相器的输入端A连接，第四晶体管T4的第一极与高电平信号线VDD连接，第四晶体管T4的第二极和第五晶体管T5的第一极短接后与CMOS反相器的输出端F连接，第五晶体管T5的第二极与低电平信号线VSS连接。

示例性地，CMOS反相器的工作原理为，当CMOS反相器的输入端A为低电位时，第四晶体管T4导通，第五晶体管T5断开，高电平信号线VDD上的高电平通过第四晶体管T4传输至CMOS反相器的输出端F。当CMOS反相器的输入端A为高电位时，第四晶体管T4断开，第五晶体管T5导通，低电平信号线VSS上的低电平通过第五T5传输至CMOS反相器的输出端F。

在上述各实施例的基础上，读取辅助电路20与各字线WL的连接方式有多种，下面就其中的几种进行说明，但不作为对本发明的限定。

继续参见图1-图3，在本发明的一种实施方式中，可选地，读取辅助电路20连接于相邻两条字线WL之间，具体地，第一条字线WL和第二条字线WL连接有读取辅助电路20，第三条字线WL和第四条字线WL之间连接有读取辅助电路20，以简化读取辅助电路20的接线方式。

图6为本发明实施例提供的又一种静态随机存储器的电路示意图。参见图7，在本发明的一种实施方式中，可选地，读取辅助电路20连接于相邻两条字线WL之间，具体地，第一条字线WL和第二条字线WL连接有读取辅助电路20，第二条字线WL和第三条字线WL连接有读取辅助电路20，第三条字线WL和第四条字线WL之间连接有读取辅助电路20。

图7为本发明实施例提供的又一种静态随机存储器的电路示意图。参见图7，在本发明的一种实施方式中，可选地，读取辅助电路20连接的两条字线WL间隔1条字线WL。在其他实施例中，还可以设置读取辅助电路20连接的两条字线间隔2条字线、间隔3条字线、间隔4条字线、……、间隔N条字线，N为正整数。本发明实施例通过设置读取辅助电路20可以连接于相邻两条字线WL之间，也可以间隔N条字线WL，使得静态随机存储器的接线方式更加灵活，在实际应用中可以根据需要调整读取辅助电路20的接线方式。

图8为本发明实施例提供的又一种静态随机存储器的电路示意图。参见图8，在本发明的一种实施方式中，可选地，每条字线WL均连接有至少两个读取辅助电路20，相应地，每条字线WL连接至至少两条其他字线WL。具体地，对于第一条字线WL，其连接有两个读取辅助电路20，一个读取辅助电路20连接于第一条字线WL和第二条字线WL之间；另一个读取辅助电路20连接于第一条字线WL和第三条字线WL之间。本发明实施例设置每条字线WL均连接有至少两个读取辅助电路20，并通过至少两个读取辅助电路20连接至至少两条字线WL，能够为每条字线WL提供冗余连接，从而提升静态随机存储器的可靠性。

需要说明的是，在上述各实施例中，示例性地示出了静态随机存储器的读取辅助电路分别连接相同的控制信号线CL，并非对本发明的限定。在其他实施例中，还可以根据需要设置读取辅助电路20连接的控制信号线CL不同，具体地，可以设置各读取辅助电路20连接的控制信号线CL均不同、可以设置控制信号线CL为两条，分别连接不同的读取辅助电路20、可以设置控制信号线CL为多条，分别连接不同的读取辅助电路20等。

在上述各实施例的基础上，能够实现其电路原理的版图设计有多种，下面就其中的几种进行说明，但不作为对本发明的限定。

图9为本发明实施例提供的一种静态随机存储器的版图示意图。参见图9，在本发明的一种实施方式中，可选地，静态随机存储器还包括：有效存储区30和无效存储区40。存储单元10设置于有效存储区30；读取辅助电路20设置于无效存储区40。

在现有技术中，静态随机存储器均设置无效存储区40，且无效存储区40内设置有半导体图案层。本发明实施例利用无效存储区40设置读取辅助电路20，无需为读取辅助电路20另外设置晶体管。因此，本发明实施例实现了与现有的未设置有读取辅助电路20的静态随机存储器具有相同的面积和相同的漏电大小。综上，与现有的未设置有读取辅助电路20的静态随机存储器相比，本发明实施例能够实现读取辅助电路20的功能，从而有利于提升电压容忍度；与现有的设置有读取辅助电路20的静态随机存储器相比，本发明实施例能够减小读取辅助电路所占用的面积、减小电路漏电。

继续参见图9，在本发明的一种实施方式中，可选地，静态随机存储器还包括第一导电图案层和第二导电图案层。第一导电图案层包括多条字线WL，字线WL由有效存储区30延伸至无效存储区40；第二导电图案层包括多条导电连接线50；读取辅助电路20通过导电连接线50与字线WL连接。示例性地，导电连接线50通过过孔与读取辅助电路20连接。

可选地，第一导电图案层和第二导电图案层均为金属层，字线WL和导电连接线50均为金属走线。

继续参见图9，在本发明的一种实施方式中，可选地，静态随机存储器还包括第三导电图案层，第三导电图案层包括控制信号线CL，控制信号线CL通过过孔60与读取辅助电路连接，以实现控制信号的传输。

本发明实施例还提供了一种静态随机存储器的控制方法，该控制方法适用于本发明任意实施例所提供的静态随机存储器，具备相应的有益效果。图10为本发明实施例提供的一种静态随机存储器的控制方法的流程示意图。参见图10，该静态随机存储器的控制方法包括以下步骤：

S110、向字线和位线传输信号，以控制部分存储单元被选通，另外部分存储单元未被选通。

S120、向控制信号线传输信号，以控制对应的读取辅助电路导通；其中，对应的读取辅助电路为，与被选通的字线连接的读取辅助电路。

本发明实施例通过控制被选通的字线连接的读取辅助电路导通，也就是说，控制被选通的字线连接至其他未被选通的字线。相当于将读取辅助电路设置为一个受控制信号线控制的大电阻，能够根据具体的需要导通或者断开，且在导通时能够根据需要调整被选通的字线电压降低的数值。本发明实施例的读取辅助电路的结构简单，有利于减小读取辅助电路所占用的面积、减小电路漏电、提升了静态随机存储器对干扰的容忍度、提升了稳定性和可靠性。

在上述实施例中，可选地，被选通的存储单元的工作状态包括：写入状态和/或读取状态。本发明实施例提供的读取辅助电路，不仅能够在读取数据时根据需要导通，还能够在写入数据时，根据需要导通，应用范围不受限制。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。