具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号及/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文所用的空间相对性描述语可同样相应地作出解释。

通常，本公开的结构及方法可用于形成存储器单元及/或具有多个存储器单元的阵列。具体来说，本公开的结构及方法可用于形成磁性隧道结存储器单元及/或具有多个磁性隧道结存储器单元的阵列。虽然使用包括磁性隧道结存储器单元的示例性结构来阐述本公开，但本公开的方法可用于形成包括构成存储器单元的多个经图案化材料部分的竖直堆叠(vertical stack)且包含顶部电极的任何存储器单元或任何具有多个存储器单元的阵列。

应理解，根据本公开实施例的存储器装置可包括单个分离存储器单元、由具有多个存储器单元的一维阵列或具有多个存储器单元的二维阵列。还应理解，本公开的具有多个存储器单元的一维阵列可实施为具有多个存储器单元的周期性一维阵列，且本公开的具有多个存储器单元的二维阵列可实施为具有多个存储器单元的周期性二维阵列。另外，虽然使用在特定金属内连层级内形成具有多个存储器单元的二维阵列的实施例来阐述本公开，但本文中明确设想出在不同金属内连层级内形成具有多个存储器单元的二维阵列的实施例。

电阻降低(resistance reduction)是嵌入式磁阻随机存取存储器(MRAM)设计及制造工艺的一项关键发展。MTJ结构内的MTJ存储器单元的顶部电极可充当进行MTJ图案化的重要硬掩模及与上部沟槽(即，由金属填充材料层形成的触点，例如位线)的连接件。然而，此种制造工艺对MTJ功能路径贡献了额外的电阻，使得与由TiN构成的顶部电极连接的填充在底部收缩沟槽(bottom shrink trench)中的铜(Cu)材料诱发高电阻。另外，由于底部收缩沟槽的尺寸较小，底部收缩沟槽部分的填充可能导致Cu填充坑(Cu filling pit)的风险。换句话说，顶部电极上方的底部收缩沟槽与上部沟槽部分之间的横向尺寸差异可能使得在Cu填充工艺期间形成缺陷或凹穴(pocket)。本公开的实施例提供了用于形成MTJ存储器单元的顶部电极的方法，所述方法降低MTJ存储器单元与触点的电阻。

本公开的各种实施例允许降低如参照图1所示由底部收缩沟槽及顶部电极引起的电阻。各种实施例包括用于执行低选择性刻蚀以使得在顶部电极上方的腔(cavity)的形成顺利进而可避免形成底部收缩部分的装置及方法。各种实施例包括用于执行在MTJ上着落的自对齐(self-align)且各向同性(isotropic)的刻蚀，使得具有TiN的顶部电极可被完全移除并被替换成较低电阻的Cu并且具有TiN的掩模层可被完全移除的装置及方法。

图1示出在蚀穿第一刻蚀停止层172(又称介电刻蚀停止层、刻蚀停止层)的多个经暴露部分及第二刻蚀停止层174(又称介电刻蚀停止层、刻蚀停止层)的多个经暴露部分以暴露出多个顶部电极158之后的典型MTJ结构的竖直剖视图。MTJ存储器单元结构可包括其中形成有具有多个存储器元件的阵列的存储器阵列区100以及其中形成有支持具有多个存储器元件的阵列的操作的多个逻辑装置的逻辑区200。

参照图1，在典型的工艺中，可通过刻蚀第一刻蚀停止层172的部分使多个第一通孔腔(first via cavity)179竖直延伸，以暴露出MTJ存储器单元的顶部电极158。例如，可使用掩模层178执行各向异性(anisotropic)刻蚀工艺，以移除第一刻蚀停止层172的部分。掩模层178可为通孔层级(via-level)(即，用以形成用于形成通孔的腔)刻蚀掩模层。在一个实施例中，掩模层178可为金属刻蚀掩模层。各向异性刻蚀工艺的化学品可对多个第二间隔件部分(second spacer portions)164的材料有选择性。例如，第一刻蚀停止层172可包含氮化硅，且各向异性刻蚀工艺可包括相较于第二间隔件部分164的介电材料，有选择性地刻蚀氮化硅的反应性离子刻蚀工艺。

第一通孔腔179竖直延伸穿过第一刻蚀停止层172及第二刻蚀停止层174，使得第一刻蚀停止层172的侧壁及第二刻蚀停止层174的侧壁可围绕每一第一通孔腔179而被暴露出来。顶部电极158的顶表面可在第一通孔腔179的阵列下方而被暴露出来。每一第一通孔腔179可包括由上部连接层级介电层176(又称介电层)横向环绕的上部部分以及由第一刻蚀停止层172及第二刻蚀停止层174横向环绕的向下突出部分(downward-protrudingportion)或底部收缩沟槽。向下突出部分可具有比每一第一通孔腔179的上部部分小的横向尺寸。

可使用金属填充材料层(图中未示出)来填充多个通孔腔179与多个通孔腔279，以与存储器阵列区100中的MTJ存储器单元结构的顶部电极158以及逻辑区200中的下伏的第四线结构648及第三通孔结构642形成触点。金属填充材料层可由铜(Cu)构成，且掩模层178及顶部电极158可由氮化钛(TiN)构成。在每一通孔腔179中使用金属填充材料层沉积并形成触点之后，掩模层178及顶部电极158可保留在MTJ结构内。由于通孔腔179的形状使得其向下突出部分(即，底部收缩沟槽)具有比每一第一通孔腔179的上部部分小的横向尺寸，用于填充通孔腔179的金属填充材料层可呈现上部部分及向下突出部分两者的尺寸。由于向下突出部分的底部收缩沟槽，顶部电极158的触点具有高电阻。换句话说，根据底部收缩沟槽的尺寸，由金属填充材料层形成的所得触点的宽度使所述触点具有与顶部电极158接触的具有小横向宽度的底部部分，因此诱发高电阻值并因此限制总电流量。

参照图2，示出根据本公开实施例的示例性结构。图2是根据本公开实施例在形成多个互补金属氧化物半导体(CMOS)晶体管及在多个介电材料层中形成的多个金属内连结构之后的示例性结构的竖直剖视图。示例性结构包括衬底9，衬底9可为半导体衬底，例如市面上可购得的硅衬底。在衬底9的上部部分中可形成有包含例如氧化硅等介电材料的多个浅沟槽隔离结构(shallow trench isolation structures)720。在由浅沟槽隔离结构720的一部分横向包封的每一区域内可形成有合适的经掺杂半导体阱(semiconductor well)，例如p型阱及n型阱。在衬底9的顶表面之上可形成有多个场效晶体管(field effecttransistor)。例如，每一场效晶体管可包括源极区732、漏极区738、包括在源极区732与漏极区738之间延伸的衬底9的表面部分的半导体沟道735以及栅极结构750。每一栅极结构750可包括栅极电介质752、栅极电极754、栅极顶盖电介质(gate cap dielectric)758及介电栅极间隔件(dielectric gate spacer)756。在每一源极区732上可形成有源极侧金属半导体合金区742，且在每一漏极区738上可形成有漏极侧金属半导体合金区748。

示例性结构可包括其中随后可形成具有多个存储器元件的阵列的存储器阵列区100以及其中可形成支持存储器元件的阵列的操作的多个逻辑装置的逻辑区200。在一个实施例中，存储器阵列区100中的装置(例如场效晶体管)可包括底部电极存取晶体管(bottomelectrode access transistor)，所述底部电极存取晶体管提供对随后将形成的存储器单元的底部电极的存取。在此处理步骤处，可在逻辑区200中形成顶部电极存取晶体管(topelectrode access transistor)，所述顶部电极存取晶体管提供对随后将形成的存储器单元的顶部电极的存取。逻辑区200中的装置(例如场效晶体管)可提供操作随后将形成的具有多个存储器单元的阵列所需的功能。具体来说，逻辑区200中的装置可被配置成控制具有多个存储器单元的阵列的编程操作(programming operation)、擦除操作(erasingoperation)及感测(读取)操作(sensing(read)operation)。例如，逻辑区200中的装置可包括感测电路系统及/或顶部电极偏压电路系统。在衬底9的顶表面上形成的装置可包括互补金属氧化物半导体(CMOS)晶体管且视需要包括附加半导体装置(例如电阻器、二极管、电容器等)，并且被统称为CMOS电路系统700。

随后可在衬底9及装置(例如场效晶体管)之上形成在多个介电材料层中形成的各种金属内连结构。介电材料层可例如包括：第一介电材料层601，可为环绕与源极及漏极连接的接触结构的层(有时被称为接触层级介电材料层601)；第一内连层级介电材料层610；第二内连层级介电材料层620；第三内连层级介电材料层630；以及第四内连层级介电材料层640。金属内连结构可包括在第一介电材料层601中形成并与CMOS电路系统700的相应组件接触的装置接触通孔结构612、在第一内连层级介电材料层610中形成的第一线结构618、在第二内连层级介电材料层620的下部部分中形成的第一通孔结构622、在第二内连层级介电材料层620的上部部分中形成的第二线结构628、在第三内连层级介电材料层630的下部部分中形成的第二通孔结构632、在第三内连层级介电材料层630的上部部分中形成的第三线结构638、在第四内连层级介电材料层640的下部部分中形成的第三通孔结构642、以及在第四内连层级介电材料层640的上部部分中形成的第四线结构648。在一个实施例中，第二线结构628可包括与用于具有多个存储器单元的阵列的源极侧电源连接的源极线。由源极线提供的电压可通过设置在存储器阵列区100中的存取晶体管施加到底部电极。

第一介电材料层601及内连层级介电材料层610、620、630、640中的每一者可包含介电材料，例如未掺杂硅酸盐玻璃、经掺杂硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、其多孔变体或其组合。金属内连结构(例如，612、618、622、628、632、638、642、648)中的每一者可包含至少一种导电材料，其可为金属衬里层(例如金属氮化物或金属碳化物)与金属填充材料的组合。每一金属衬里层可包含TiN、TaN、WN、TiC、TaC及WC，且每一金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其组合。也可使用在本公开的设想范围内的其他合适的材料。在一个实施例中，第一通孔结构622及第二线结构628可通过双镶嵌工艺形成为集成式线与通孔结构，第二通孔结构632及第三线结构638可形成为集成式线与通孔结构，及/或第三通孔结构642及第四线结构648可形成为集成式线与通孔结构。虽然使用其中具有多个存储器单元的阵列形成于第四内连层级介电材料层640之上的实施例来阐述本公开，但本文中明确设想出其中具有多个存储器单元的阵列可形成于不同的金属内连层级处的实施例。

可在金属内连结构及内连层级介电材料层之上形成顶盖层108及下部连接层级介电层(bottom connection-level dielectric layer)110。例如，顶盖层108可形成于第四线结构648的顶表面上及第四内连层级介电材料层640的顶表面上。顶盖层108可包含可保护下伏金属内连结构(例如第四线结构648)的介电顶盖材料。在一个实施例中，顶盖层108可包含可提供高抗刻蚀性的材料(即，介电材料)，且还可在刻蚀下部连接层级介电层110的后续各向异性刻蚀工艺期间用作刻蚀停止材料。例如，顶盖层108可包含碳化硅或氮化硅，且可具有5nm至30nm范围内的厚度，但也可使用更小及更大的厚度。

下部连接层级介电层110可包含可用于第一介电材料层601及内连层级介电材料层601、610、620、630、640的任何材料。例如，下部连接层级介电层110可包含通过四乙氧基硅烷(tetraethylorthosilicate，TEOS)的分解而沉积的未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃。下部连接层级介电层110的厚度可在50nm至200nm的范围内，但也可使用更小及更大的厚度。顶盖层108及下部连接层级介电层110可形成为具有遍及存储器阵列区100及逻辑区200延伸的相应平坦顶表面及相应平坦底表面的平坦毯覆(未图案化)层。

图3是根据本公开实施例在形成具有多个连接通孔结构的阵列之后的示例性结构的垂直剖视图。参照图3，可穿过下部连接层级介电层110及顶盖层108形成多个通孔腔。例如，可在下部连接层级介电层110之上施加光刻胶层(图中未示出)，且可对所述光刻胶层进行图案化以在存储器阵列区100的上覆在第四线结构648中的相应一者上的区域内形成开口。可执行各向异性刻蚀，以通过下部连接层级介电层110及顶盖层108转移光刻胶层中的图案。通过各向异性刻蚀工艺形成的通孔腔在本文中被称为下部电极接触通孔腔，因为随后会在下部电极接触通孔腔中形成底部电极连接通孔结构。下部电极接触通孔腔可具有锥形侧壁，所述锥形侧壁(相对于竖直方向(vertical direction))具有1度至10度范围内的锥角。第四线结构648的顶表面可在每一下部电极接触通孔腔的底部处暴露出。随后可例如通过灰化来移除光刻胶层。

可作为材料层来形成金属阻障层。金属阻障层可覆盖第四线结构648的经暴露顶表面、下部电极接触通孔腔的锥形侧壁以及下部连接层级介电层110的顶表面，而没有任何孔穿过其中。金属阻障层可包含导电性金属氮化物，例如TiN、TaN及/或WN。也可使用在本公开的设想范围内的其他合适的材料。金属阻障层的厚度可在3nm至20nm的范围内，但也可使用更小及更大的厚度。

可在下部电极接触通孔腔的剩余体积中沉积例如钨(W)、Cu或氮化钽(TaN)等金属填充材料。在本公开的设想范围内也存在用以沉积在下部电极接触通孔腔内的其他适合的金属填充材料。可通过例如化学机械平坦化(chemical mechanical planarization)的平坦化工艺来移除上覆在包括下部连接层级介电层110最顶表面的水平平面上的金属填充材料及金属阻障层的部分。金属填充材料的位于相应通孔腔中的每一剩余部分构成金属通孔填充材料部分124。金属阻障层的位于相应通孔腔中的每一剩余部分构成金属阻障层122。填充通孔腔的由金属阻障层122与金属通孔填充材料部分124而成的每一组合构成连接通孔结构(包括122、124)。连接通孔结构(包括122、124)可被称为底部电极通孔(bottomelectrode via，BEVA)。可在下部连接层级介电层110中下伏金属内连结构上形成具有多个连接通孔结构(包括122、124)的阵列。

图4是根据本公开实施例在形成底部电极材料层、非磁性金属缓冲层、合成反铁磁体层、非磁性隧道阻障层、自由磁化层及顶部电极材料层之后的示例性结构的竖直剖视图。参照图4，可在金属阻障层122及金属通孔填充材料部分124之上形成包括底部电极材料层126L、非磁性金属缓冲材料层130L、合成反铁磁体层140L、非磁性隧道阻障材料层146L、自由磁化材料层148L及顶部电极材料层158L的层堆叠。可通过相应的化学气相沉积工艺或相应的物理气相沉积工艺来沉积层堆叠内的层。层堆叠内的每一层可被沉积为整体具有相应均匀厚度的平坦毯覆材料层。非磁性金属缓冲材料层130L、合成反铁磁体层140L、非磁性隧道阻障材料层146L及自由磁化材料层148L被统称为存储器材料层(memory materiallayer)。换句话说，存储器材料层形成于底部电极材料层126L与顶部电极材料层158L之间。

虽然使用其中存储器材料层包括非磁性金属缓冲材料层130L、合成反铁磁体层140L、非磁性隧道阻障材料层146L及自由磁化材料层148L的实施例来阐述本公开，但本公开的方法及结构可应用于其中存储器材料层包括设置在底部电极材料层126L与顶部电极材料层158L之间的不同的层堆叠且包括可以任何方式存储信息的材料层的任何结构。本文中明确设想出其中存储器材料层包含相变存储器材料(phase change memory material)、铁电存储器材料(ferroelectric memory material)或经空位调制的导电氧化物材料(vacancy-modulated conductive oxide material)的对本公开的修改。

底部电极材料层126L包含至少一种非磁性金属材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其组合。也可使用在本公开的设想范围内的其他合适的材料。例如，底部电极材料层126L可包含例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金属，及/或可基本上由例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金属组成。底部电极材料层126L的厚度可在10nm至100nm的范围内，但也可使用更小及更大的厚度。

非磁性金属缓冲材料层130L包含可用作晶种层的非磁性材料。具体来说，非磁性金属缓冲材料层130L可提供模板结晶结构，所述模板结晶结构使合成反铁磁体层140L的材料的多晶颗粒沿着将合成反铁磁体层140L内的参考层的磁化最大化的方向对齐。非磁性金属缓冲材料层130L可包含Ti、CoFeB合金、NiFe合金、钌或其组合。非磁性金属缓冲材料层130L的厚度可在3nm至30nm的范围内，但也可使用更小及更大的厚度。

合成反铁磁体层140L可包括由铁磁硬层(ferromagnetic hard layer)141、反铁磁耦合层(antiferromagnetic coupling layer)142及参考磁化层(referenceferromagnetic layer)143而成的层堆叠。铁磁硬层141及参考磁化层143中的每一者可具有相应的固定磁化方向。反铁磁耦合层142提供铁磁硬层141的磁化与参考磁化层143的磁化之间的反铁磁耦合，使得铁磁硬层141的磁化方向及参考磁化层143的磁化方向在随后将形成的存储器单元的操作期间保持固定。铁磁硬层141可包含硬铁磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。参考磁化层143可包含硬铁磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本公开的设想范围内的其他合适的材料。反铁磁耦合层142可包含钌或铱。反铁磁耦合层142的厚度可被选择成使得由反铁磁耦合层142诱发的交换相互作用使铁磁硬层141及参考磁化层143的相对磁化方向稳定在相反的方向，即，反平行对齐。在一个实施例中，合成反铁磁体层140L的净磁化是通过将铁磁硬层141L的磁化量值与参考磁化层143的磁化量值相匹配而实现。合成反铁磁体层140L的厚度可在5nm至30nm的范围内，但也可使用更小及更大的厚度。

非磁性隧道阻障材料层146L可包含隧穿阻障材料，所述隧穿阻障材料可为具有厚度容许电子隧穿的电绝缘材料。例如，非磁性隧道阻障材料层146L可包含氧化镁(MgO)、氧化铝(Al₂O₃)、氮化铝(AlN)、氧氮化铝(AlON)、氧化铪(HfO₂)或氧化锆(ZrO₂)。也可使用在本公开的设想范围内的其他合适的材料。非磁性隧道阻障材料层146L的厚度可为0.7nm至1.3nm，但也可使用更小及更大的厚度。

自由磁化材料层148L包含铁磁材料，所述铁磁材料具有与参考磁化层143的磁化方向平行或反平行的两个稳定磁化方向。自由磁化材料层148L包含硬铁磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本公开的设想范围内的其他合适的材料。自由磁化材料层148L的厚度可在1nm至6nm的范围内，但也可使用更小及更大的厚度。

顶部电极材料层158L包含顶部电极材料，所述顶部电极材料可包括可用于底部电极材料层126L的任何非磁性材料。可用于顶部电极材料层158L的示例性金属材料包括但不限于TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其组合。也可使用在本公开的设想范围内的其他合适的材料。例如，底部电极材料层126L可包含例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金属，及/或可基本上由例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金属组成。顶部电极材料层158L的厚度可在10nm至100nm的范围内，但也可使用更小及更大的厚度。

图5是根据本公开实施例在沉积并图案化光刻胶层之后的示例性结构的竖直剖视图。参照图5，可在顶部电极材料层158L之上施加光刻胶层177，且可对光刻胶层177进行光刻图案化(lithographically pattern)以形成具有多个分离的光刻胶材料部分的阵列。所述具有多个分离的光刻胶材料部分的阵列中的每一个分离的光刻胶材料部分可上覆在连接通孔结构(包括122、124)中的相应一者上。在一个实施例中，连接通孔结构(包括122、124)可布置为沿着第一水平方向具有第一间距且沿着第二水平方向具有第二间距的二维周期性阵列。所述分离的光刻胶材料部分可布置为具有周期性与连接通孔结构(包括122、124)的二维周期性阵列相同的二维周期性阵列。

图6是根据本公开实施例在形成具有多个存储器单元的阵列之后的示例性结构的竖直剖视图。参照图6，可执行各向异性刻蚀工艺，以通过包括顶部电极材料层158L、自由磁化材料层148L、非磁性隧道阻障材料层146L、合成反铁磁体层140L、非磁性金属缓冲材料层130L及底部电极材料层126L的层堆叠转移光刻胶层177的图案。在各向异性刻蚀工艺期间，刻蚀未由光刻胶层177掩蔽的层堆叠(包括158L、148L、146L、140L、130L、126L)的部分。

各向异性刻蚀工艺可包括一系列各向异性刻蚀步骤，所述一系列各向异性刻蚀步骤依序刻蚀下伏层堆叠的各种材料层。在一个实施例中，层堆叠的经图案化部分可包括具有非零锥角(non-zero taper angle)(即，具有非竖直表面)的侧壁。锥角可逐层变化，且通常可在3度至30度的范围内，例如6度至20度，但也可使用更小及更大的锥角。下部连接层级介电层110的未掩蔽部分可通过各向异性刻蚀工艺而竖直凹陷。

由顶部电极材料层158L、自由磁化材料层148L、非磁性隧道阻障材料层146L、合成反铁磁体层140L、非磁性金属缓冲材料层130L及底部电极材料层126L而成的层堆叠(包括158L、148L、146L、140L、130L、126L)可被图案化成具有多个存储器单元(包括126、130、140、146、158)的阵列。存储器单元(包括126、130、140、146、158)中的每一者包括底部电极126、存储器材料堆叠(包括130、140、146、148)及顶部电极158。为便于阐述本公开，顶部电极材料层158L可被称为阻障层(例如，第二阻障材料层)，且顶部电极158可被称为阻障物，在一些实施例中，可在各种刻蚀工艺期间移除所述阻障物。

在一个实施例中，每一存储器单元(包括126、130、140、146、148、158)可为MTJ存储器单元。每一MTJ存储器单元(包括126、130、140、146、148、158)可包括底部电极126、磁性隧道结结构(包括140、146、148)及顶部电极158。每一磁性隧道结(MTJ)结构(包括140、146、148)可包括合成反铁磁体(SAF)结构140、非磁性隧道阻障层146及自由磁化层148。非磁性金属缓冲层130可设置在底部电极126与磁性隧道结结构(包括140、146、148)之间。每一底部电极126是底部电极材料层126L的经图案化部分。每一反铁磁体结构140是合成反铁磁体层140L的经图案化部分。每一非磁性隧道阻障层146是非磁性隧道阻障材料层146L的经图案化部分。每一自由磁化层148是自由磁化材料层148L的经图案化部分。每一顶部电极158是顶部电极材料层158L的经图案化部分。在一个实施例中，存储器单元(包括126、130、140、146、148、158)中的每一者包括具有合成反铁磁体结构140、非磁性隧道阻障层146及自由磁化层148的竖直堆叠。

图7是根据本公开实施例在形成具有多个第一间隔件部分(例如，内介电间隔件(inner dielectric spacer))的阵列之后的示例性结构的竖直剖视图。参照图7，可在具有多个存储器单元(包括126、130、140、146、148、158)的阵列之上保形地沉积例如氮化硅等第一介电材料。例如，可通过化学气相沉积工艺来沉积第一介电材料。在水平表面之上，第一介电材料的厚度可在2nm至20nm的范围内，例如4nm至10nm，但也可使用更小及更大的厚度。可执行各向异性刻蚀工艺，以移除第一介电材料的水平部分。第一介电材料的剩余部分构成具有多个第一间隔件部分162的阵列，所述具有多个第一间隔件部分162的阵列横向环绕具有多个存储器单元(包括126、130、140、146、148、158)的阵列。在一个实施例中，各向异性刻蚀工艺的持续时间可被选择成使得具有多个顶部电极158的阵列的侧壁被部分或完全地暴露出。每一第一间隔件部分162((又称间隔件、介电间隔件)的最大厚度可在2nm至20nm的范围内，例如4nm至10nm，但也可使用更小及更大的厚度。

图8是根据本公开实施例在形成具有多个第二间隔件部分(例如，外介电间隔件(outer dielectric spacer))的阵列之后的示例性结构的竖直剖视图。参照图8，可在具有多个第一间隔件部分162的阵列之上保形地沉积例如介电金属氧化物等第二介电材料。例如，第二介电材料可包括氧化铝(AlOx)、氮化铝(AlN)、氧化铪、氧化镧或氧化钇，且可通过化学气相沉积工艺来沉积。在水平表面之上，第二介电材料的厚度可在2nm至20nm的范围内，例如4nm至10nm，但也可使用更小及更大的厚度。可执行各向异性刻蚀工艺，以移除第二介电材料的水平部分。第二介电材料的剩余部分构成具有多个第二间隔件部分164的阵列，所述具有多个第二间隔件部分164的阵列横向环绕具有多个第一间隔件部分162的阵列。在一个实施例中，第二间隔件部分164可直接沉积在顶部电极158的侧壁上。在一个实施例中，顶部电极158的每一侧壁的整体(entirety)可接触相应的第二间隔件部分164。每一第二间隔件部分164(又称间隔件、介电间隔件)的最大厚度可在2nm至20nm的范围内，例如4nm至10nm，但也可使用更小及更大的厚度。

第一间隔件部分162与第二间隔件部分164的每一组合构成间隔件(包括162、164)。具有多个间隔件(包括162、164)的阵列横向环绕由具有多个存储器单元(包括126、130、140、146、148、158)的阵列。虽然使用其中间隔件(包括162、164)包括第一间隔件部分162及第二间隔件部分164的实施例来阐述本公开，但本文中明确设想出其中介电间隔件由第一间隔件部分162组成或者由第二间隔件部分164组成的实施例。通常，间隔件(包括162、164)可被以围绕具有多个顶部电极158的阵列内的每一顶部电极158而形成。每一间隔件(包括162、164)可被形成为直接在相应顶部电极158部分的侧壁上且围绕所述侧壁。

图9是根据本公开实施例在形成介电层之后的示例性结构的竖直剖视图。参照图9，存储器层级介电层170(又称介电层)可被形成为围绕存储器阵列区100内的具有多个间隔件(包括162、164)阵列且在逻辑区200内的下部连接层级介电层110上方。存储器层级介电层170包含可平坦化的介电材料，例如未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃。可通过保形沉积工艺(conformal deposition process)(例如化学气相沉积工艺)或自平坦化沉积工艺(self-planarizing deposition process)(例如旋转涂布)来沉积存储器层级介电层170的介电材料。可执行化学机械平坦化工艺，以从包括顶部电极158顶表面的水平平面上方移除所沉积介电材料的部分。可在逻辑区200中使用各种平坦化辅助结构(图中未示出)(例如顶部电极材料层158L的电隔离的经图案化部分及下伏材料层的电隔离的经图案化部分)，以辅助将所沉积介电材料平坦化。在平坦化工艺之后所沉积介电材料的剩余部分构成存储器层级介电层170。存储器层级介电层170的顶表面可与顶部电极158的顶表面在同一水平平面内。在一个实施例中，间隔件(包括162、164)的顶表面(例如第二间隔件部分164的顶表面)可与存储器层级介电层170的顶表面在同一水平平面内。例如，间隔件(包括162、164)的顶表面可完全环绕顶部电极158，使得顶部电极158不与存储器层级介电层170接触。

图10是根据本公开实施例在形成第一刻蚀停止层及第二刻蚀停止层以及上部连接层级介电层之后的示例性结构的竖直剖视图。参照图10，可在存储器层级介电层170之上及顶部电极158的顶表面之上依序沉积第一刻蚀停止层172及第二刻蚀停止层174。第一刻蚀停止层172可包含与存储器层级介电层170的介电材料不同的介电材料。在一个实施例中，存储器层级介电层170可包含氧化硅系介电材料(silicon oxide-based dielectricmaterial)，例如未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃，且第一刻蚀停止层172可包含含硅介电材料(silicon-containing dielectric material)，例如氮化硅、氮氧化硅、碳化硅、氮化硅碳或氮碳化硅。可通过保形沉积工艺或非保形沉积工艺来沉积第一刻蚀停止层172。在一个实施例中，可通过化学气相沉积、原子层沉积或物理气相沉积来形成第一刻蚀停止层172。第一刻蚀停止层172的厚度可在2nm至20nm的范围内，例如3nm至12nm，但也可使用更小及更大的厚度。

第二刻蚀停止层174包含与第一刻蚀停止层172的介电材料不同的介电材料。在一个实施例中，第二刻蚀停止层174可包含介电金属氧化物材料，例如氧化铝、氮化铝、氧化铪、氧化钛、氧化钽、氧化钇及/或氧化镧。在本公开的设想范围内也存在其他合适的刻蚀停止层材料。可通过保形沉积工艺或非保形沉积工艺来沉积第二刻蚀停止层174。在一个实施例中，可通过化学气相沉积、原子层沉积或物理气相沉积来形成第二刻蚀停止层174。第二刻蚀停止层174的厚度可在2nm至20nm的范围内，例如3nm至12nm，但也可使用更小及更大的厚度。

随后可对第一刻蚀停止层172及第二刻蚀停止层174进行图案化，使得第一刻蚀停止层172及第二刻蚀停止层174在存储器阵列区100中保留且从逻辑区200被移除。例如，可在第二刻蚀停止层174之上施加光刻胶层(图中未示出)，且可将所述光刻胶层光刻图案化成覆盖存储器阵列区100而不覆盖逻辑区200。可执行刻蚀工艺(例如湿法刻蚀工艺)，以刻蚀第一刻蚀停止层172的未掩蔽部分及第二刻蚀停止层174的未掩蔽部分。随后可例如通过灰化来移除光刻胶层。

可在第一刻蚀停止层172及第二刻蚀停止层174上方形成上部连接层级介电层176。上部连接层级介电层176包含介电材料，例如未掺杂硅酸盐玻璃、经掺杂硅酸盐玻璃或有机硅酸盐玻璃。可通过保形沉积工艺(例如化学气相沉积工艺)或自平坦化沉积工艺(例如旋转涂布)来沉积上部连接层级介电层176的介电材料。在存储器阵列区100中，上部连接层级介电层176的厚度可在50nm至300nm的范围内，例如80nm至200nm，但也可使用更小及更大的厚度。

可在上部连接层级介电层176之上形成掩模层178。掩模层178包含可在后续各向异性刻蚀工艺中用作刻蚀掩模的金属材料。例如，掩模层178可包含导电性金属氮化物材料(例如TiN、TaN、W或WN)或导电性金属碳化物材料(例如TiC、TaC或WC)。在一个实施例中，掩模层178包含与顶部电极158相同的材料。在一个实施例中，掩模层178及顶部电极158包含氮化钛及/或基本上由氮化钛组成。可通过化学气相沉积或物理气相沉积来形成掩模层178。掩模层178可具有2nm至20nm范围内的厚度，例如3nm至10nm，但也可使用更小及更大的厚度。

图11是根据本公开实施例在沉积并图案化掩模层之后的示例性结构的竖直剖视图。参照图11，可在掩模层178之上施加光刻胶层77，且可对光刻胶层77进行光刻图案化，以在上覆在具有多个顶部电极158的阵列上的区域中形成由多个开口而成的阵列。光刻胶层77中的每一开口的面积可大于、小于或相同于下伏顶部电极158的面积。在平面图(即，沿着竖直方向的视图)中，光刻胶层77中的每一开口的周边可位于下伏顶部电极158的侧壁之外，可位于下伏顶部电极158的侧壁之内，或者可与下伏顶部电极158的侧壁重合。可在逻辑区200内的光刻胶层77中形成附加的多个开口。逻辑区200内的光刻胶层77中的具有开口的区域可上覆在例如第四线结构648等下伏金属内连结构的区域上。

可执行刻蚀工艺，以通过掩模层178转移光刻胶层77中的图案。刻蚀工艺可包括各向异性刻蚀工艺或各向同性刻蚀工艺。在一个实施例中，可执行例如反应性离子刻蚀工艺等各向异性刻蚀工艺，以通过掩模层178转移光刻胶层77中的图案。随后可例如通过灰化来移除光刻胶层77。

图12是根据本公开实施例在形成具有多个通孔腔的阵列之后的示例性结构的竖直剖视图。参照图12，可使用掩模层178作为刻蚀掩模来执行第一各向异性刻蚀工艺。第一各向异性刻蚀工艺可包括相较于第二刻蚀停止层174及顶盖层108的材料，有选择性地刻蚀上部连接层级介电层176、存储器层级介电层170及下部连接层级介电层110的反应性离子刻蚀工艺。在一个实施例中，上部连接层级介电层176、存储器层级介电层170及下部连接层级介电层110可包含氧化硅系介电材料，例如未掺杂硅酸盐玻璃、经掺杂硅酸盐玻璃或有机硅酸盐玻璃，且第一各向异性刻蚀工艺可包括相较于第二刻蚀停止层174及顶盖层108的介电材料，有选择性地刻蚀氧化硅系介电材料的反应性离子刻蚀工艺。

可通过掩模层178，在所述开口下方形成多个通孔腔179(又称第一通孔腔)与多个通孔腔279(又称第二通孔腔)。具体来说，可在存储器阵列区100中形成竖直延伸穿过上部连接层级介电层176的多个第一通孔腔179。第二刻蚀停止层174的顶表面可在每一第一通孔腔179的底部处暴露出。可在具有多个存储器单元(包括126、130、140、146、148、158)的阵列之上形成具有多个第一通孔腔179的阵列。可在逻辑区200中形成竖直延伸穿过上部连接层级介电层176、存储器层级介电层170及下部连接层级介电层110的多个第二通孔腔279。顶盖层108的顶表面可在每一第二通孔腔279的底部处暴露出。

在一个实施例中，穿过上部连接层级介电层176形成的每一第一通孔腔179可具有比每一顶部电极158的横向范围大的横向范围。在一个实施例中，每一顶部电极158可具有圆形水平横截面形状、椭圆形水平横截面形状、矩形水平横截面形状、或圆角矩形水平横截面形状。在此实施例中，每一第一通孔腔179的水平横截面形状可为顶部电极158之一的水平横截面形状的放大。在说明性实例中，每一第一通孔腔179的最大横向尺寸可在顶部电极158之一的最大横向尺寸的100.1％至150％的范围内。

图13是根据本公开实施例在蚀穿第二刻蚀停止层的多个经暴露部分之后的示例性结构的竖直剖视图。参照图13，可通过刻蚀第二刻蚀停止层174的经暴露部分使第一通孔腔179竖直延伸。例如，可执行第一干法刻蚀工艺，以移除第二刻蚀停止层174的经暴露部分。例如，如果第二刻蚀停止层174包含介电金属氧化物材料，则可使用干法刻蚀工艺来相较于上部连接层级介电层176、存储器层级介电层170、下部连接层级介电层110、第一刻蚀停止层172及顶盖层108的介电材料，有选择性地刻蚀所述介电金属氧化物材料。可执行图12及图13中所述的干法刻蚀工艺，以部分地移除上部连接层级介电层176及第二刻蚀停止层174，从而形成多个第一开口。

在一些实施例中，干法刻蚀工艺可包括实施四氟化碳(tetrafluoride，CF₄)、氟仿(fluoroform，CHF₃)或其他氟化气体来进行刻蚀直至终点的刻蚀。在一些实施例中，干法刻蚀工艺可另外或单独地包括实施氩(Ar)、氧(O₂)或其他等离子体轰击技术的等离子体刻蚀，以减少第一刻蚀停止层172的经暴露顶表面处的底部基脚/底部的收缩(bottomfooting/bottom shrink)。干法刻蚀工艺可使第二刻蚀停止层174的侧壁与上部连接层级介电层176的侧壁对齐，使得第一通孔腔179的宽度沿着竖直长度从掩模层178的经暴露部分朝向第一刻蚀停止层172的经暴露顶表面连续且逐渐减小。例如，可通过干法刻蚀工艺减少或以其他方式移除第一刻蚀停止层172的底部基脚/底部的收缩，使得第一刻蚀停止层172的壁(如，侧壁)不会相对于上部连接层级介电层176的壁(如，侧壁)向外延伸而形成平坦的凸缘或底部基脚/底部的收缩(如图1所示)。在一些实施例中，刻蚀工艺可使第二刻蚀停止层174的侧壁与上部连接层级介电层176的侧壁共面且朝向存储器材料堆叠(包括130、140、146、148)向内成角度地呈锥形。

图14是根据本公开实施例在蚀穿第一刻蚀停止层的多个经暴露部分及顶部电极的多个经暴露部分之后的示例性结构的竖直剖视图。参照图14，可通过刻蚀第一刻蚀停止层172的经暴露部分、顶盖层108的经暴露部分及存储器层级介电层170的经暴露部分使第一通孔腔179及第二通孔腔279竖直延伸。例如，可使用掩模层178(图中未示出)执行各向异性刻蚀工艺，以移除第一刻蚀停止层172的经暴露部分、存储器层级介电层170的经暴露部分及顶盖层108的经暴露部分。各向异性刻蚀工艺的化学品可对顶部电极158的材料及第二间隔件部分164的材料有选择性。例如，第一刻蚀停止层172及顶盖层108可包含氮化硅，且存储器层级介电层170可包含氧化物，并且各向异性刻蚀工艺可包括相较于第二间隔件部分164的介电材料，有选择性地刻蚀氮化硅及氧化物的反应性离子刻蚀工艺。在说明性实例中，各向异性刻蚀工艺可包括使用HBr、CH₂H₂、CHF₃、CF₄、O₂、N₂、CH_xF_y、Ar、He及/或其他氟化气体作为工艺气体的反应性离子刻蚀工艺。

在一些实施例中，可执行各向异性刻蚀工艺，以移除顶部电极158的经暴露部分及掩模层178的经暴露部分。各向异性刻蚀工艺的化学品可对第二间隔件部分164及存储器层级介电层170的材料有选择性。例如，顶部电极158及掩模层178可包含TiN，且各向异性刻蚀工艺可包括相较于第二间隔件部分164的介电材料及存储器层级介电层170的介电材料，有选择性地刻蚀TiN的反应性离子刻蚀工艺。在说明性实例中，各向异性刻蚀工艺可包括使用氯(Cl₂)或其他卤素气体作为工艺气体的反应性离子刻蚀工艺。可执行图14中所述的刻蚀工艺，以部分地移除第一刻蚀停止层172、顶部电极158及存储器层级介电层170，从而形成使第一通孔腔179的尺寸延伸的第二开口。

为移除第一刻蚀停止层172的经暴露部分及顶盖层108的经暴露部分且移除顶部电极158的残余物及掩模层178而执行的刻蚀工艺可使得形成更大的第一通孔腔179，使得第一通孔腔179朝向具有多个存储器单元(包括126、130、140、146、148)的阵列中的经暴露MTJ结构的顶部层(即自由磁化层148)向下延伸。刻蚀工艺可使第一刻蚀停止层172及存储器层级介电层170的侧壁与第二刻蚀停止层174及上部连接层级介电层176的侧壁对齐，使得第一通孔腔179的宽度沿着竖直长度从上部连接层级介电层176的顶部朝向具有多个存储器单元(包括126、130、140、146、148)的阵列中的经暴露的顶表面(例如，MTJ结构的顶部层(即自由磁化层148))连续且逐渐减小。

在一些实施例中，刻蚀工艺可使第一刻蚀停止层172的侧壁、存储器层级介电层170的侧壁、第二刻蚀停止层174的侧壁及上部连接层级介电层176的侧壁共面，且朝向存储器材料堆叠(包括130、140、146、148)向内成角度地呈锥形。在其中存储器层级介电层170不与顶部电极158接触(即，间隔件(包括162、164)竖直延伸到存储器层级介电层170的表面，以将顶部电极158与存储器层级介电层170分隔开)的实施例中，刻蚀工艺可使第一刻蚀停止层172的侧壁、第二刻蚀停止层174的侧壁及上部连接层级介电层176的侧壁共面，且朝向存储器材料堆叠(包括130、140、146、148)向内成角度地呈锥形(即，存储器层级介电层170不受同一刻蚀工艺的影响)。

第一刻蚀停止层172、存储器层级介电层170、第二刻蚀停止层174及上部连接层级介电层176的对齐的壁(如，侧壁)可形成第一通孔腔179的周边。在一些实施例中，刻蚀工艺可暴露出间隔件(包括162、164)的相应部分，使得第一通孔腔179的周边可部分地由间隔件(包括162、164)的经暴露部分界定。例如，第一通孔腔179的尺寸可由第一刻蚀停止层172、存储器层级介电层170、第二刻蚀停止层174及上部连接层级介电层176的对齐的壁(如，侧壁)、以及间隔件(包括162、164)的在存储器层级介电层170下方向外突出到第一通孔腔179中的经暴露部分来界定。在移除顶部电极158之后，第一通孔腔179的周边可上覆在具有多个存储器单元(包括126、130、140、146、148)的阵列中的顶部层(例如，自由磁化层148)上。第一通孔腔179的周边可大于、小于或相同于具有多个存储器单元(包括126、130、140、146、148)的阵列中的下伏之顶部层(例如，自由磁化层148)的面积。在平面图(即，沿着竖直方向的视图)中，第一通孔腔179中的每一者的周边可位于间隔件(包括162、164)的侧壁之外，可位于间隔件(包括162、164)的侧壁之内，或者可与间隔件(包括162、164)的侧壁重合。

在一个实施例中，每一第一通孔腔179可具有由介电刻蚀停止层(包括172、174)及上部连接层级介电层176横向环绕的上部部分、以及由相应的间隔件(包括162、164)横向环绕的向下突出部分。在一个实施例中，向下突出部分可具有比每一第一通孔腔179的上部部分小的横向尺寸。在此实施例中，间隔件(包括162、164)的水平顶表面及视情况存在的存储器层级介电层170的水平顶表面可暴露于每一第一通孔腔179中。

图15是根据本公开实施例在多个通孔腔中沉积金属填充材料层之后的示例性结构的竖直剖视图。参照图15，可在通孔腔(包括179、279)中的每一者中及之上依序沉积金属填充材料层，以形成多个金属填充材料部分。金属填充材料层(图中未示出)可包含提供高导电性的金属材料。例如，金属填充材料层可包含元素金属或至少两种元素金属的金属间合金。在一个实施例中，金属填充材料层可包含W、Cu、Co、Ru、Mo、Al、其合金及/或其层堆叠。也可使用在本公开的设想范围内的其他合适的材料。可通过物理气相沉积、化学气相沉积、电镀及/或无电镀覆来沉积金属填充材料层。

可执行化学机械平坦化(chemical mechanical planarization，CMP)工艺，以移除金属填充材料层的上覆在包括上部连接层级介电层176顶表面的水平平面上的多个部分。金属填充材料层的填充第一通孔腔179的每一剩余部分形成导电接触结构180。金属填充材料层的填充第二通孔腔279的每一剩余部分形成导电接触结构280。导电接触结构(包括180、280)的顶表面可与上部连接层级介电层176的顶表面在同一水平平面内。

在一些实施例中，用于形成每一导电接触结构180的金属填充材料层可沉积/设置在先前沉积的金属阻障层(图中未示出)上。每一金属阻障层可为以与根据图15所示处理步骤的金属填充材料层相似的方式沉积的金属阻障层的经图案化部分。

通常，可通过在第一通孔腔179中沉积至少一种导电材料来形成导电接触结构180，且可通过在第二通孔腔279中沉积所述至少一种导电材料来形成导电接触结构280。每一导电接触结构180可直接形成于具有多个存储器单元(包括126、130、140、146、148)的阵列的相应MTJ结构的顶部层(例如，自由磁化层148)的顶表面上且在相应的第一通孔腔179内。具有多个导电接触结构180的阵列可形成在具有多个第一通孔腔179的阵列中且于具有多个存储器单元(包括126、130、140、146、148)的阵列中的相应MTJ结构的顶部层(例如，自由磁化层148)的相应顶表面上。导电接触结构180可被形成为充当相应的具有多个存储器单元(包括126、130、140、146、148)的阵列的多个顶部电极。例如，每一MTJ存储器单元(包括126、130、140、146、148、180)可包括底部电极126、磁性隧道结结构(包括140、146、148)、以及作为MTJ存储器单元的顶部电极进行操作的导电接触结构180，使得导电接触结构180替换如前所述被移除的顶部电极158并比其延伸得更远。

图16是根据本公开实施例在暴露出具有多个通孔腔179的阵列下方的存储器单元(包括126、130、140、146、148)的顶表面之后的示例性结构的第一替代实施例的竖直剖视图。参照图16，可从图13及图14所示的示例性结构通过执行一个或多个干法刻蚀工艺来得到第一替代实施例的示例性结构，所述干法刻蚀工艺移除第一刻蚀停止层172及顶部电极158，同时保留掩模层178的至少一部分。各向异性刻蚀工艺的化学品可对掩模层178的材料有选择性。例如，各向异性刻蚀工艺可包括相较于掩模层178的材料，有选择性地刻蚀第一刻蚀停止层172的材料及顶部电极158的材料的反应性离子刻蚀工艺。在其中顶部电极158及掩模层178由相同材料(例如，TiN)构成的一些实施例中，可控制刻蚀工艺以保留掩模层178的部分或全部，同时刻蚀掉顶部电极158的部分或全部。

为移除第一刻蚀停止层172的经暴露部分及顶部电极158的经暴露部分而执行的刻蚀工艺可使得形成更大的第一通孔腔179，使得第一通孔腔179朝向具有多个存储器单元(包括126、130、140、146、148)的阵列的经暴露之MTJ结构的顶部层(即自由磁化层148)向下延伸。刻蚀工艺可使第一刻蚀停止层172及存储器层级介电层170的侧壁与第二刻蚀停止层174及上部连接层级介电层176的侧壁对齐，使得第一通孔腔179的宽度沿着竖直长度从上部连接层级介电层176的顶部朝向具有多个存储器单元(包括126、130、140、146、148)的阵列的经暴露顶表面(例如，MTJ结构的顶部层(即自由磁化层148))连续且逐渐减小。

在一些实施例中，刻蚀工艺可使第一刻蚀停止层172的侧壁、存储器层级介电层170的侧壁、第二刻蚀停止层174的侧壁及上部连接层级介电层176的侧壁共面，且朝向存储器材料堆叠(包括130、140、146、148)向内成角度地呈锥形。在其中存储器层级介电层170不与顶部电极158接触(即，间隔件(包括162、164)竖直延伸到存储器层级介电层170的表面，以将顶部电极158与存储器层级介电层170分隔开)的实施例中，刻蚀工艺可使第一刻蚀停止层172的侧壁、第二刻蚀停止层174的侧壁及上部连接层级介电层176的侧壁共面，且朝向存储器材料堆叠(包括130、140、146、148)向内成角度地呈锥形(即，存储器层级介电层170不受同一刻蚀工艺的影响)。

图17是根据本公开实施例在暴露出具有多个通孔腔179的阵列下方的顶部电极158的顶表面之后的示例性结构的第二替代实施例的竖直剖视图。参照图17，可从图13及图14所示的示例性结构通过执行一个或多个干法刻蚀工艺得到第二替代实施例的示例性结构，所述干法刻蚀工艺移除第一刻蚀停止层172及掩模层178，同时保留顶部电极158。各向异性刻蚀工艺的化学品可对顶部电极158的材料有选择性。例如，各向异性刻蚀工艺可包括相较于顶部电极158的材料，有选择性地刻蚀第一刻蚀停止层172的材料及掩模层178的材料的反应性离子刻蚀工艺。在其中顶部电极158及掩模层178由相同材料(例如，TiN)构成的一些实施例中，可控制刻蚀工艺以保留顶部电极158的部分或全部，同时刻蚀掉掩模层178的部分或全部。导电接触结构180可形成于顶部电极158之上，以与顶部电极158直接接触。

为移除第一刻蚀停止层172的经暴露部分及掩模层178的经暴露部分而执行的刻蚀工艺可使得形成更大的第一通孔腔179，使得第一通孔腔179朝向顶部电极158的经暴露表面向下延伸。刻蚀工艺可使第一刻蚀停止层172及存储器层级介电层170的侧壁与第二刻蚀停止层174及上部连接层级介电层176的侧壁对齐，使得第一通孔腔179的宽度沿着竖直长度从上部连接层级介电层176的顶部朝向顶部电极158的经暴露顶表面连续且逐渐减小。

在一些实施例中，刻蚀工艺可使第一刻蚀停止层172的侧壁、存储器层级介电层170的侧壁、第二刻蚀停止层174的侧壁及上部连接层级介电层176的侧壁共面，且朝向顶部电极158向内成角度地呈锥形。在其中存储器层级介电层170不与顶部电极158接触(即，间隔件(包括162、164)竖直延伸到存储器层级介电层170的表面，以将顶部电极158与存储器层级介电层170分隔开)的实施例中，刻蚀工艺可使第一刻蚀停止层172的侧壁、第二刻蚀停止层174的侧壁及上部连接层级介电层176的侧壁共面，且朝向顶部电极158向内成角度地呈锥形(即，存储器层级介电层170不受同一刻蚀工艺的影响)。

结合导电接触结构180，可使用各种方法来完成图2至图17所示的MTJ结构的制作工艺。在第一通孔腔(例如，179)的周边内形成的导电接触结构(例如，180)的宽度逐渐减小(即，从顶表面到底表面)，结合刻蚀掉相应的具有多个存储器单元(包括126、130、140、146、148)的阵列的顶部层(例如，148)上方的底部收缩部/底部基脚，会允许MRAM环路(MRAMloop)内的电阻降低。例如，通过移除底部收缩部/底部基脚而增加导电接触结构的周边的宽度会容许电流增加。将MTJ存储器单元中包含TiN的顶部电极(例如，158)替换成竖直延伸超出被替换的顶部电极的尺寸的包含Cu的单个结构(例如，导电接触结构180)可使得MRAM环路具有较低电阻路径。

图18是根据本公开实施例在多个通孔腔中沉积金属填充材料层之后的示例性结构的第二替代实施例的竖直剖视图。参照图18，可在通孔腔(包括179、279)中的每一者中及之上依序沉积金属填充材料层，以形成多个金属填充材料部分。金属填充材料层(图中未示出)可包含提供高导电性的金属材料。例如，金属填充材料层可包含元素金属或至少两种元素金属的金属间合金。在一个实施例中，金属填充材料层可包含W、Cu、Co、Ru、Mo、Al、其合金及/或其层堆叠。也可使用在本公开的设想范围内的其他合适的材料。可通过物理气相沉积、化学气相沉积、电镀及/或无电镀覆来沉积金属填充材料层。

可执行CMP工艺，以移除金属填充材料层的上覆在包括上部连接层级介电层176顶表面的水平平面上的多个部分。金属填充材料层的填充第一通孔腔179的每一剩余部分形成导电接触结构180。金属填充材料层的填充第二通孔腔279的每一剩余部分形成导电接触结构280。导电接触结构(包括180、280)的顶表面可与上部连接层级介电层176的顶表面在同一水平平面内。

在一些实施例中，用于形成每一导电接触结构180的金属填充材料层可沉积/设置在先前沉积的金属阻障层(图中未示出)上。每一金属阻障层可为以与根据图18所示处理步骤的金属填充材料层相似的方式沉积的金属阻障层的经图案化部分。

通常，可通过在第一通孔腔179中沉积至少一种导电材料来形成导电接触结构180，且可通过在第二通孔腔279中沉积所述至少一种导电材料来形成导电接触结构280。每一导电接触结构180可直接形成于相应顶部电极158的顶表面上且在相应的第一通孔腔179内。具有多个导电接触结构180的阵列可形成在具有多个第一通孔腔179的阵列中且于相应顶部电极158的相应顶表面上。导电接触结构180可被形成为使得第一刻蚀停止层172、存储器层级介电层170、第二刻蚀停止层174及上部连接层级介电层176以全部共面且朝向顶部电极158向内成角度地呈锥形的方式环绕所述导电接触结构180。

图19是在沉积并图案化光刻胶层177之后的示例性结构的另一替代实施例的竖直剖视图。参照图19，可在图17所示的中间结构之上沉积光刻胶层177。具体来说，可在上部连接层级介电层176之上、第一通孔腔179中及第二通孔腔279中沉积光刻胶层177。光刻胶层177可在第一通孔腔179内被光刻图案化以暴露出顶部电极158的部分，同时保留其他部分以掩蔽上部连接层级介电层176及第二通孔腔279。

图20是在刻蚀顶部电极158以暴露出下伏自由磁化材料层148的至少一部分之后的示例性结构的另一替代实施例的竖直剖视图。顶部电极158可具有0nm至30nm范围内的厚度，但也可使用更大的厚度。可保留顶部电极158材料的环形圈，其侧壁被暴露出。在一些实施例中，可在暴露出下伏自由磁化材料层148的至少一部分之前停止对顶部电极158的刻蚀。在此种实施例中，顶部电极158的凹陷顶表面及顶部电极158的侧壁可被暴露出。在此种实施例中，可提供顶部电极158的附加表面积来接触随后沉积的导电接触结构180。例如，顶部电极158中的凹槽可为0nm至30nm。因此，顶部电极158的侧壁可具有0nm至30nm之间的深度。

图21是在光刻胶层177可例如通过灰化被移除之后的示例性结构的另一替代实施例的竖直剖视图。图22是根据本公开实施例在多个通孔腔中沉积金属填充材料层之后的示例性结构的另一替代实施例的竖直剖视图。参照图22，可在通孔腔(包括179、279)中的每一者中及之上依序沉积金属填充材料层，以形成多个金属填充材料部分。金属填充材料层(图中未示出)可包含提供高导电性的金属材料。例如，金属填充材料层可包含元素金属或至少两种元素金属的金属间合金。在一个实施例中，金属填充材料层可包含W、Cu、Co、Ru、Mo、Al、其合金及/或其层堆叠。也可使用在本公开的设想范围内的其他合适的材料。可通过物理气相沉积、化学气相沉积、电镀及/或无电镀覆来沉积金属填充材料层。

可执行CMP工艺，以移除金属填充材料层的上覆在包括上部连接层级介电层176顶表面的水平平面上的多个部分。金属填充材料层的填充第一通孔腔179的每一剩余部分形成导电接触结构180。导电接触结构180中的每一者可由顶部电极158材料的环形圈环绕。在一些实施例中，金属填充材料可接触第一通孔腔179的底部中的顶部电极158材料，使得金属填充材料沿着导电接触结构180的侧壁及底表面接触顶部电极158材料。金属填充材料层的填充第二通孔腔279的每一剩余部分形成导电接触结构280。导电接触结构(包括180、280)的顶表面可与上部连接层级介电层176的顶表面在同一水平平面内。

在一些实施例中，用于形成每一导电接触结构180的金属填充材料层可沉积/设置在先前沉积的金属阻障层(图中未示出)上。每一金属阻障层可为以与根据图22所示处理步骤的金属填充材料层相似的方式沉积的金属阻障层的经图案化部分。

通常，可通过在第一通孔腔179中沉积至少一种导电材料来形成导电接触结构180，且可通过在第二通孔腔279中沉积所述至少一种导电材料来形成导电接触结构280。每一导电接触结构180可直接形成于相应顶部电极158的顶表面上，且在相应的第一通孔腔179内。具有多个导电接触结构180的阵列可形成在具有多个第一通孔腔179的阵列中且于相应顶部电极158的相应顶表面上。导电接触结构180可被形成为使得第一刻蚀停止层172、存储器层级介电层170、第二刻蚀停止层174及上部连接层级介电层176以全部共面且朝向顶部电极158向内成角度地呈锥形的方式环绕所述导电接触结构180。

图23是在沉积用于形成MTJ存储器单元(包括126、130、140、146、148、180)的导电接触结构180之后的示例性结构的另一替代实施例的竖直剖视图。在此实施例中，介电间隔件(包括162、164)可与存储器材料堆叠(包括130、140、146、148)的顶部层处于相同的竖直高度，使得介电间隔件(包括162、164)的最顶部分可与自由磁化层148的与导电接触结构180直接接触的顶表面处于相同的水平高度。在一些实施例中，在沉积导电接触结构180材料之前，可执行CMP工艺以使存储器材料堆叠(包括130、140、146、148)的顶部层的顶表面与介电间隔件(包括162、164)的最顶部分对齐。

图24是在沉积用于形成MTJ存储器单元(包括126、130、140、146、148、180)的导电接触结构180之后的示例性结构的另一替代实施例的竖直剖视图。在此实施例中，导电接触结构180可沉积到存储器材料堆叠(包括130、140、146、148)的顶部层上及介电间隔件(包括162、164)的经暴露部分上。例如，导电接触结构180的底表面可比存储器材料堆叠(包括130、140、146、148)的顶部层宽，且除了沉积在存储器材料堆叠(包括130、140、146、148)的顶部层上之外，还可沉积在介电间隔件(包括162、164)的最顶之经暴露部分上。

参照图25，流程图示出用于形成包括磁性隧道结存储器单元(例如，包括126、130、140、146、148)及其导电接触结构(例如180)的单个存储器装置的本公开方法的一般处理步骤。可通过此种方法形成存储器装置。参照步骤2510及图4，可在连接通孔结构(例如，包括122、124)之上依序形成底部电极材料层(例如，126L)、磁性隧道结(MTJ)材料层(例如，包括130L、140L、146L、148L)及顶部电极材料层(例如，158L)。参照步骤2520以及图5及图6，可对底部电极材料层(例如，126L)、磁性隧道结材料层(例如，包括130L、140L、146L、148L)及顶部电极材料层(例如，158L)进行图案化，以分别形成底部电极(例如，126)、存储器材料堆叠(例如，包括130、140、146、148)及顶部电极(例如，158)。参照步骤2530及图10，可在顶部电极(例如，158)之上依序形成刻蚀停止层(例如，包括172及/或174)及上部连接层级介电层(例如，176)。参照步骤2540及图11至图13，可执行第一刻蚀工艺以部分地移除介电层(例如，176)及刻蚀停止层(例如，包括172及/或174)，从而在介电层(例如，176)及刻蚀停止层(例如，包括172及/或174)中形成侧壁。在一些实施例中，刻蚀停止层(例如，包括172及/或174)的侧壁及介电层(例如，176)的侧壁可为共面的，且朝向顶部电极(例如，158)向内成角度地呈锥形。

在一个实施例中，参照图14，可执行第二刻蚀工艺以移除顶部电极(例如，158)。在一个实施例中，可使用Cl₂、CHF₃或Ar中的至少一种来执行第二刻蚀工艺。

在一个实施例中，参照图15，可在刻蚀停止层(例如，包括172及/或174)及上部连接层级介电层(例如，176)中形成的多个通孔腔中沉积导电材料，以形成多个导电接触结构(例如，180)。在一个实施例中，导电接触结构(例如，180)可由Cu构成。

在一个实施例中，所述方法可还包括形成围绕底部电极(例如，126)、存储器材料堆叠(例如，包括130、140、146、148)及顶部电极(例如，158)的壁(如，侧壁)之介电间隔件(例如，包括162、164)，其中介电间隔件(例如，包括162、164)的内侧壁可在第二刻蚀工艺期间暴露出，且其中导电接触结构(例如，180)可接触介电间隔件(例如，包括162、164)的内侧壁。

在一个实施例中，所述方法可还包括执行化学机械平坦化(CMP)工艺，以形成平坦表面，所述平坦表面包括导电接触结构(例如，180)的经暴露顶表面及上部连接层级介电层(例如，176)的经暴露顶表面，其中导电接触结构(例如，180)的经暴露顶表面与介电层(例如，176)的经暴露顶表面在同一水平平面中。

在一个实施例中，所述方法可还包括在上部连接层级介电层(例如，176)之上沉积掩模层(例如，178)，其中刻蚀停止层(例如，包括172及/或174)的侧壁及介电层(例如，176)的侧壁是基于掩模层(例如，178)的宽度在第一刻蚀工艺中形成。在一个实施例中，可执行第二刻蚀工艺以移除掩模层(例如，178)。在一个实施例中，掩模层(例如，178)可由TiN构成。在一个实施例中，可使用Cl₂、CHF₃或Ar中的至少一种来执行第二刻蚀工艺。

在一个实施例中，顶部电极(例如，158)可由TiN构成。在一个实施例中，可使用CF₄、CHF₃、Ar或O₂中的至少一种来执行第一刻蚀工艺。

参照所有图式且根据本公开的各种实施例，提供一种存储器装置，其包括连接通孔结构(例如，包括122、124)、设置在连接通孔结构(例如，包括122、124)上的底部电极(例如，126)、设置在底部电极(例如，126)上的存储器材料堆叠(例如，包括130、140、146、148)、设置在存储器材料堆叠(例如，包括130、140、146、148)上的导电接触结构(例如，180)，其中导电接触结构(例如，180)的底表面与存储器材料堆叠(例如，包括130、140、146、148)的存储器材料层(例如，148)直接接触，且其中导电接触结构(例如，180)的侧壁与刻蚀停止层(例如，包括172及/或174)的侧壁直接接触。在一个实施例中，导电接触结构(例如，180)可由Cu构成。在一个实施例中，导电接触结构(例如，180)的侧壁可与刻蚀停止层(例如，包括172及/或174)及介电层(例如，包括170及/或176)的侧壁接触。在一个实施例中，刻蚀停止层(例如，包括172及/或174)及介电层(例如，包括170及/或176)的侧壁可为共面的，且朝向存储器材料堆叠(例如，包括130、140、146、148)向内成角度地呈锥形。在一个实施例中，导电接触结构(例如，180)的顶表面可与上部连接层级介电层(例如，176)的顶表面在同一水平平面中。在一个实施例中，导电接触结构(例如，180)的底表面可设置在介电间隔件(例如，包括162、164)内，介电间隔件(例如，包括162、164)环绕存储器材料堆叠(例如，包括130、140、146、148)的壁(如，侧壁)。在一个实施例中，顶部电极的底表面可与MTJ存储器材料堆叠(例如，包括130、140、146、148)的顶部层(例如，148)接触。在一个实施例中，导电接触结构(例如，180)的宽度可从其顶表面朝向存储器材料堆叠(例如，包括130、140、146、148)连续且逐渐减小。

参照所有图式且根据本公开的各种实施例，提供一种存储器装置结构，其包括连接通孔结构(例如，包括122、124)及MTJ存储器单元(例如，包括126、130、140、146、148、158)，所述MTJ存储器单元(例如，包括126、130、140、146、148、158)包括设置在连接通孔结构(例如，包括122、124)上的底部电极(例如，126)、设置在底部电极(例如，126)上的存储器材料堆叠(例如，包括130、140、146、148)及设置在存储器材料堆叠(例如，包括130、140、146、148)上的顶部电极(例如，158)。所述存储器装置结构可还包括设置在顶部电极(例如，158)上方的刻蚀停止层(例如，包括172及/或174)，其中刻蚀停止层(例如，包括172及/或174)的侧壁环绕设置在存储器材料堆叠(例如，包括130、140、146、148)上的导电接触结构(例如180)。所述存储器装置结构可还包括设置在顶部电极(例如，158)上方的介电层(例如，包括170及/或176)，其中介电层(例如，170及/或176)的侧壁环绕设置在存储器材料堆叠(例如，包括130、140、146、148)上的导电接触结构(例如180)，且其中刻蚀停止层(例如，包括172及/或174)的侧壁及介电层(例如，包括170及/或176)的侧壁是共面的，且朝向顶部电极(例如，158)向内成角度地呈锥形。在一个实施例中，所述存储器装置结构可还包括设置在顶部电极(例如，158)上的导电接触结构(例如，180)，其中导电接触结构(例如，180)的底表面与顶部电极(例如，158)的顶表面接触，且其中导电接触结构(例如，180)的侧壁由刻蚀停止层(例如，包括172及/或174)及介电层(例如，包括170及/或176)的侧壁环绕。在一个实施例中，导电接触结构(例如，180)的宽度可从其顶表面朝向顶部电极(例如，158)连续且逐渐减小。在一个实施例中，导电接触结构(例如，180)的顶表面可与上部连接层级介电层(例如，176)的顶表面在同一水平平面中。

根据一些实施例，一种存储器装置包括：连接通孔结构；底部电极，设置在所述连接通孔结构上；存储器材料堆叠，设置在所述底部电极上；以及导电接触结构，设置在所述存储器材料堆叠上，其中所述导电接触结构的底表面与所述存储器材料堆叠的存储器材料层直接接触，且其中所述导电接触结构的侧壁与刻蚀停止层的侧壁直接接触。

根据一些实施例，在所述的存储器装置中，其中所述导电接触结构由铜构成。根据一些实施例，在所述的存储器装置中，其中所述导电接触结构的侧壁与介电层的侧壁接触。根据一些实施例，在所述的存储器装置中，其中所述刻蚀停止层的所述侧壁及所述介电层的所述侧壁是共面的，且朝向所述存储器材料堆叠向内成角度地呈锥形。根据一些实施例，在所述的存储器装置中，其中所述导电接触结构的顶表面与所述介电层的顶表面在同一水平平面中。根据一些实施例，在所述的存储器装置中，其中所述导电接触结构的底表面设置在介电间隔件内，所述介电间隔件环绕所述存储器材料堆叠的壁(如，侧壁)。根据一些实施例，在所述的存储器装置中，其中所述导电接触结构的宽度从其顶表面朝向所述存储器材料堆叠连续且逐渐减小。

根据一些实施例，一种存储器装置结构包括：连接通孔结构；磁性隧道结存储器单元包括设置在所述连接通孔结构上的底部电极、设置在所述底部电极上的存储器材料堆叠、以及设置在所述存储器材料堆叠上的顶部电极；刻蚀停止层，设置在所述顶部电极上方，其中所述刻蚀停止层的侧壁环绕设置在所述存储器材料堆叠上的导电接触结构；以及介电层，设置在所述顶部电极上方，其中所述介电层的侧壁环绕设置在所述存储器材料堆叠上的所述导电接触结构，其中所述刻蚀停止层的所述侧壁及所述介电层的所述侧壁是共面的，且朝向所述顶部电极向内成角度地呈锥形。

根据一些实施例，在所述的存储器装置结构中，其中所述导电接触结构设置在所述顶部电极上，其中所述导电接触结构的底表面与所述顶部电极的顶表面接触，且其中所述导电接触结构的侧壁由所述刻蚀停止层的所述侧壁及所述介电层的所述侧壁环绕。根据一些实施例，在所述的存储器装置结构中，其中所述导电接触结构的宽度从其顶表面朝向所述顶部电极连续且逐渐减小。根据一些实施例，在所述的存储器装置结构中，其中所述导电接触结构的顶表面与所述介电层的顶表面在同一水平平面中。

根据一些实施例，一种存储器装置的制造方法包括以下步骤：形成底部电极材料层、磁性隧道结材料层及顶部电极层；对所述底部电极材料层、所述磁性隧道结材料层及所述顶部电极层进行图案化，以分别形成底部电极、存储器材料堆叠及顶部电极；在所述顶部电极之上形成刻蚀停止层及介电层；以及执行第一刻蚀工艺以部分地移除所述介电层及所述刻蚀停止层，从而在所述介电层及所述刻蚀停止层中形成侧壁，其中所述刻蚀停止层的侧壁及所述介电层的侧壁是共面的，且朝向所述顶部电极向内成角度地呈锥形。

根据一些实施例，在所述的制造方法中，其中所述顶部电极由氮化钛构成。根据一些实施例，在所述的制造方法中，其中所述第一刻蚀工艺是使用四氟化碳、氟仿、氩或氧中的至少一种来执行。根据一些实施例，所述的制造方法还包括：执行第二刻蚀工艺，以移除所述顶部电极。根据一些实施例，所述的制造方法还包括：在所述介电层之上沉积掩模层，其中所述刻蚀停止层的所述侧壁及所述介电层的所述侧壁是基于所述掩模层的宽度在所述第一刻蚀工艺中形成，且其中所述掩模层由氮化钛构成。根据一些实施例，所述的制造方法还包括：执行第二刻蚀工艺，以移除所述掩模层。根据一些实施例，在所述的制造方法中，其中所述第二刻蚀工艺是使用氯、氟仿或氩中的至少一种来执行。根据一些实施例，所述的制造方法还包括：在所述刻蚀停止层及所述介电层中形成的通孔腔中沉积导电材料，以形成导电接触结构。根据一些实施例，在所述的制造方法中，其中所述导电接触结构由铜构成。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。