具体实施方式

在下面的描述中，参考了形成本发明一部分的附图，并且其中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。

将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“上方”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素上方”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。

说明书中对本公开的“一个实施例”或“实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一个”的情况下使用“/”、“和/或”和“至少一个”中的任一个旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一个”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。

本公开的实施例提供了一种用于例如鳍式场效应晶体管(FinFET)中的集成电路(IC)结构。该结构可以在具有适合于射频(RF)应用(例如无线网络功率放大器)的优点的横向扩散金属氧化物半导体(LDMOS)器件中使用。该IC结构包括具有第一纵向延伸区和第二纵向延伸区的半导体鳍。半导体鳍具有在第一纵向延伸区和第二纵向延伸区中具有统一的横向尺寸的上鳍部；位于上鳍部下方的第一子鳍部，其在第一纵向延伸区中且具有第一横向尺寸；位于上鳍部下方的第二子鳍部，其在第二纵向延伸区中且具有不同于(例如，小于)第一横向尺寸的第二横向尺寸。因此，半导体鳍具有横向尺寸不同的两个子鳍部。子鳍部在沟槽隔离内，该沟槽隔离具有邻近第二子鳍部的球根状横截面。无论LDMOS器件的类型如何，第二子鳍部都减小了LDMOS FinFET的漏极扩展区中的子鳍电流，并因此提高了HCI可靠性。

图1至图10是根据本公开的各种实施例的形成集成电路(IC)结构100(图9和图10)和LDMOS器件104、204(图9和图10)的方法的图示。出于描述的目的，IC结构100可以实现为采取LDMOS器件104、204(分别在图9和图10中)形式(即，鳍式LDMOS器件)的FinFET 102(图9和图10)的一部分。如将描述的，本公开的实施例可应用于多样的FinFET LDMOS器件中的任一种，其中包括FinFET LDMOS-STI器件和FinFET LDMOS-DP器件。需要强调，本公开的教导也可应用于其他类型MOS器件。

图1示出了用于描述本公开的实施例的IC结构的总体布局的示意性平面图。图1包括一组为了描述本公开而将提到的视图线A-A、B-B和C-C。图1示出了跨页面延伸的半导体鳍110(实际示出了四个鳍)，以及跨半导体鳍110延伸的金属栅极结构112(在该示例中为两个部分)。视图线A-A跨区域114(由矩形框标注)，其中半导体鳍110的纵向延伸区118的子鳍部(图1中未示出)的横向尺寸不同于(即，小于)半导体鳍110的另一纵向延伸区116中的子鳍部。视图线B-B跨区域114外部的半导体鳍110，其中半导体鳍110不具有横向尺寸各异的子鳍部，即，其中子鳍部具有规则的横向尺寸。视图线C-C是跨半导体鳍110的截面图，参见图9。对于该方法的任何特定阶段，图号指示特定阶段，带有符号“A”的附图跨视图线A-A，其示出纵向延伸区118；带有符号“B”的附图跨视图线B-B，其示出任何纵向延伸区116。请注意，如图1所示，带有符号“B”的示出纵向延伸区116的附图可以是在纵向延伸区118的任一侧的半导体鳍110的结构。由于没有必要，因此这些附图不使用符号“C”。

图2A至图8B示出了根据本公开的实施例的形成半导体鳍110的截面图。半导体鳍110具有第一纵向延伸区116(在带有符号“A”的附图中)和第二纵向延伸区118(在带有符号“B”的附图中)。如将描述的，半导体鳍110最终将具有：上鳍部，其在第一和第二纵向延伸区116、118中具有统一的横向尺寸；位于上鳍部下方的第一子鳍部，其在第一纵向延伸区116中且具有第一横向尺寸；位于上鳍部下方的第二子鳍部，其在第二纵向延伸区118中且具有不同于(例如，小于)第一横向尺寸的第二横向尺寸。如本文所使用的，“横向”尺寸指示在相对于鳍的纵轴或长轴的非竖直的垂直方向上的尺寸。如本文所使用的，“子鳍部”是指将被定位在沟槽隔离内的半导体鳍的下部。

参考图2A至图2B，硬掩模120形成在(体)半导体衬底122上方。硬掩模120可以包括任何现在已知的或以后开发的掩模材料层，例如中温氧化物(MTO)和氮化硅。硬掩模120被图案化以形成一个或多个半导体鳍110(图8A至图8B)，即，硬掩模中包括开口，以引导半导体衬底122的蚀刻而形成鳍。半导体衬底122可以包括但不限于硅、锗、硅锗、碳化硅以及实质上由一种或多种具有由化学式Al_X1Ga_X2In_X3As_Y1P_Y2N_Y3Sb_Y4定义的成分的III-V族化合物半导体组成的材料，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相对比例，其分别大于或等于零并且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对摩尔量)。其他合适的衬底包括具有成分Zn_A1Cd_A2Se_B1Te_B2的II-VI族化合物半导体，其中A1、A2、B1和B2是相对比例，其分别大于或等于零并且A1+A2+B1+B2＝1(1为总摩尔量)。此外，部分或整个半导体衬底可以是应变的。

图2A至图2B还示出了在半导体衬底122中形成到第一深度D1的一对沟槽124的截面图。该对沟槽124在其间形成半导体鳍110。应当理解，可以形成任意数量的沟槽124以形成任意数量的半导体鳍110。与常规处理形成对比，第一深度D1没有到完整半导体鳍110的深度。如本文将描述的，第一深度D1被选择为这样的深度：具有不同横向尺寸的子鳍的上部将被定位在该深度。沟槽124可通过蚀刻形成。可选择硬掩模120图案化和沟槽124蚀刻以限定在第一和第二纵向延伸区116、118中具有统一的横向尺寸ULD的上鳍部126。即，半导体鳍110(图1)的上鳍部126无论沿其长度的位置如何，都具有一致的横向尺寸。

蚀刻通常是指从衬底(或形成在衬底上的结构)中去除材料，并且通常利用在适当位置处的掩模来执行，以便选择性地从衬底的特定区域中去除材料，同时使得在衬底的其他区域中的材料不受影响。通常有两类蚀刻：(i)湿式蚀刻和(ii)干式蚀刻。湿式蚀刻利用溶剂(例如酸)执行，可以选择溶剂的选择性地溶解给定材料(例如氧化物)而同时使另一材料(例如多晶硅)保持相对完整的能力。这种选择性蚀刻给定材料的能力是许多半导体制造工艺的基础。湿式蚀刻通常各向同性地蚀刻均质材料(例如氧化物)，但是湿式蚀刻也可以各向异性地蚀刻单晶材料(例如硅晶片)。干式蚀刻可以利用等离子体执行。等离子体系统可以通过调整等离子体参数以若干种模式工作。普通等离子体蚀刻会产生中性带电的高能自由基，这些高能自由基在晶片表面发生反应。由于中性粒子从各个角度攻击晶片，因此该工艺是各向同性的。离子铣削或溅射蚀刻用稀有气体的高能离子轰击晶片，稀有气体的高能离子大致从一个方向接近晶片，因此该工艺是高度各向异性的。反应离子蚀刻(RIE)在介于溅射和等离子蚀刻之间的条件下操作，可用于产生深而窄的特征，例如沟槽124。

图3A至图3B示出了在第二纵向延伸区118上方形成第一掩模130，并使第一纵向延伸区116暴露的截面图。第一掩模130可以包括任何现在已知的或以后开发的掩模材料，例如旋涂硬掩模(SOH)。图3A至图3B还示出了将第一纵向延伸区116中的沟槽124的对蚀刻到比第一深度D1(图2A至图2B)更深的第二深度D2，从而形成具有第一横向尺寸LD1的第一子鳍部132。第二深度D2被选择为“规则”子鳍部将延伸到的深度。第一横向尺寸LD1在尺寸上与上鳍部126相当，即，类似于预期一步完成鳍的蚀刻。

图4A至图4B示出了去除第二纵向延伸区118上方的第一掩模130的截面图。可以使用任何合适的灰化工艺和湿式剥离工艺去除第一掩模130。图4A至图4B还示出了在第一和第二纵向延伸区116、118上方形成间隔物层134。间隔物层134可以包括任何现在已知的或以后开发的间隔物材料，例如但不限于氮化硅。间隔物层134可通过沉积形成。“沉积”可以包括任何现在已知的或以后开发的适合于待沉积材料的技术，其中包括但不限于例如：化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、次常压CVD(SACVD)和高密度等离子体CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反应处理CVD(LRPCVD)、金属有机CVD(MOCVD)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、物理气相沉积(PVD)、原子层沉积(ALD)、化学氧化、分子束外延(MBE)、镀敷、蒸发。这里，间隔物层134例如可通过ALD沉积。如将要描述的，间隔物层134也将用于形成颈圈(collar)136(图5A)。

图5A至图5B示出了在第一纵向延伸区116上方形成第二掩模140并使第二纵向延伸区118暴露的截面图。第二掩模140可以包括任何现在已知的或以后开发的掩模材料，例如旋涂硬掩模(SOH)。图5A示出了蚀刻第二纵向延伸区118中的沟槽124的对到比第一深度D1(图2A至图2B)更深的第三深度D3。第三深度D3可以比第二深度D2(图3B)更深或更浅。该蚀刻从间隔物层134形成颈圈136，该颈圈随后保护第二纵向延伸区118中的上鳍部126。该蚀刻可包括任何适当的各向异性蚀刻化学作用。

图6A示出了进一步蚀刻第二纵向延伸区118中的沟槽124的对以加宽沟槽124的对并形成具有小于第一横向尺寸LD1(图3B)的第二横向尺寸LD2的第二子鳍部142的截面图。第二横向尺寸还小于上鳍部126的统一的横向尺寸ULD。如图6B所示，在此工艺期间，第一纵向延伸区116中的半导体鳍110没有变化。因此，第一纵向延伸区116中的半导体鳍110具有规则半导体鳍的形式，而第二纵向延伸区118中的半导体鳍110在其子鳍部142中具有不同的横向尺寸(LD2)。如图6A所述，通过额外蚀刻扩大的沟槽124具有球根状横截面形状的下部，该下部形成窄子鳍部142。蚀刻可以包括任何各向同性蚀刻化学作用，并且可以在例如化学作用、持续时间、操作参数等方面被控制，从而控制子鳍部142的尺寸。

图7A至图7B示出了例如通过任何适当的灰化工艺和湿式剥离工艺去除第二掩模140(和间隔物层134)(图5B、6B)之后的截面图。图7A至图7B还示出了用电介质144填充至少邻近第一和第二子鳍部132、142的沟槽124的对。如将描述的，电介质144最终形成沟槽隔离146(图8A至图8B)，例如半导体鳍110之间的浅沟槽隔离(STI)。电介质144可以包括任何现在已知的或以后开发的层间电介质。合适的电介质材料可以包括但不限于：碳掺杂的二氧化硅材料；氟化硅酸盐玻璃(FSG)；有机聚合物热固性材料；碳氧化硅；SiCOH电介质；氟掺杂的氧化硅；旋涂玻璃；倍半硅氧烷，其中包括氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)以及HSQ和MSQ的混合物或共聚物；基于苯并环丁烯(BCB)的聚合物电介质，以及任何含硅的低k电介质。使用倍半硅氧烷化学的具有SiCOH型组成的旋涂低k膜的示例包括HOSP^TM(可从Honeywell购买)、JSR 5109和5108(可从Japan Synthetic Rubber购买)、Zirkon^TM(可从Shipley Microelectronics的Rohm and Haas分公司购买)，以及多孔低k(ELk)材料(可从Applied Materials购买)。碳掺杂的二氧化硅材料或有机硅烷的示例包括Black Diamond^TM(可从Applied Materials购买)和Coral^TM(可从Lam Research购买)。HSQ材料的示例是FOx^TM(可从Dow Corning购买)。在一个非限制性示例中，电介质144的形成可以包括执行原位蒸汽发生(ISSG)氧化、多晶硅衬里(liner)沉积、电介质144的可流动化学气相沉积(FCVD)，以及提高电介质材料质量的退火。如图7A所示，邻近第二子鳍部142的电介质144具有球根状横截面形状，即，它采用第二纵向延伸区118中的沟槽124的下部的形状。相比而言，如通常预期的，第一纵向延伸区116中的电介质144将是直壁型第一子鳍部132。

图8A至图8B分别示出了沿视图线A-A和B-B截取的截面图，图9示出了沿图1中的视图线C-C截取的截面图。图8A至图8B部分地示出了常规处理之后的阶段，例如但不限于平面化、有源区图案化、阱注入、半导体鳍凹陷以及结退火(图8A至图8B中未全部示出)。更具体地，该方法可以包括(在图9中以最终形式示出)在第一纵向延伸区116的一部分中形成p阱152，在至少第二纵向延伸区118中形成n阱154，在p阱152中形成源极区160，在n阱154中形成漏极区162，以及在n阱中形成漏极扩展区164。第二子鳍部142(由虚线框示出的子鳍)在漏极扩展区164内。p阱152可以包括p型掺杂剂，该p型掺杂剂可以包括但不限于：硼(B)、铟(In)和镓(Ga)；n阱154可以包括n型掺杂剂，该n型掺杂剂可以包括但不限于：磷(P)、砷(As)或锑(Sb)。阱152、154可以使用任何现在已知的或后来开发的半导体掺杂技术(如离子注入、原位掺杂等)形成。源极/漏极区160、162可以使用任何现在已知的或以后开发的半导体掺杂技术形成。例如，源极/漏极区160、162可通过掩模定向掺杂形成，其中执行离子注入，然后执行退火以驱入掺杂剂。源极/漏极区160、162可以掺杂有n型掺杂剂，例如掺杂剂浓度高于n阱154的n型掺杂剂。由于这些注入步骤是本领域中公知的，因此未提供更多细节。在另一示例中，源极/漏极区160、162可通过在半导体鳍110上外延生长而形成，例如在形成半导体鳍110和多晶栅之后但在形成替代金属栅极(RMG)之前形成。漏极扩展区164从p阱152和n阱154之间的界面153延伸到漏极区162。如图8A至图8B所示，在使鳍凹陷之后，电介质144在半导体鳍110之间产生沟槽隔离146。沟槽隔离146的横截面在第二纵向延伸区118中是球根状的，但在第一纵向延伸区116中通常是直壁的。

图9示出了在半导体鳍110上方额外形成金属栅极结构112(例如使用替代金属栅极(RMG)处理)之后的阶段。在图9中，金属栅极结构112包括位于p阱152中的沟道168上方的第一有源栅极结构166，以及与第一栅极结构166隔开且位于漏极扩展区164上方的第二浮置(虚)栅极结构170。每个金属栅极结构112可以由任何现在已知的或以后开发的栅极材料制成，其中包括例如栅极电介质、功函数金属和栅极导体(未全部示出)。应当理解，还可以执行附加处理，例如但不限于中段制程和后段制程互连处理。

图9还示出了根据本公开的实施例的IC结构100、FinFET 102和LDMOS器件104。图10示出了IC结构100、FinFET 102和LDMOS器件204的另一实施例的截面图(类似于图1中的视图线C-C)。在该实施例中，所形成的栅极结构212具有位于沟道168和漏极扩展区164上方的仅单个有源栅极266。此外，该方法可以进一步包括在漏极扩展区164内并且邻近半导体鳍110中的漏极区162，即，在栅结构、阱和源极/漏极区形成之前，形成沟槽隔离180。沟槽隔离180可以采取任何形式的任何沟槽隔离结构以电隔离有源区。可以使用任何现在已知的或以后开发的半导体制造技术来形成沟槽隔离180。通常，在半导体鳍110中蚀刻沟槽182，并用诸如氧化物之类的绝缘材料填充沟槽182，以将半导体鳍110的一个区域与相邻区域隔离开。沟槽隔离180可以由任何现在已知的或以后开发的用于提供电绝缘的物质形成，例如可以包括：氮化硅(Si₃N₄)、氧化硅(SiO₂)、氟化SiO₂(FSG)、氢化的碳氧化硅(SiCOH)、多孔SiCOH、硼磷硅酸盐玻璃(BPSG)、倍半硅氧烷、包含硅(Si)、碳(C)、氧(O)和/或氢(H)的碳(C)掺杂的氧化物(即有机硅酸盐)、热固性聚亚芳基醚、旋涂含硅碳聚合物材料、近无摩擦碳(NFC)、或其多层。

参考图9和图10，IC结构100可以包括具有第一纵向延伸区116和第二纵向延伸区118的半导体鳍110。半导体鳍110可以包括单个鳍或多个鳍。半导体鳍110还具有上鳍部126，其在第一纵向延伸区116和第二纵向延伸区118中具有统一的横向尺寸ULD(图8A至图8B)。半导体鳍110还包括位于上鳍部126下方的第一子鳍部132，其在第一纵向延伸区116中且具有第一横向尺寸LD1；以及位于上鳍部126下方的第二子鳍部142，其在第二纵向延伸区118中且具有不同于第一横向尺寸LD1的第二横向尺寸LD2。例如，第二横向尺寸LD2可以小于第一横向尺寸LD1。如图8A所示，第二子鳍部142可具有向内弯曲的外表面184，即，由于沟槽124(图6A)的下部呈球根形状。每个子鳍部132、142都在沟槽隔离146内。如图8A所示，沟槽隔离146可具有邻近第二子鳍部142的球根状横截面形状。

IC结构100可以有利地用于FinFET LDMOS器件104、204(分别在图9和图10中示出)。LDMOS器件104、204可以包括位于第一纵向延伸区116的一部分中的p阱152、位于至少第二纵向延伸区118中的n阱154、在p阱152中的源极区160、在n阱154中的漏极区162，以及在n阱154中的漏极扩展区164。第二子鳍部142位于漏极扩展区164内。应注意，第二纵向延伸区118以及因此的第二子鳍部142位于漏极扩展区164内，但漏极扩展区164可以延伸超出第二纵向延伸区118并部分地进入第一纵向延伸区116中(在图9和图10的左侧)。即，第二子鳍部142可以仅位于漏极扩展区164的一部分内，但是第一子鳍部132的一部分可以位于漏极扩展区164内(参见图9和图10中未被虚线框覆盖的漏极扩展区的边缘)。在图9和图10中，第一栅极结构166、266在p阱152和n阱154上方延伸。图9中的LDMOS器件104包括位于漏极扩展区164上方的第一栅极结构166和第二浮置栅极结构170，即器件104是LDMOS-DP器件。相比之下，图10中的LDMOS器件204仅包括第一栅极结构266，但包括位于漏极扩展区164内的n阱154中且邻近漏极区162的沟槽隔离180。每个纵向延伸区116、118可以是沿着半导体鳍110的长度的任何所需位置。然而，在LDMOS器件104、204中，第二纵向延伸区118可以位于漏极扩展区164内。

在FinFET LDMOS器件104、204的操作期间，漏极扩展区164内较窄的子鳍部142减小了第二子鳍部142中的电流，从而改善了LDMOS HCI，例如针对无线网络功率放大器应用。即，通过第二子鳍部142的电流小于被设计为具有单一横向尺寸(即，第一子鳍部132在漏极扩展区164内)的常规LDMOS器件中的子鳍电流，这是因为第二横向尺寸LD2(图8A)小于第一横向尺寸LD1(图8B)。因此，IC结构100以更小的耗尽区和更大的通过n阱154的电位降提供小了20％-30％的碰撞电离率。因此，无论LDMOS器件的类型如何，具有较窄子鳍部142的IC结构100都提高了HCI可靠性。

上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。

本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。

在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“大约”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。

以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。