具体实施方式

现将详细参照本揭露的实施方式，其示例是绘示在图式中。本揭露在图式及说明书中尽量使用相同的图式元件符号，来表示相同或相似的部分。

再者，空间相对用语，如「在…下面」、「下方」、「下部」、「上方」、「上部」及其相似术语，是用以方便描述一个元件或特征与其他的元件或特征在图式中的相对关系。除了图式中所示的方位以外，这些空间相对用语亦可用来帮助理解元件在使用或操作时的不同方位。当元件被转向其他方位(例如旋转90度或其他方位)时，本揭露所使用的空间相对叙述亦可帮助理解。

图1A至图1C、图2A至图2C及图3A至图3C绘示扇状场效电晶体(fan structurefield effect transistor；FanFET)的各种类型。FanFET适用于电晶体及内存单元的集成电路。图1A、图2A及图3A为根据本揭露的一些实施方式的FanFET的各种类型的侧视图。图1B、图2B及图3B分别为根据本揭露的一些实施方式的FanFET的各种类型的俯视图。图1C、图2C及图3C为根据本揭露的一些实施方式的FanFET的各种类型的剖面图。

参阅图1A至图1C，FanFET 1包括基板10、在基板10中的源极/汲极区域S/D及通道区域C、闸极G以及在闸极G与基板10之间的介电层20(在本文中可视为闸极介电层)。基板10在远离介电层20的方向上渐缩(taper)。在一些实施方式中，基板10可渐缩成一点。举例来说，在如图1B中所绘示的实施方式中，基板10的形状在一些实施方式中在俯视图中可为等边三角形、锐角三角形及钝角三角形。通道区域C在源极/汲极区域S/D之间，且掺杂有与源极/汲极区域S/D的掺杂剂不同类型的掺杂剂。可选择地，基板10的远离通道区域C及源极/汲极区域S/D的区域可掺杂有适当的掺杂剂。介电层20与最靠近基板10中的源极/汲极区域S/D及通道区域C的侧壁接触。闸极G与介电层20接触。

在一些实施方式中，基板10可以由例如多晶硅制成。源极/汲极区域S/D掺杂有n型掺杂剂(例如，磷或砷)或是p型掺杂剂(例如，硼)。通道区域C掺杂有电导率与源极/汲极区域S/D不同的掺杂剂。基板10的远离通道区域C及源极/汲极区域S/D的区域可选择掺杂有与通道区域C相同的掺杂剂。

在一些实施方式中，介电层20可以是单层的薄膜或是多层的薄膜。举例来说，在一些实施方式中，介电层20为单层的氧化物层，而在其他实施方式中，介电层20为两层的薄膜，此两层的薄膜可由氧化物层(在一些实施方式中称为穿隧氧化物)及在氧化物层与闸极G之间的氮化物层制成。在一些实施方式中，介电层20为高介电常数的介电层或与多层的薄膜的组合。举例来说，介电层20可包括为金属氧化物或Hf、Al、Zr、其组合的硅酸盐的一个层。其他适当材料包括呈金属氧化物、金属合金氧化物及其组合的形式的La、Mg、Ba、Ti、Pb、Zr。例示性材料包括MgO_x、BaTi_xO_y、BaSr_xTi_yO_z、PbTi_xO_y、PbZr_xTi_yO_z、SiCN、SiON、SiN、Al₂O₃、La₂O₃、Ta₂O₅、Y₂O₃、HfO₂、ZrO₂、HfSiON、YGe_xO_y、YSi_xO_y及LaAlO₃，以及其他适当的材料。

在一些实施方式中，闸极G由导电材料制成，诸如，掺杂的多晶硅、氮化钽(TaN)、其他导电氮化物、钨、其他金属或其组合。举例来说，闸极G由TaN制成。

图2A至图2C绘示另一FanFET(FanFET 2)，其与FanFET 1的许多特征相似，不同之处在于基板10的形状。在如图2A至图2C中所绘示的一些实施方式中，基板10的形状在一些实施方式中在俯视图中为梯形的。详细来说，基板10包括与介电层20接触的长基底，以及比长基底短且远离介电层20的短基底。由于梯形的形状，如图2B中所绘示，基板10亦在远离介电层20的方向上渐缩。

图3A至图3C绘示另一FanFET(FanFET 3)，其与FanFET 1的许多特征相似，不同之处在于基板10的形状。在如图3A至图3C中所绘示的一些实施方式中，基板10的形状在一些实施方式中为半球形、半椭圆形、半圆柱形、半椭圆形、半椭圆柱形(semi-ellipsoidcylinder-like；SECL)及其他适当的形状。由于半球形的形状，如图3B所绘示，基板10亦在远离介电层20的方向上渐缩。

图4A至图4C、图5A至图5B、图6A至图6C及图7为根据本揭露的一些实施方式的FanFET的各种类型。图4A绘示另一FanFET(FanFET 4a)，其与如图1A至图1C、图2A至图2C及图3A至图3C中所绘示的FanFET 1、FanFET 2及/或FanFET 3的许多特征相似，不同之处在于基板10在剖面图中的形状。在如图4A中所绘示的一些实施方式中，在剖面图中基板10的形状为三角形。详细来说，在剖面图中，三角形基板10具有两个倾斜边，此两个倾斜边在远离介电层20的尖端处相接。图4B绘示另一FanFET(FanFET 4b)，其与FanFET 4a的许多特征相似，不同之处在于基板10在剖面图中的形状。详细来说，三角形基板10具有实质上为直线的边以及在远离介电层20的尖端处相接的倾斜边，且此实质上直线的边在剖面图中位于比倾斜边更高的位置。图4C绘示另一FanFET(FanFET 4c)，其与FanFET 4b的许多特征相似，不同之处在于基板10在剖面图中的形状。详细来说，三角形基板10在剖面图中具有实质上直线的边以及远离介电层20的尖端处相接的倾斜边，且此实质上直线的边在剖面图中位于比倾斜边低的位置。

图5A绘示另一FanFET(FanFET 5a)，其与如图1A至图1C、图2A至图2C及图3A至图3C中所绘示的FanFET 1、FanFET 2及/或FanFET 3的许多特征相似，不同之处在于基板10在剖面图中的形状。在如图5A中所绘示的一些实施方式中，在剖面图中基板10的形状为梯形。详细来说，在剖面图中，梯形基板10具有与介电层20接触的长基底以及远离介电层20的短基底。应了解到，若FanFET 5a具有如图1B或图3B中所绘示的俯视图轮廓，则在剖面图中，梯形基板10的短基底会相似于立体图中的一线。相对地，若FanFET 5a具有如图2B中所绘示的俯视图轮廓，则在剖面图中，梯形基板10的短基底会相似于立体图中的一表面。

图5B绘示另一FanFET(FanFET 5b)，其与FanFET 5a的许多特征相似，不同之处在于基板10在剖面图中的形状。详细来说，如图5B中所绘示的梯形基板10具有与介电层20接触的短基底以及远离介电层20的长基底。应了解到，若FanFET 5b具有如图1B或图3B中所绘示的俯视图轮廓，则在剖面图中，梯形基板10的长基底会相似于立体图中的一线。相对地，若FanFET 5b具有如图2B中所绘示俯视图轮廓，则在剖面图中，梯形基板10的长基底会相似于立体图中的一表面。

图6A绘示另一FanFET(FanFET 6a)，其与如图1A至图1C、图2A至图2C及图3A至图3C中所绘示的FanFET 1、FanFET 2及/或FanFET 3的许多特征相似，不同之处在于基板10在剖面图中的形状。在如图6A中所绘示的一些实施方式中，在剖面图中，基板10具有远离介电层20的弯曲端。图6B绘示另一FanFET(FanFET 6b)，其与FanFET 6a的许多特征相似，不同之处在于基板10在剖面图中的形状。详细来说，基板10在远离介电层20的方向上渐缩，且亦在剖面图中具有远离介电层20的弯曲端。图6C绘示另一FanFET(FanFET 6c)，其与FanFET 6a的许多特征相似，不同之处在于基板10在剖面图中的形状。详细来说，基板10在朝向介电层20的方向上渐缩，且亦在剖面图中具有远离介电层20的弯曲端。

图7绘示另一FanFET(FanFET 7)，其与如图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5B及图6A至图6C中所绘示的FanFET 1、FanFET 2、FanFET 3、FanFET 4a至FanFET 4c、FanFET 5a至FanFET 5b及/或FanFET 6a至FanFET 6c的许多特征相似，不同之处在于在俯视图中基板10的形状。在如图7中所绘示的一些实施方式中，基板10在远离介电层20的方向上渐缩，且在俯视图中还具有弯曲端。

应了解到，图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5B、图6A至图6C及图7中所绘示的所有几何形状仅为FanFET的示例，而非旨在限制本揭露的申请专利范围。FanFET的任何其他的变形或态样应包括在本揭露的申请专利范围内。

图8为根据本揭露的一些实施方式的逐层制造(layer by layer)数字电路堆迭集合的示意图。参阅图8，数字电路堆迭集合可包括地层L0、第一层L1及第二层L2。数字电路堆迭集合可包括三个以上的层。地层L0可包括地线(ground line；GND)。第一层L1包括第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔(through-silicon via)TSV1。详细来说，逻辑闸可包括地层L0及第一层L1。第一子层L11可包括第一导电性连接元件。在一些实施方式中，地层L0垂直地连接至第一子层L11。第二子层L12设置在第一子层L11之上。第三子层L13设置在第二子层L12之上。第四子层L14设置在第三子层L13之上。第五子层L15设置在第四子层L14之上。贯穿硅通孔TSV1设置在第五子层L15之上。第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔TSV1依序堆迭。

第一子层L11可包括导电性连接元件及输出端子。详细来说，第一子层L11的导电性连接元件可包括导电性连接线及导电性连接通孔。导电性连接线可包括纵向导电性连接线及横向导电性连接线。举例来说，纵向导电性连接线可沿X轴、横向导电性连接线可沿Y轴，且导电性连接通孔可沿Z轴。

第二子层L12可包括通孔。第二子层L12的通孔垂直地连接至第一子层L11的导电性连接元件。详细来说，第二子层L12的通孔可沿Z轴，此通孔可垂直地连接至第一子层L11的导电性连接线及导电性连接通孔。

第三子层L13可包括电晶体区域、导电性连接元件及输入端子。第二子层L12的通孔可垂直地连接至第三子层L13的电晶体区域。第三子层L13的电晶体区域可包括电晶体(FanFET)，且可具有图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5B、图6A至图6C及图7中所分别绘示的对应于FanFET 1、FanFET 2、FanFET 3、FanFET 4a至FanFET4c、FanFET 5a、FanFET 5b、FanFET 6a至FanFET 6c及FanFET 7的几何形状。第三子层L13的电晶体区域的电晶体可包括图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5B、图6A至图6C及图7中所绘示的基板10、源极区域S、汲极区域D及闸极G。

相似地，第三子层L13的导电性连接元件可包括导电性连接线及导电性连接通孔。导电性连接线可包括纵向导电性连接线及横向导电性连接线。举例来说，纵向导电性连接线可沿X轴，横向导电性连接线可沿Y轴，且导电性连接通孔可沿Z轴。

第四子层L14可包括通孔。第四子层L14的通孔可垂直地连接至第三子层L13。举例来说，第四子层L14的通孔可垂直地连接至第三子层L13的电晶体区域。

第五子层L15可包括导电性连接元件及输出端子。详细来说，第五子层L15的导电性连接元件可包括导电性连接线及导电性连接通孔。导电性连接线可包括纵向导电性连接线及横向导电性连接线。举例来说，纵向导电性连接线可沿X轴，横向导电性连接线可沿Y轴，且导电性连接通孔可沿Z轴。在一些实施方式中，第五子层L15可包括水平地连接至第五子层L15的导电性连接元件的输出端子。第三子层L13的导电性连接元件亦可经由第二子层L12的通孔与第四子层L14的通孔分别连接第一子层L11的导电性连接元件与第五子层L15的导电性连接元件。也就是说，在本实施方式中，端点的连接方式不仅限于上下层的连接(例如第一子层L11至第二子层L12)，也可以跨层连接(例如第三子层L13经由第二子层L12连接至第一子层L11)。

贯穿硅通孔TSV1可垂直地连接至第五子层L15的导电性连接元件。在一些实施方式中，贯穿硅通孔TSV1可视为偏压元件(bias)。举例来说，贯穿硅通孔TSV1可包括正电源电压(Vdd)、电压位准、地线(GND)、字元线、位元线或反向位元线(bit line bar)。以电性的角度而言，贯穿硅通孔TSV1可作为偏压。以制程的角度而言，贯穿硅通孔TSV1可作为连接上下层的导电性连接元件。

在一些实施方式中，第一子层L11、第三子层L13及第五子层L15的导电性连接元件可由多晶硅材料制成。第三子层L13的电晶体区域的闸极可由多晶硅材料制成。第二子层L12及第四子层L14可包括隔离层及在此隔离层中的导电通孔。贯穿硅通孔TSV1可包括隔离层及在此隔离层中的导电通孔。第三子层L13的电晶体区域的电晶体可包含多晶硅、氧化层、介电层与导电层。

第二层L2包括第一子层L21、第二子层L22、第三子层L23、第四子层L24、第五子层L25及贯穿硅通孔TSV2。相似地，第二子层L22设置在第一子层L21之上，第三子层L23设置在第二子层L22之上，第四子层L24设置在第三子层L23之上，第五子层L25设置在第四子层L24之上，且贯穿硅通孔TSV2设置在第五子层L25之上。

在一些实施方式中，第一层L1与第二层L2可组成数字电路。也就是说，多个逻辑闸(如第一层L1与第二层L2)可为共平面结构、堆迭结构或是共平面及堆迭结构的组合。

应了解到，第一子层L21、第二子层L22、第三子层L23、第四子层L24、第五子层L25及贯穿硅通孔TSV2的配置分别相似于第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔TSV1，后文不再重复说明。

如图8中所示的逐层数字电路堆迭集合可应用于逻辑闸，例如反闸(或称反相器；Inverter)、是闸(或称缓冲器,Buffer Gate)、或闸(OR Gate)、互斥或闸(XOR Gate)、反或闸(NOR Gate)、反互斥或闸(XNOR Gate)、及闸(AND Gate)、反及闸(NAND Gate)、静态随机存取内存(SRAM)等等。再者，前述的FanFET可应用于模拟电路。

图9A为反闸的示意图。换句话说，图9A的结构可视为反闸的等效电路。如图9A所示，反闸包括第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔TSV1。第一子层L11可包括输出端子L11O及导电性连接元件。输出端子L11O水平地连接至导电性连接元件。导电性连接元件可包括沿Y轴的横向导电性连接线L11Y。举例来说，输出端子L11O水平地连接至横向导电性连接线L11Y。

第二子层L12设置在第一子层L11之上。第二子层L12包括通孔。第三子层L13设置在第二子层L12之上。第三子层L13可包括电晶体区域L13R及导电性连接元件。第三子层L13的导电性连接元件水平地连接至第三子层L13的电晶体区域L13R。导电性连接元件可包括沿Y轴的横向导电性连接线L13Y。在一些实施方式中，第三子层L13还包括输入端子L13I。输入端子L13I水平地连接至第三子层L13的导电性连接元件的横向导电性连接线L13Y。第三子层L13的电晶体区域的电晶体可包括NMOS电晶体L13N及PMOS电晶体L13P。NMOS电晶体L13N包括基板40、薄氧化物层50、闸极介电层60及闸极GN。应了解到，NMOS电晶体L13N可包括电晶体(FanFET)，且具有图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5B、图6A至图6C及图7中所绘示的分别对应于FanFET 1、FanFET 2、FanFET 3、FanFET 4a至FanFET 4c、FanFET 5a、FanFET 5b、FanFET 6a至FanFET 6c及FanFET 7的几何形状。第三子层L13的电晶体区域的NMOS电晶体L13N电晶体的闸极GN可具有图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5B、图6A至图6C及图7中所绘示之闸极G的几何形状。相似地，PMOS电晶体L13P具有与NMOS电晶体L13N相似的配置，例如基板、薄氧化物层、闸极介电层及闸极GP，且后文中不再重复描述。在一些实施方式中，PMOS电晶体L13P的闸极GP连接至NMOS电晶体L13N的闸极GN，并可视为输入(例如，输入端子L13I)。PMOS电晶体L13P的汲极区域连接至NMOS电晶体L13N的汲极区域，并可视为输出(例如，输出端子L11O)。

第四子层L14包括垂直地连接至第三子层L13的通孔。第五子层L15可设置在第四子层L14之上。第五子层L15可包括垂直地连接至第四子层L14的通孔的导电性连接元件。举例来说，此导电性连接元件可包括沿Z轴的导电性连接通孔。

贯穿硅通孔TSV1垂直地连接至第五子层L15的导电性连接元件。贯穿硅通孔TSV1可视为偏压元件。举例来说，贯穿硅通孔TSV1可包括正电源电压(Vdd)及地线(GND)。举例来说，如图9A中所示，在左侧的贯穿硅通孔TSV1可视为正电源电压(Vdd)。正电源电压(Vdd)可设置在PMOS电晶体L13P之上，且电性连接至PMOS电晶体L13P。在右侧的贯穿硅通孔TSV1可视为地线(GND)。地线(GND)可设置在NMOS电晶体L13N之上，且电性连接至NMOS电晶体L13N。详细来说，PMOS电晶体L13P的源极区域及NMOS电晶体L13N的源极区域可分别连接至正电源电压(在左侧的贯穿硅通孔TSV1)及地线(在右侧的贯穿硅通孔TSV1)。在一些实施方式中，正电源电压(在左侧的贯穿硅通孔TSV1)对齐于第四子层L14与第五子层L15。在一些实施方式中，地线(在右侧的贯穿硅通孔TSV1)对齐于第四子层L14与第五子层L15。在一些实施方式中，贯穿硅通孔TSV1可作为偏压或连接上下层的导电性连接元件。

图9B为NAND闸的示意图。换句话说，图9B的结构可视为NAND闸的等效电路。如图9B所示，NAND闸包括地层L0、第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔TSV1。第一子层L11垂直地连接至地层L0。地层L0可包括地线(GND)。第一子层L11可包括导电性连接元件及输出端子L11O。输出端子L11O水平地连接至第一子层L11的导电性连接元件。此导电性连接元件可包括沿X轴的纵向导电性连接线L11XP及纵向导电性连接线L11XN、沿Y轴的横向导电性连接线L11Y，及沿Z轴的导电性连接通孔L11V。举例来说，输出端子L11O、纵向导电性连接线L11XP及纵向导电性连接线L11XN以及横向导电性连接线L11Y是水平地连接。

第二子层L12可包括通孔，通孔可垂直地连接至第一子层L11的导电性连接元件(例如，纵向导电性连接线L11X)或第一子层L11的输出端子L11O。第三子层L13可设置在第二子层L12之上。第三子层L13可包括垂直地连接至第二子层L12的通孔的电晶体区域L13R。再者，第三子层L13包括导电性连接元件及水平地连接至此导电性连接元件的两个输入端子L13I。输入端子L13I可包括输入端子L13IA及输入端子L13IB。导电性连接元件可包括沿Y轴的横向导电性连接线L13Y，及沿X轴的纵向导电性连接线L13X。第三子层L13的电晶体区域的电晶体可包括至少两个PMOS电晶体L13P及至少两个NMOS电晶体L13N。PMOS电晶体L13P以并联电性连接，且NMOS电晶体L13N以串联电性连接。详细来说，PMOS电晶体L13P以并联电性连接且连接至贯穿硅通孔TSV1。NMOS电晶体L13N以串联电性连接且连接至地层L0。PMOS电晶体L13P中的一者的闸极GP及NMOS电晶体L13N中的一者的闸极GN是经由横向导电性连接线L13Y连接，且可视为两个输入(输入端子L13IA及输入端子L13IB)。并联的两个PMOS电晶体L13P及串联的两个NMOS电晶体L13N电性连接，可连接至输出(输出端子L11O)。

第四子层L14可包括垂直地连接至第三子层L13的通孔。第五子层L15可包括垂直地连接至第四子层L14的通孔的导电性连接元件。举例来说，此导电性连接元件可包括沿X轴的纵向导电性连接线L15XP及纵向导电性连接线L15XN。

贯穿硅通孔TSV1垂直地连接至第五子层L15。贯穿硅通孔TSV1可视为偏压元件。举例来说，贯穿硅通孔TSV1可包括正电源电压(Vdd)。在一些实施方式中，贯穿硅通孔TSV1可作为偏压或连接上下层的导电性连接元件。

图9C为NOR闸的示意图。换句话说，图9C的结构可视为NOR闸的等效电路。如图9C所示，NOR闸包括地层L0、第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔TSV1。地层L0可包括地线(GND)。第一子层L11可包括垂直地连接至地层L0的导电性连接元件。此导电性连接元件可包括沿X轴的纵向导电性连接线L11XP及纵向导电性连接线L11XN。

第二子层L12可包括垂直地连接至第一子层L11的导电性连接元件的通孔。第三子层L13设置在第二子层L12之上。第三子层L13可包括垂直地连接至第二子层L12的电晶体区域L13R。第三子层L13可包括导电性连接元件及水平地连接至此导电性连接元件的两个输入端子L13I。输入端子L13I可包括输入端子L13IA及输入端子L13IB。导电性连接元件可包括导电性连接线及/或导电性连接通孔。举例来说，第三子层L13可包括沿X轴的纵向导电性连接线L13X及沿Y轴的横向导电性连接线L13Y。第三子层L13的电晶体区域的电晶体可包括至少两个PMOS电晶体L13P及至少两个NMOS电晶体L13N。PMOS电晶体L13P以串联电性连接，且NMOS电晶体L13N以并联电性连接。详细来说，PMOS电晶体L13P以串联电性连接且连接至贯穿硅通孔TSV1。NMOS电晶体L13N以并联电性连接且连接至地层L0(地线)。PMOS电晶体L13P中的一者的闸极及NMOS电晶体L13N中的一者的闸极GN是经由横向导电性连接线L13Y电性连接，且可视为两个输入(例如，输入端子L13IA及输入端子L13IB)。串联的PMOS电晶体L13P及并联的NMOS电晶体L13N电性连接，可连接至输出(例如，输出端子L15O)。

第四子层L14可包括垂直地连接至第三子层L13的通孔。第五子层L15可包括垂直地连接至第四子层L14的导电性连接元件。再者，第五子层L15可包括水平地连接至第五子层L15的导电性连接元件的输出端子L15O。此导电性连接元件可包括沿X轴的纵向导电性连接线L15XP及纵向导电性连接线L15XN、沿Y轴的横向导电性连接线L15Y，及沿Z轴的导电性连接通孔L15V。举例来说，输出端子L15O、纵向导电性连接线L15XP及纵向导电性连接线L15XN以及横向导电性连接线L15Y是水平地连接。

贯穿硅通孔TSV1垂直地连接至第五子层L15的导电性连接元件。举例来说，贯穿硅通孔TSV1垂直地连接至导电性连接通孔L15V。贯穿硅通孔TSV1可视为偏压元件。举例来说，贯穿硅通孔TSV1可包括正电源电压(Vdd)。在一些实施方式中，贯穿硅通孔TSV1可作为偏压或连接上下层的导电性连接元件。

目前SRAM的电路设计及电晶体排列有各种不同的类型，例如四个电晶体与两个电阻器(4T+2R)、六个电晶体(6T)、八个电晶体(8T)等等。本揭露的一些实施方式在此介绍六个电晶体的SRAM(6T SRAM)。图9D及图9E为SRAM的示意图。换句话说，图9D及图9E的结构可视为SRAM的等效电路。如图9D及图9E所示，SRAM包括第一子层L11、第二子层L12、第三子层L13、第四子层L14、第五子层L15及贯穿硅通孔TSV1。第一子层L11可包括导电性连接元件。导电性连接元件可包括沿X轴的纵向导电性连接线L11X及沿Y轴的横向导电性连接线L11Y。一个横向导电性连接线L11Y可视为Q，以及另一横向导电性连接线L11Y可视为反向Q(Qbar；)。

第二子层L12可包括垂直地连接至第一子层L11的导电性连接元件的通孔。第三子层L13可设置在第二子层L12之上。第三子层L13可包括垂直地连接至第二子层L12的电晶体区域L13R。第三子层L13的电晶体区域L13R的电晶体可包括第一电晶体M1、第二电晶体M2、第三电晶体M3、第四电晶体M4、第五电晶体M5及第六电晶体M6。详细来说，第一电晶体M1及第二电晶体M2可定义第一反闸I1，第三电晶体M3及第四电晶体M4可定义第二反闸I2，且第一反闸I1电性交叉耦合至第二反闸I2。第一子层L11的横向导电性连接线L11Y(例如，Q与反向Q)电性连接至第五电晶体M5及第六电晶体M6，且用以控制开关。换句话说，第一反闸I1及第二反闸I2分别经由第一子层L11及第二子层L12电性连接至第六电晶体M6及第五电晶体M5。在一些实施方式中，前述的Q可视为电晶体M1及电晶体M2的闸极，电性连接至电晶体M3的汲极区域、电晶体M4的汲极区域以及电晶体M6的源极区域。在一些实施方式中，前述的反向Q(Q bar)可视为电晶体M3及电晶体M4的闸极，电性连接至电晶体M1的汲极区域、电晶体M2的汲极区域以及电晶体M5的源极区域。

在一些实施方式中，第一电晶体M1、第三电晶体M3、第五电晶体M5及第六电晶体M6可视为NMOS电晶体，且第二电晶体M2及第四电晶体M4可视为PMOS电晶体。在一些实施方式中，第三子层L13可包括导电性连接元件。导电性连接元件可包括导电性连接线及/或导电性连接通孔。举例来说，第三子层L13可包括沿X轴的纵向导电性连接线L13X以及沿Y轴的横向导电性连接线L13Y。举例来说，横向导电性连接线L13Y连接至第五电晶体M5及第六电晶体M6的闸极。

第四子层L14可包括垂直地连接至第三子层L13的通孔。第五子层L15可包括垂直地连接至第四子层L14的导电性连接元件。导电性连接元件可包括导电性连接线及/或导电性连接通孔。

贯穿硅通孔TSV1垂直地连接至第五子层L15。贯穿硅通孔TSV1可视为偏压元件。详细来说，贯穿硅通孔TSV1可包括电性连接至第二电晶体M2及第四电晶体M4的源极区域的电源电压Vdd，以及电性连接至第一电晶体M1及第三电晶体M3的源极区域的地线GND。在一些实施方式中，贯穿硅通孔TSV1可包括字元线WL、位元线BL及反向位元线详细来说，字元线WL电性连接至电晶体M5及电晶体M6的闸极。位元线BL电性连接至电晶体M6的汲极区域。反向位元线电性连接至电晶体M5的汲极区域。SRAM的两个NMOS电晶体(电晶体M5及电晶体M6)用以控制资料的读取及写入。字元线WL用以决定NMOS电晶体(电晶体M5及电晶体M6)的开关。位元线(位元线BL及反向位元线)用以读取及写入资料。在一些实施方式中，贯穿硅通孔TSV1可作为偏压或连接上下层的导电性连接元件。

在以上的实施方式中，逻辑闸以及多个逻辑闸以共平面结构、堆迭结构或上述的组合组成的数字电路，可达到增加密度的效果，进而可达到改善效能的功效。

以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。